JPH0884129A - 時分割多重回路 - Google Patents
時分割多重回路Info
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- JPH0884129A JPH0884129A JP21853394A JP21853394A JPH0884129A JP H0884129 A JPH0884129 A JP H0884129A JP 21853394 A JP21853394 A JP 21853394A JP 21853394 A JP21853394 A JP 21853394A JP H0884129 A JPH0884129 A JP H0884129A
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Abstract
(57)【要約】
【目的】雑音の多い回線を通ってもフレーム同期がとり
やすく、しかもスタッフジッタの少ない２重フレーム構
成の時分割多重回路を提供する。 【構成】第一多重化回路６は、クロックＣに同期した８
ビットのデジタルデータＤと第１フレームパターンＳ５
の１フレームビットと多重化クロックＥのＭクロック周
期で挿入するスタッフビットとを第１フレーム周期とす
るようにスタッフ同期多重する。この多重化デジタルデ
ータＳ６は、上記フレームビットをデジタルデータＤの
最上位ビットに同期している。第二多重回路８は、第２
フレームパターンＳ７の１フレームビットと付加情報Ａ
とを、上記スタッフビットの位置に交互に挿入し、デジ
タルデータＳ６と多重化して２重フレーム構成の多重化
データＢを生じる。
やすく、しかもスタッフジッタの少ない２重フレーム構
成の時分割多重回路を提供する。 【構成】第一多重化回路６は、クロックＣに同期した８
ビットのデジタルデータＤと第１フレームパターンＳ５
の１フレームビットと多重化クロックＥのＭクロック周
期で挿入するスタッフビットとを第１フレーム周期とす
るようにスタッフ同期多重する。この多重化デジタルデ
ータＳ６は、上記フレームビットをデジタルデータＤの
最上位ビットに同期している。第二多重回路８は、第２
フレームパターンＳ７の１フレームビットと付加情報Ａ
とを、上記スタッフビットの位置に交互に挿入し、デジ
タルデータＳ６と多重化して２重フレーム構成の多重化
データＢを生じる。
Description
【０００１】
【産業上の利用分野】本発明は入力クロックに同期した
入力デジタルデータとアラーム信号等の付加情報とを多
重化クロックに同期してスタッフ同期多重する時分割多
重回路に関し、特に複数チャンネル分のデジタル音声デ
ータ等にフレーム信号，アラーム信号等の付加情報を各
種ＰＣＭハイアラーキに時分割多重するデジタルマイク
ロ波通信装置等用に適する時分割多重回路に関する。
入力デジタルデータとアラーム信号等の付加情報とを多
重化クロックに同期してスタッフ同期多重する時分割多
重回路に関し、特に複数チャンネル分のデジタル音声デ
ータ等にフレーム信号，アラーム信号等の付加情報を各
種ＰＣＭハイアラーキに時分割多重するデジタルマイク
ロ波通信装置等用に適する時分割多重回路に関する。
【０００２】
【従来の技術】従来の時分割多重回路の一例が公開特許
公報，平１−１４９５４４号（発明の名称：スタッフ同
期通信方式）（特に、第２図，第４図および従来例を示
す第８図）に開示されている。この時分割多重回路は、
入力デジタルデータ（公報ではフレームデータ）をスタ
ッフ同期制御により多重化クロックの速度に速度変換し
たうえ、スタッフ挿入位置に付加情報（公報では副信
号）を挿入して伝送効率を下げることなく付加情報を入
力デジタルデータに多重化している。
公報，平１−１４９５４４号（発明の名称：スタッフ同
期通信方式）（特に、第２図，第４図および従来例を示
す第８図）に開示されている。この時分割多重回路は、
入力デジタルデータ（公報ではフレームデータ）をスタ
ッフ同期制御により多重化クロックの速度に速度変換し
たうえ、スタッフ挿入位置に付加情報（公報では副信
号）を挿入して伝送効率を下げることなく付加情報を入
力デジタルデータに多重化している。
【０００３】
【発明が解決しようとする課題】上述した従来技術によ
る時分割多重回路では、速度変換後の多重化データの速
度がスタッフ同期の条件により制限される。このため、
従来の時分割多重回路では、１度のスタッフ同期制御で
上記マイクロ波通信装置等のＰＣＭハイアラーキを実現
できなければ、２度，３度とスタッフ同期制御を行って
多重化データの速度を上げ、上記ＰＣＭハイアラーキの
速度にする必要があった。このような複数回のスタッフ
同期制御を行うと、回路規模が増大するだけでなくスタ
ッフジッタも加算されるという問題が生じる。
る時分割多重回路では、速度変換後の多重化データの速
度がスタッフ同期の条件により制限される。このため、
従来の時分割多重回路では、１度のスタッフ同期制御で
上記マイクロ波通信装置等のＰＣＭハイアラーキを実現
できなければ、２度，３度とスタッフ同期制御を行って
多重化データの速度を上げ、上記ＰＣＭハイアラーキの
速度にする必要があった。このような複数回のスタッフ
同期制御を行うと、回路規模が増大するだけでなくスタ
ッフジッタも加算されるという問題が生じる。
【０００４】一例として、従来技術による時分割多重回
路を用いて６４ｋｂ／ｓのデジタル音声データを１００
ｋｂ／ｓのマイクロ波回線用多重データに多重化するに
は、多重化データの速度をまずスタッフ同期の条件内で
ある７２ｋｂ／ｓ程度に速度変換し、再度、１００ｋｂ
／ｓに速度変換する必要があった。
路を用いて６４ｋｂ／ｓのデジタル音声データを１００
ｋｂ／ｓのマイクロ波回線用多重データに多重化するに
は、多重化データの速度をまずスタッフ同期の条件内で
ある７２ｋｂ／ｓ程度に速度変換し、再度、１００ｋｂ
／ｓに速度変換する必要があった。
【０００５】
【課題を解決するための手段】本発明の時分割多重回路
は、８ビット単位の入力デジタルデータとこの入力デジ
タルデータに同期する入力クロックと多重化クロックと
に応答し前記入力デジタルデータに対応するデジタルデ
ータとこのデジタルデータの最上位ビットに同期する第
１フレームパターンのフレームビットとＭ（Ｍは２ない
し１６の整数）ビットごとに挿入するスタッフビットと
で構成されるとともに前記第１フレームパターンのフレ
ームビット間隔を第１フレームとする中間デジタルデー
タを前記多重化クロックの速度で生じる第一多重化手段
と、付加情報ビットと第２フレームパターンのフレーム
ビットとを前記中間デジタルデータの前記スタッフビッ
トの位置に交互に挿入して前記第２フレームパターンに
より第２フレームも構成した２重フレーム構成の多重化
データを生じる第二多重化手段とを備える。
は、８ビット単位の入力デジタルデータとこの入力デジ
タルデータに同期する入力クロックと多重化クロックと
に応答し前記入力デジタルデータに対応するデジタルデ
ータとこのデジタルデータの最上位ビットに同期する第
１フレームパターンのフレームビットとＭ（Ｍは２ない
し１６の整数）ビットごとに挿入するスタッフビットと
で構成されるとともに前記第１フレームパターンのフレ
ームビット間隔を第１フレームとする中間デジタルデー
タを前記多重化クロックの速度で生じる第一多重化手段
と、付加情報ビットと第２フレームパターンのフレーム
ビットとを前記中間デジタルデータの前記スタッフビッ
トの位置に交互に挿入して前記第２フレームパターンに
より第２フレームも構成した２重フレーム構成の多重化
データを生じる第二多重化手段とを備える。
【０００６】この時分割多重回路の一つは、前記第一多
重化手段が、前記入力デジタルデータをその最上位ビッ
トの位置が判別できるように一時記憶する一時記憶回路
と、前記多重化クロックに応答して前記第１フレームパ
ターンを生じる第１フレームパターン発生器と、前記入
力クロック基準の信号と前記多重化クロック基準の信号
とに応答し前記第１フレームを周期とする多重化制御信
号を前記中間デジタルデータにおける前記デジタルデー
タの最上位ビットの直前タイムスロットの位置に生じる
多重化制御信号生成部と、前記多重化制御信号に同期し
て前記一時記憶回路に記憶された前記入力デジタルデー
タを前記スタッフビットを挿入した状態にして読み出す
とともに前記第１フレームパターンのフレームビットを
前記多重化制御信号の位置に挿入して前記中間デジタル
データを生じる第一多重化回路とを備える構成をとるこ
とができる。
重化手段が、前記入力デジタルデータをその最上位ビッ
トの位置が判別できるように一時記憶する一時記憶回路
と、前記多重化クロックに応答して前記第１フレームパ
ターンを生じる第１フレームパターン発生器と、前記入
力クロック基準の信号と前記多重化クロック基準の信号
とに応答し前記第１フレームを周期とする多重化制御信
号を前記中間デジタルデータにおける前記デジタルデー
タの最上位ビットの直前タイムスロットの位置に生じる
多重化制御信号生成部と、前記多重化制御信号に同期し
て前記一時記憶回路に記憶された前記入力デジタルデー
タを前記スタッフビットを挿入した状態にして読み出す
とともに前記第１フレームパターンのフレームビットを
前記多重化制御信号の位置に挿入して前記中間デジタル
データを生じる第一多重化回路とを備える構成をとるこ
とができる。
【０００７】該時分割多重回路は、前記第二多重化手段
が、前記多重化クロックに応答してこの２Ｍクロックご
とに前記第２フレームパターンのフレームビットを生じ
る第２フレームパターン発生器と、前記多重化クロック
に応答して前記スタッフビットの位置にタイミング信号
を生じるタイミング信号発生器と、前記付加情報ビット
と前記第２フレームパターンのフレームビットとを前記
タイミング信号により前記スタッフビットの位置に交互
に読み込んで前記中間デジタルデータと多重化し前記多
重化データを生じる第二多重回路とを備える構成をとる
ことができる。
が、前記多重化クロックに応答してこの２Ｍクロックご
とに前記第２フレームパターンのフレームビットを生じ
る第２フレームパターン発生器と、前記多重化クロック
に応答して前記スタッフビットの位置にタイミング信号
を生じるタイミング信号発生器と、前記付加情報ビット
と前記第２フレームパターンのフレームビットとを前記
タイミング信号により前記スタッフビットの位置に交互
に読み込んで前記中間デジタルデータと多重化し前記多
重化データを生じる第二多重回路とを備える構成をとる
ことができる。
【０００８】前記時分割多重回路の別の一つは、前記第
１フレームパターンのフレームビットが、前記多重化ク
ロックをＭクロックごとに歯抜けにした歯抜けクロック
の９クロックごとに生成されるとともに、前記多重化デ
ータにおける前記入力デジタルデータの最上位ビットの
直前タイムスロットに配置される構成をとることができ
る。
１フレームパターンのフレームビットが、前記多重化ク
ロックをＭクロックごとに歯抜けにした歯抜けクロック
の９クロックごとに生成されるとともに、前記多重化デ
ータにおける前記入力デジタルデータの最上位ビットの
直前タイムスロットに配置される構成をとることができ
る。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明による時分割多重回路の一実
施例のブロック図である。図２は本実施例における主要
信号のタイミング図である。また、図３は本実施例のタ
イミング発生器４に入出力する信号のタイミング図であ
る。
施例のブロック図である。図２は本実施例における主要
信号のタイミング図である。また、図３は本実施例のタ
イミング発生器４に入出力する信号のタイミング図であ
る。
【００１１】図１，図２および図３を併せ参照すると、
この時分割多重回路はデジタルマイクロ波通信装置等の
送信側に設けられる。この時分割多重回路は、アナログ
音声信号を８ビット単位のデジタルデータＤに変換する
Ａ／Ｄ変換回路等（図示せず）から、デジタルデータＤ
とこれに同期するクロックＣとクロックＣをデジタルデ
ータＤの最上位ビット（以下、ＭＳＢ）に同期して８ク
ロックごとにサンプリングしたサンプリングクロックＳ
Ｐとを受け、監視回路等（図示せず）からアラーム信号
等の付加情報（付加情報ビット）Ａを受ける。また、こ
の時分割多重回路は、自回路の出力する多重化データＢ
と同様のデジタルデータを複数個多重化する多重化装置
から、クロックＣより高速の多重化クロックＥを受け
る。
この時分割多重回路はデジタルマイクロ波通信装置等の
送信側に設けられる。この時分割多重回路は、アナログ
音声信号を８ビット単位のデジタルデータＤに変換する
Ａ／Ｄ変換回路等（図示せず）から、デジタルデータＤ
とこれに同期するクロックＣとクロックＣをデジタルデ
ータＤの最上位ビット（以下、ＭＳＢ）に同期して８ク
ロックごとにサンプリングしたサンプリングクロックＳ
Ｐとを受け、監視回路等（図示せず）からアラーム信号
等の付加情報（付加情報ビット）Ａを受ける。また、こ
の時分割多重回路は、自回路の出力する多重化データＢ
と同様のデジタルデータを複数個多重化する多重化装置
から、クロックＣより高速の多重化クロックＥを受け
る。
【００１２】この時分割多重回路の第一多重化回路部
は、一時記憶回路１，位相比較器２，スタッフ制御回路
３，第一フレームパターン発生器５，第一多重回路６お
よびタイミング発生器４からなり、デジタルデータＤと
第一フレームパターン発生器５の発生する第１フレーム
パターンＳ５のフレームビットとを多重化クロックＥに
同期する多重化制御信号Ｓ３を用いて、第一多重回路６
で多重化する。この第一多重回路６からの中間デジタル
データＳ６は、８ビットのデジタルデータＤと第１フレ
ームパターンＳ５のフレームビットとをスタッフ同期多
重したものであり、しかも上記フレームビットをデジタ
ルデータＤのＭＳＢに同期させている。また、中間デジ
タルデータＳ６には、ほぼＭビットごとにスタッフビッ
トが挿入されることになる。なお、上記第１フレームパ
ターンのフレームビット間隔を第１フレームのフレーム
周期と称する。
は、一時記憶回路１，位相比較器２，スタッフ制御回路
３，第一フレームパターン発生器５，第一多重回路６お
よびタイミング発生器４からなり、デジタルデータＤと
第一フレームパターン発生器５の発生する第１フレーム
パターンＳ５のフレームビットとを多重化クロックＥに
同期する多重化制御信号Ｓ３を用いて、第一多重回路６
で多重化する。この第一多重回路６からの中間デジタル
データＳ６は、８ビットのデジタルデータＤと第１フレ
ームパターンＳ５のフレームビットとをスタッフ同期多
重したものであり、しかも上記フレームビットをデジタ
ルデータＤのＭＳＢに同期させている。また、中間デジ
タルデータＳ６には、ほぼＭビットごとにスタッフビッ
トが挿入されることになる。なお、上記第１フレームパ
ターンのフレームビット間隔を第１フレームのフレーム
周期と称する。
【００１３】また、この時分割多重回路の第二多重化回
路部は、第二フレームパターン発生器７，第二多重回路
８およびタイミング発生器４からなる。第二多重回路８
は、タイミング発生器４からのタイミング信号Ｓ４ｄの
発生周期，つまり多重化クロックＥのＭクロックごとに
付加情報ビットＡと第２パターン発生器７からの第２フ
レームパターンＳ７のフレームビットとを中間デジタル
データＳ６のＭビットごとに交互に挿入する。この第二
多重回路８の出力データである多重化データＢは、上記
第１フレームに加え、多重化クロックＥの２Ｍクロック
周期（タイミング信号Ｓ４ｄの２周期）もフレーム周期
とする。このフレームを第２フレームと称する。従っ
て、多重化データＢは２重フレーム構成をとっている。
多重化データＢは、変調等の操作を受けたあと、この送
信側装置と対になる受信側装置に送出される。
路部は、第二フレームパターン発生器７，第二多重回路
８およびタイミング発生器４からなる。第二多重回路８
は、タイミング発生器４からのタイミング信号Ｓ４ｄの
発生周期，つまり多重化クロックＥのＭクロックごとに
付加情報ビットＡと第２パターン発生器７からの第２フ
レームパターンＳ７のフレームビットとを中間デジタル
データＳ６のＭビットごとに交互に挿入する。この第二
多重回路８の出力データである多重化データＢは、上記
第１フレームに加え、多重化クロックＥの２Ｍクロック
周期（タイミング信号Ｓ４ｄの２周期）もフレーム周期
とする。このフレームを第２フレームと称する。従っ
て、多重化データＢは２重フレーム構成をとっている。
多重化データＢは、変調等の操作を受けたあと、この送
信側装置と対になる受信側装置に送出される。
【００１４】ここで、図２および図３に示した各信号に
ついて説明しておく。デジタルデータＤは、例えば、音
声データ等のデータ速度６４ｋｂ／ｓのデジタルデータ
であり、８ビット単位で一時記憶回路１に入力される。
多重化クロックＥは、ＰＣＭハイアラーキの多重化クロ
ックであり、デジタルデータＤが６４ｋｂ／ｓの場合に
は約７６ｋｂ／ｓないし１０２ｋｂ／ｓに選ぶ。図２お
よび図３では、デジタルデータＤの８ビットごとに第１
フレームパターンＳ５の１フレームビットが付加される
ことを示している。なお、第２フレームのフレーム周期
２Ｍは２２としている。
ついて説明しておく。デジタルデータＤは、例えば、音
声データ等のデータ速度６４ｋｂ／ｓのデジタルデータ
であり、８ビット単位で一時記憶回路１に入力される。
多重化クロックＥは、ＰＣＭハイアラーキの多重化クロ
ックであり、デジタルデータＤが６４ｋｂ／ｓの場合に
は約７６ｋｂ／ｓないし１０２ｋｂ／ｓに選ぶ。図２お
よび図３では、デジタルデータＤの８ビットごとに第１
フレームパターンＳ５の１フレームビットが付加される
ことを示している。なお、第２フレームのフレーム周期
２Ｍは２２としている。
【００１５】以下、この時分割多重回路についてさらに
詳しく説明する。
詳しく説明する。
【００１６】この時分割多重回路では、一時記憶回路１
にデジタルデータＤを８ビット単位で一時記憶し、第２
フレームのフレーム周期を２Ｍビットとするので、タイ
ミング発生器４ではこれに併せたタイミング信号Ｓ４
ａ，Ｓ４ｂ，Ｓ４ｃおよびＳ４ｃを多重化クロックＥに
応答して発生する。タイミング信号Ｓ４ｄは、第２フレ
ームのフレーム周期ごとに付加情報ビットＡおよび第２
フレームパターンＳ７の１ビットを第二多重回路８に読
み込むためのタイミング信号であり、多重化クロックＥ
のＭ＝１１クロックごとのパルスとなる。タイミング信
号Ｓ４ｃは、第二フレームパターン発生器７用のタイミ
ング信号であり、多重化クロックＥの２２クロックごと
でしかもタイミング信号Ｓ４ｄに同期した信号となる。
タイミング信号Ｓ４ａはクロックＣ（またはクロックＣ
と同期しているサンプリングクロックＳＰ）と位相比較
するための多重化クロックＥの基準である。タイミング
信号Ｓ４ａは、多重化クロックＥをＭ＝１１クロックご
とに歯抜けにした歯抜けクロックを、さらに９クロック
ごとに歯抜けにして生成したものである。タイミング信
号Ｓ４ｂは、第一フレームパターン発生器５用のタイミ
ング信号であり、タイミング信号Ｓ４ａの８クロックを
１周期とする信号となる。
にデジタルデータＤを８ビット単位で一時記憶し、第２
フレームのフレーム周期を２Ｍビットとするので、タイ
ミング発生器４ではこれに併せたタイミング信号Ｓ４
ａ，Ｓ４ｂ，Ｓ４ｃおよびＳ４ｃを多重化クロックＥに
応答して発生する。タイミング信号Ｓ４ｄは、第２フレ
ームのフレーム周期ごとに付加情報ビットＡおよび第２
フレームパターンＳ７の１ビットを第二多重回路８に読
み込むためのタイミング信号であり、多重化クロックＥ
のＭ＝１１クロックごとのパルスとなる。タイミング信
号Ｓ４ｃは、第二フレームパターン発生器７用のタイミ
ング信号であり、多重化クロックＥの２２クロックごと
でしかもタイミング信号Ｓ４ｄに同期した信号となる。
タイミング信号Ｓ４ａはクロックＣ（またはクロックＣ
と同期しているサンプリングクロックＳＰ）と位相比較
するための多重化クロックＥの基準である。タイミング
信号Ｓ４ａは、多重化クロックＥをＭ＝１１クロックご
とに歯抜けにした歯抜けクロックを、さらに９クロック
ごとに歯抜けにして生成したものである。タイミング信
号Ｓ４ｂは、第一フレームパターン発生器５用のタイミ
ング信号であり、タイミング信号Ｓ４ａの８クロックを
１周期とする信号となる。
【００１７】上記第一多重化回路部の一時記憶回路１
は、デジタルデータＤとクロックＣとサンプリングクロ
ックＳＰとに応答し、シリアル形式のデジタルデータＤ
を８ビット単位でそのＭＳＢが判別できるように内蔵の
フリップフロップ（以下、Ｆ／Ｆ）１１ないし１８の各
各にパラレル形式で一時記憶する。即ち、Ｆ／Ｆ１１は
デジタルデータＤのＭＳＢを、Ｆ／Ｆ１８は最下位ビッ
ト（ＬＳＢ）というように、デジタルデータＤの入力順
に対応して上記Ｆ／Ｆの符号順に記憶する。上記各Ｆ／
ＦのＣ端子への書き込みクロックは、クロックＣを分周
回路１０によって８分周したクロックを用いる。なお、
一時記憶回路１に記憶されたデジタルデータＤは、後述
するとおり、多重化制御信号Ｓ３により各Ｆ／ＦのＱ端
子からデジタルデータＳ１として第一多重回路６に読み
出されることになる。
は、デジタルデータＤとクロックＣとサンプリングクロ
ックＳＰとに応答し、シリアル形式のデジタルデータＤ
を８ビット単位でそのＭＳＢが判別できるように内蔵の
フリップフロップ（以下、Ｆ／Ｆ）１１ないし１８の各
各にパラレル形式で一時記憶する。即ち、Ｆ／Ｆ１１は
デジタルデータＤのＭＳＢを、Ｆ／Ｆ１８は最下位ビッ
ト（ＬＳＢ）というように、デジタルデータＤの入力順
に対応して上記Ｆ／Ｆの符号順に記憶する。上記各Ｆ／
ＦのＣ端子への書き込みクロックは、クロックＣを分周
回路１０によって８分周したクロックを用いる。なお、
一時記憶回路１に記憶されたデジタルデータＤは、後述
するとおり、多重化制御信号Ｓ３により各Ｆ／ＦのＱ端
子からデジタルデータＳ１として第一多重回路６に読み
出されることになる。
【００１８】位相比較器２とスタッフ制御回路３とが、
クロックＣ基準の信号位相と多重化クロックＥ基準の信
号位相とを比較してスタッフ制御を指定するスタッフ制
御信号Ｓ２を生じるスタッフ制御信号生成部を構成す
る。位相比較器２は、サンプリングクロックＳＰとスタ
ッフ制御回路３によりスタッフ制御された信号の８分周
信号である多重化制御信号Ｓ３との位相比較を行い、こ
れらの位相差を示すスタッフ制御信号Ｓ２を出力する。
スタッフ制御回路３は、スタッフ制御信号Ｓ２を受け、
多重化制御信号Ｓ３の位相がサンプリングクロックＳＰ
の位相に所定値まで近づいたときには、多重化制御信号
Ｓ３のパルス間隔を多重化クロックＥの１クロック分だ
け広げてスタッフ同期制御を行う。なお、図２には不定
時に行うスタッフ同期制御の状態を示していない。
クロックＣ基準の信号位相と多重化クロックＥ基準の信
号位相とを比較してスタッフ制御を指定するスタッフ制
御信号Ｓ２を生じるスタッフ制御信号生成部を構成す
る。位相比較器２は、サンプリングクロックＳＰとスタ
ッフ制御回路３によりスタッフ制御された信号の８分周
信号である多重化制御信号Ｓ３との位相比較を行い、こ
れらの位相差を示すスタッフ制御信号Ｓ２を出力する。
スタッフ制御回路３は、スタッフ制御信号Ｓ２を受け、
多重化制御信号Ｓ３の位相がサンプリングクロックＳＰ
の位相に所定値まで近づいたときには、多重化制御信号
Ｓ３のパルス間隔を多重化クロックＥの１クロック分だ
け広げてスタッフ同期制御を行う。なお、図２には不定
時に行うスタッフ同期制御の状態を示していない。
【００１９】第一フレームパターン発生器５は、タイミ
ング信号Ｓ４ｂの１周期ごとに第１フレームパターンＳ
５の１フレームビットを生じる。この第１フレームパタ
ーンＳ５は、例えば「０００１１１０１」の８ビットか
らなるパターンである。
ング信号Ｓ４ｂの１周期ごとに第１フレームパターンＳ
５の１フレームビットを生じる。この第１フレームパタ
ーンＳ５は、例えば「０００１１１０１」の８ビットか
らなるパターンである。
【００２０】第一多重回路６は、一時記憶回路１に記憶
されているパラレル形式のデジタルデータＳ１の各ビッ
トと第１フレームパターンＳ５の１フレームビットとを
多重化制御信号Ｓ３に同期して読み出してスタッフ同期
多重し、シリアル形式の中間デジタルデータＳ６を生じ
る。なお、多重化制御信号Ｓ３の信号間隔は上記第１フ
レームのフレーム周期にほぼ等しく、第一多重回路６は
上記第１フレームパターンのフレームビットを多重化制
御信号Ｓ３の位置に挿入する。従って、このフレームビ
ットは、デジタルデータＤに対応する中間デジタルデー
タＳ６のＭＳＢの直前のタイムスロットに位置すること
になる。また、中間デジタルデータＳ６には、多重化ク
ロックＥのＭクロックごとに１ビットのスタッフビット
が発生していることに留意されたい。
されているパラレル形式のデジタルデータＳ１の各ビッ
トと第１フレームパターンＳ５の１フレームビットとを
多重化制御信号Ｓ３に同期して読み出してスタッフ同期
多重し、シリアル形式の中間デジタルデータＳ６を生じ
る。なお、多重化制御信号Ｓ３の信号間隔は上記第１フ
レームのフレーム周期にほぼ等しく、第一多重回路６は
上記第１フレームパターンのフレームビットを多重化制
御信号Ｓ３の位置に挿入する。従って、このフレームビ
ットは、デジタルデータＤに対応する中間デジタルデー
タＳ６のＭＳＢの直前のタイムスロットに位置すること
になる。また、中間デジタルデータＳ６には、多重化ク
ロックＥのＭクロックごとに１ビットのスタッフビット
が発生していることに留意されたい。
【００２１】上記第二多重化回路部の第二フレームパタ
ーン発生器７は、タイミング信号Ｓ４ｃを受け、多重化
クロックＥの２Ｍクロックごとに第２フレームパターン
Ｓ７のフレームビットを生じる。第２フレームパターン
Ｓ５も、８ビットからなるパターンを用いることができ
る。
ーン発生器７は、タイミング信号Ｓ４ｃを受け、多重化
クロックＥの２Ｍクロックごとに第２フレームパターン
Ｓ７のフレームビットを生じる。第２フレームパターン
Ｓ５も、８ビットからなるパターンを用いることができ
る。
【００２２】第二多重回路８は、タイミング信号Ｓ４ｄ
に同期して付加情報ビットＡと第２フレームパターンＳ
７のフレームビットとを中間デジタルデータＳ６のスタ
ッフビットの位置に交互に挿入し、中間デジタルデータ
Ｓ６と付加情報ビットＡと第２フレームパターンＳ７と
多重化し、多重化クロックＥの２Ｍクロック周期を第２
フレームのフレーム周期とする多重化データＢを生じ
る。
に同期して付加情報ビットＡと第２フレームパターンＳ
７のフレームビットとを中間デジタルデータＳ６のスタ
ッフビットの位置に交互に挿入し、中間デジタルデータ
Ｓ６と付加情報ビットＡと第２フレームパターンＳ７と
多重化し、多重化クロックＥの２Ｍクロック周期を第２
フレームのフレーム周期とする多重化データＢを生じ
る。
【００２３】上述のとおり、本実施例の時分割多重回路
は、付加情報ビットＡとデジタルデータＤとを多重化ク
ロックＥの速度で多重化して上記第２フレームを構成す
るに先立ち、第１フレームパターンＳ５のフレームビッ
トを８ビット単位のデジタルデータＤのＭＳＢに同期し
て挿入することにより上記第１フレームをさらに構成し
ており、この２重化フレーム構成の多重化データＢ対応
の信号を受信装置側に送出している。
は、付加情報ビットＡとデジタルデータＤとを多重化ク
ロックＥの速度で多重化して上記第２フレームを構成す
るに先立ち、第１フレームパターンＳ５のフレームビッ
トを８ビット単位のデジタルデータＤのＭＳＢに同期し
て挿入することにより上記第１フレームをさらに構成し
ており、この２重化フレーム構成の多重化データＢ対応
の信号を受信装置側に送出している。
【００２４】この結果、この時分割多重回路は、６４ｋ
ｂ／ｓのデジタル音声データを１００ｋｂ／ｓというよ
うな高い速度のマイクロ波回線用多重データに多重する
場合においても、スタッフ同期制御および速度変換を１
度で済ますことができるので、回路規模を減少できるこ
とは勿論、スタッフジッタの加算をなくすることができ
る。
ｂ／ｓのデジタル音声データを１００ｋｂ／ｓというよ
うな高い速度のマイクロ波回線用多重データに多重する
場合においても、スタッフ同期制御および速度変換を１
度で済ますことができるので、回路規模を減少できるこ
とは勿論、スタッフジッタの加算をなくすることができ
る。
【００２５】
【発明の効果】以上説明したように本発明は、８ビット
単位の入力デジタルデータとこの入力デジタルデータに
同期する入力クロックと多重化クロックとに応答し前記
入力デジタルデータに対応するデジタルデータとこのデ
ジタルデータの最上位ビットに同期する第１フレームパ
ターンのフレームビットとＭビットごとに挿入するスタ
ッフビットとで構成されるとともに前記第１フレームパ
ターンのフレームビット間隔を第１フレームとする中間
デジタルデータを前記多重化クロックの速度で生じる第
一多重化手段と、付加情報ビットと第２フレームパター
ンのフレームビットとを前記中間デジタルデータの前記
スタッフビットの位置に交互に挿入して前記第２フレー
ムパターンにより第２フレームも構成した２重フレーム
構成の多重化データを生じる第二多重化手段とを備える
ので、低速度のデジタルテータを高速度のデジタルデー
タに多重化する場合にも１度のスタッフ同期により速度
変換でき、回路規模を減少できることは勿論、スタッフ
ジッタの加算をなくすることができるという効果があ
る。
単位の入力デジタルデータとこの入力デジタルデータに
同期する入力クロックと多重化クロックとに応答し前記
入力デジタルデータに対応するデジタルデータとこのデ
ジタルデータの最上位ビットに同期する第１フレームパ
ターンのフレームビットとＭビットごとに挿入するスタ
ッフビットとで構成されるとともに前記第１フレームパ
ターンのフレームビット間隔を第１フレームとする中間
デジタルデータを前記多重化クロックの速度で生じる第
一多重化手段と、付加情報ビットと第２フレームパター
ンのフレームビットとを前記中間デジタルデータの前記
スタッフビットの位置に交互に挿入して前記第２フレー
ムパターンにより第２フレームも構成した２重フレーム
構成の多重化データを生じる第二多重化手段とを備える
ので、低速度のデジタルテータを高速度のデジタルデー
タに多重化する場合にも１度のスタッフ同期により速度
変換でき、回路規模を減少できることは勿論、スタッフ
ジッタの加算をなくすることができるという効果があ
る。
【００２６】また、上記多重化データに対応する信号が
無線回線等のように雑音の多い回線を通っても、受信装
置側では、この多重化データに含まれる上記入力デジタ
ルデータのＭＳＢの直前に上記第１フレームのフレーム
ビットが多重化されていることが分っているので、フレ
ーム同期を取りやすく、しかもスタッフジッタの少ない
安定した通信伝送を行うことができるという効果があ
る。
無線回線等のように雑音の多い回線を通っても、受信装
置側では、この多重化データに含まれる上記入力デジタ
ルデータのＭＳＢの直前に上記第１フレームのフレーム
ビットが多重化されていることが分っているので、フレ
ーム同期を取りやすく、しかもスタッフジッタの少ない
安定した通信伝送を行うことができるという効果があ
る。
【図１】本発明による時分割多重回路の一実施例のブロ
ック図である。
ック図である。
【図２】本実施例における主要信号のタイミング図であ
る。
る。
【図３】本実施例のタイミング発生器４に入出力する信
号のタイミング図である。
号のタイミング図である。
１ 一時記憶回路 ２ 位相比較器 ３ スタッフ制御回路 ４ タイミング発生器 ５ 第一フレームパターン発生器 ６ 第一多重回路 ７ 第二フレームパターン発生器 ８ 第二多重回路 １０ 分周回路 １１〜１８ フリップフロップ（Ｆ／Ｆ）
Claims (5)
- 【請求項１】 ８ビット単位の入力デジタルデータとこ
の入力デジタルデータに同期する入力クロックと多重化
クロックとに応答し前記入力デジタルデータに対応する
デジタルデータとこのデジタルデータの最上位ビットに
同期する第１フレームパターンのフレームビットとＭ
（Ｍは２ないし１６の整数）ビットごとに挿入するスタ
ッフビットとで構成されるとともに前記第１フレームパ
ターンのフレームビット間隔を第１フレームとする中間
デジタルデータを前記多重化クロックの速度で生じる第
一多重化手段と、付加情報ビットと第２フレームパター
ンのフレームビットとを前記中間デジタルデータの前記
スタッフビットの位置に交互に挿入して前記第２フレー
ムパターンにより第２フレームも構成した２重フレーム
構成の多重化データを生じる第二多重化手段とを備える
ことを特徴とする時分割多重回路。 - 【請求項２】 前記第一多重化手段が、前記入力デジタ
ルデータをその最上位ビットの位置が判別できるように
一時記憶する一時記憶回路と、前記多重化クロックに応
答して前記第１フレームパターンを生じる第１フレーム
パターン発生器と、前記入力クロック基準の信号と前記
多重化クロック基準の信号とに応答し前記第１フレーム
を周期とする多重化制御信号を前記中間デジタルデータ
における前記デジタルデータの最上位ビットの直前タイ
ムスロットの位置に生じる多重化制御信号生成部と、前
記多重化制御信号に同期して前記一時記憶回路に記憶さ
れた前記入力デジタルデータを前記スタッフビットを挿
入した状態にして読み出すとともに前記第１フレームパ
ターンのフレームビットを前記多重化制御信号の位置に
挿入して前記中間デジタルデータを生じる第一多重化回
路とを備えることを特徴とする請求項１記載の時分割多
重回路。 - 【請求項３】 前記第二多重化手段が、前記多重化クロ
ックに応答してこの２Ｍクロックごとに前記第２フレー
ムパターンのフレームビットを生じる第２フレームパタ
ーン発生器と、前記多重化クロックに応答して前記スタ
ッフビットの位置にタイミング信号を生じるタイミング
信号発生器と、前記付加情報ビットと前記第２フレーム
パターンのフレームビットとを前記タイミング信号によ
り前記スタッフビットの位置に交互に読み込んで前記中
間デジタルデータと多重化し前記多重化データを生じる
第二多重回路とを備えることを特徴とする請求項２記載
の時分割多重回路。 - 【請求項４】 前記第１フレームパターンのフレームビ
ットが、前記多重化クロックをＭクロックごとに歯抜け
にした歯抜けクロックの９クロックごとに生成されると
ともに、前記多重化データにおける前記入力デジタルデ
ータの最上位ビットの直前タイムスロットに配置される
ことを特徴とする請求項１記載の時分割多重回路。 - 【請求項５】前記Ｍが１１であることを特徴とする請求
項４記載の時分割多重回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21853394A JP2594765B2 (ja) | 1994-09-13 | 1994-09-13 | 時分割多重回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21853394A JP2594765B2 (ja) | 1994-09-13 | 1994-09-13 | 時分割多重回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0884129A true JPH0884129A (ja) | 1996-03-26 |
| JP2594765B2 JP2594765B2 (ja) | 1997-03-26 |
Family
ID=16721424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21853394A Expired - Fee Related JP2594765B2 (ja) | 1994-09-13 | 1994-09-13 | 時分割多重回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2594765B2 (ja) |
-
1994
- 1994-09-13 JP JP21853394A patent/JP2594765B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2594765B2 (ja) | 1997-03-26 |
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