JPH088413B2 - カプセル化回路化電源コアの製造方法及び高性能プリント回路ボード - Google Patents

カプセル化回路化電源コアの製造方法及び高性能プリント回路ボード

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JPH088413B2
JPH088413B2 JP3216228A JP21622891A JPH088413B2 JP H088413 B2 JPH088413 B2 JP H088413B2 JP 3216228 A JP3216228 A JP 3216228A JP 21622891 A JP21622891 A JP 21622891A JP H088413 B2 JPH088413 B2 JP H088413B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はプリント回路ボード、特
に高密度且つ高性能プリント回路ボードに関するもので
ある。
【０００２】
【従来の技術】プリント回路ボード技術はかなり活発で
あるが、高密度プリント回路は比較的最近の研究分野で
ある。高密度構成によって必要とされる過酷な電気的及
び機械的特性を提供するために使用可能な材料及びプロ
セスが開発されたのは、ごく最近のことである。スーパ
−コンピュータ等、次世代のコンピュータにおいて莫大
な量のデータへ迅速なアクセスを行うためには、高密度
パッケージング構成が必要である。高密度の必要条件と
は、寸法制御を向上させるための配線密度の増大及び誘
電層の薄層化の必要性である。導電層は、直径が益々狭
まったバイア（via ）及びスルーホール（through-hol
e）によって電気的に接続されている。本明細書では、
バイアを回路層(回路コア)の上下面の間で貫通するスル
ーホールの意味で使用する。
【０００３】高性能パッケージングとは超高密度の配線
及びバイアを有する回路カード及びボードを示し、信号
伝搬遅延を減少し且つ信号のノイズ及び減衰を減少する
ために、少なくとも信号ライン領域に高性能誘電材料、
即ち約３．２以下の誘電定数（Ｅｒ）を有する材料、を
含む絶縁層から典型的には成る。また３．２以下の誘電
定数によって信号−電源間隔の減少も可能である。本発
明では、高密度という用語は、一般にプリント回路カー
ド又はボードの寸法が以下の概略値であることを示す。 線幅 ５０ ミクロン （約２．０ミル） 線厚 １２．５ミクロン （約０．５ミル） バイア直径 ６３ ミクロン +/- ２５ ミクロン （２．５+/- １．０ミル） ランド直径 １２０ ミクロン （４．７ミル） クリアランスホール １７０ ミクロン （６．７ミル） コア厚 １２７ ミクロン （５．０ミル）
【０００４】表面取付けモードでのチップのパッケージ
ングは、直接チップ取付け（directchip attach、ＤＣ
Ａ）とも呼ばれ、極めて近接する超高度Ｉ／Ｏ（入出
力）チップのために、平方インチ当り数千インチを超え
る配線密度と、平方インチ当り１０，０００バイアを超
越するバイア密度とを必要とする。
【０００５】上述の寸法を有する高密度回路ボードは、
配線プレーンの平方インチ当り約１００インチの配線能
力、及び平方インチ当り約５，０００から約１０，００
０個のバイアというバイア密度を提供することができ
る。多数のチップを収容するために十分な数の配線プレ
ーンを追加することによって全体の配線要求が満足され
る。一般に要求される小径バイアは、このような高密度
ボードを伝統的多層ラミネーション及びドリルプロセス
によって組立てるときに妨げとなる。この重要な配線及
びバイア密度を得るために積層バイア法（stacked via
method）が使用される。積層バイアボードは個々の２Ｓ
１Ｐ（２つの信号プレーン及び１つの電源プレーン）ユ
ニットから構成されるボードであり、各ユニットはバイ
アで接合されて２Ｓ１Ｐユニット間の通信を提供する。
２Ｓ１Ｐユニットをカプセル化すると共に相互に接合す
るためのプロセス及び構造は、本発明の主要な関連事項
である。
【０００６】３．２以下のＥｒを提供するために使用可
能な適切材料は、例えばポリテトラフルオロエチレン
（ＰＴＦＥ）、ポリクロロトリフルオロエチレン（ＣＴ
ＦＥ）及びポリパーフルオロプロピレンのようなフルオ
ロカーボンであり、ある種の石英又はシリコン粒子等の
充填材で任意に充填され、フルオロカーボン織物のよう
な織物で任意に強化される。層の間に位置合わせされね
ばならない約１．５ミル（０．０３８ mm ）から約３．
５ミル（０．０８８９ mm ）の直径のスルーホールを提
供する技術と同様、フルオロカーボンと金属との接着性
が問題となる。導電線の幅は、約５０ミクロンの範囲で
ある。
【０００７】高密度回路ボードの厳密な寸法が必要でな
い回路ボードでは、層から層へのスルーホールのアライ
メントは、デバイス機能の周辺にあって多層を位置合わ
せするために位置決めピン上に配置される機械的位置決
めスロットの位置合わせによって、間接的に行われる。
しかしながら、高密度回路ボードでは、より高密度の回
路構成、より微細な導電線及びトラック幅、より薄い誘
電層、より多数の層、並びにより高密度の小径ホール及
びバイア配置によって、層から層への絶対的なデッドオ
ン・アライメントが必要となる。このアライメントは、
これまで十分だった手段では得られない。将来の高密度
回路構成では、僅かなミスアライメントによっても低抵
抗接続が望まれる層と層との間に電気的相互接続が全く
存在しないか逆に高抵抗相互接続が存在することになる
程度に、スルーホールの許容誤差は小さい。従って、配
線コア相互のアライメントは、鍵となる位置決め工程、
即ち孔開け、回路構成の露光、層の一体的積層化の工
程、で光学的位置決めを要求する非常に厳密な位置決め
操作であることがわかる。このアライメントは現在はＸ
線調査と結合された取り付け手段によって実証されてい
る。
【０００８】加えて、キャップ製造プロセスにおけるプ
ロセス・フローはたった２つのコアを接合するために一
般に８工程以上もの多数の工程を含むが、本発明ではプ
ロセス工程が大幅に減少されている。
【０００９】本発明では、アライメントをサブ複合レベ
ルで電気的に点検することができるので、アライメント
のＸ線検査の必要性が減少される。
【００１０】過去においても、バイア直径が約１５ミル
（０．３８ mm ）以下である層アライメントについての
問題が留意された。米国特許第４、５６６、１８６号で
は、ポリマーに分散された金属を含むシルクスクリーン
された導電性ポリマーの厚膜上へ光画像形成可能な誘電
層を塗布することを含む方法が記載されている。バイア
は、光画像形成可能な誘電体に露光されることによっ
て、直径が約１ミル（０．０２５ mm ）から約５ミル
（０．１３ mm ）に小さくなることができる。はんだマ
スキング工程も含まれる。しかしながら、この米国特許
で記載されたシルクスクリーニングのような技術及び材
料は、本発明の高密度プリント回路ボードの寸法には不
適当である。また、本発明は厚い導電ポリマーを使用し
ない。
【００１１】米国特許第３、９３４、３３５号は、アラ
イメント問題の多くの原因及び既知の達成された解決法
について記載している。この米国特許は、回路導体がそ
の上に適用される光活性誘電体の連続層を塗布し、露光
し、且つバイア開口及び回路構成パターンをそこに現像
することによって、アライメント問題を回避すると共に
層から層への孔開けを省略しようとするプロセスにおけ
る感光性誘電材料の使用について記載している。本発明
では、２Ｓ１Ｐ構造上の回路構成をカプセル化するため
に、おそらく感光性である誘電材料が現存の配線コア回
路構成上に塗布される。この誘電材料は回路導体が適用
されるベースとして、また信号層と電源層との間の誘電
層としては使用されないが、隣接する信号層の間（即ち
Ｓ２とＳ３の間、Ｓ４とＳ５の間等）の誘電層として用
いられる。
【００１２】米国特許第４、６４８、１７９号は、位置
決め問題を回避する方法として、接合メタラジーで充填
されたバイアのパッドでの接合を、第１コアのポリイミ
ド誘電体の第２コアの同様の構造体へのラミネーション
と同時に行う方法について記載している。本発明はパッ
ドとパッドのアライメントを必要とせず、接合メタラジ
ー自身によって自己位置合わせする。
【００１３】サブ複合レベルで試験して高密度プリント
回路カード又はボードを組み立てるために、アライメン
ト用接合金属を用いて、誘電材料が各高密度配線コアを
カプセル化すると共にカプセル化された高密度コアが位
置合わせされるという本発明の方法又は構造は、当該技
術のどこにも記載されていない。更に、本発明の誘電体
は光活性であってもよいが、そうである必要はない。
【００１４】
【発明が解決しようとする課題】従って、本発明の目的
は、先行技術で未解決又は完全には解決されなかった問
題を回避して、高密度回路ボードを提供することであ
る。
【００１５】更に詳細には、本発明の目的は、層間のア
ライメント及び電気的通信のために接合金属で金属化さ
れたバイアを有する高密度回路ボードデバイスを製造す
ることである。
【００１６】本発明の他の目的は、導体間のスミアリン
グ又は短絡無しに、高密度回路ボードにバイア及びラン
ドを製造することである。
【００１７】また本発明の目的は、コアレベル、サブ複
合レベル及び複合レベルで試験可能なプリント回路ボー
ドを提供することである。
【００１８】更に本発明の目的は、従来のラミネーショ
ンプロセス及び現在使用されている設備に大きい変化を
もたらすことなく上記の目的を達成することである。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の方法は、多層プリント回路ボードのために
カプセル化回路化電源コア（パワーコア）を製造するこ
とを伴い、予選択された領域に開口されたバイア及びラ
ンドを有する誘電材料でカプセル化された第１の回路化
電源コア（circuitized power core、ＣＰＣ）を供給す
る工程と、第１の誘電材料層でカプセル化回路化電源コ
アを被覆する工程と、回路化電源コアの予め選択れたバ
イア及びランドに対応する不連続領域を第１の誘電材料
層に開口する工程と、バイア内、ランド上及び誘電材料
層上に電気的に連続した金属層を付着する工程と、電気
的連続金属層を第２の誘電材料層で被覆する工程と、回
路化電源コアに予め選択されたバイア及びランドに対応
する不連続領域を第２の誘電材料層に開口する工程と、
予め選択されたバイアを実質的に充填する接合金属を形
成するように、予め選択されバイアを金属化する工程
と、第２の誘電材料層を除去する工程と、電気的連続金
属層を除去する工程と、から成る。
【００２０】また、得られた構造体も本発明である。
【００２１】
【作用】本発明によると、カプセル化回路化電源コア
(ＣＰＣ）を製造するための方法が提供される。
【００２２】出発点は回路化電源コア（ＣＰＣ）であ
り、図２（Ａ）に示されるように、外部に信号ライン及
びランドを有すると共に２つの主要外部表面間に少なく
とも１つのバイアを有する誘電体被覆電源プレーンから
成る。図のコアは、その２つの信号プレーン／１つの電
源プレーンのために２Ｓ１Ｐコアとも呼ばれる。電源プ
レーンは、例えばインバー又は銅、もしくは銅クラッド
インバー又は銅クラッドモリブデンから成る。
【００２３】完成ＣＰＣは誘電材料で被覆される。誘電
材料は感光性であってもなくてもよい。また、熱可塑性
又は熱硬化性の何れかである。何方の場合でも、接合金
属による接続が所望される各バイア−ランド位置で空洞
を形成するように、材料が処理される。感光性誘電体の
場合、感光性誘電材料の性質に依存して、紫外線、電子
線又はＸ線リソグラフィによって、材料は空洞を形成す
るために光処理される。感光性でない誘電体の場合は、
空洞は、接続が所望される位置で例えばレーザ・アブレ
ーションによって形成される。
【００２４】空洞が形成され、清浄化された後、必要に
応じて構造体は外部表面全体に電気的連続金属薄層を付
着する金属化プロセスに処せられる。この金属の連続層
は、使用される接合金属が電気めっきプロセス（例え
ば、鉛−錫、金、金−錫等）によって適用される場合に
必要である。接合金属は、構造体がさらされる積層条件
と適合するように選択される。金属化の後、フォトレジ
スト材料が塗布及び処理されて、所望のランド−バイア
位置に空洞が形成され、次に接合金属が必要なところの
みに充填される。次に、フォトレジスト材料が剥離操作
によって除去され、金属共通薄層がフラッシュエッチン
グ・プロセスによって除去されて、適切な位置に接合材
料が残存する。接合金属は代替的に感光性誘電材料の高
さまでめっきされて接合されてもよい。ここでＣＰＣ
は、多数の信号プレーン及び電源プレーンを含む複合体
を形成するために、試験及び他のＣＰＣへの接合の準備
ができている。
【００２５】応用例によっては、電気的接合に加えて誘
電体と誘電体との接合を得るために、接合前に誘電体が
ＣＰＣの頂部及び底部の両方に適用されねばならない。
１つの選択として感光性誘電材料の場合、金属化工程が
実行されない点を除いては頂部及び底部ＣＰＣは中央Ｃ
ＰＣと同様の方法で製造される。頂部コア及び底部コア
上に誘電体を適用するための必要条件は、接合金属の厚
さ、誘電体の厚さ及び導体間の所望の間隔によって決定
される。こうして、予め選択された数のコアが準備さ
れ、従来通り積層され接合され、最後に硬化される。そ
の後、複合ユニットとして再び試験され、表面取付けチ
ップ又は他の構成要素が任意に備えられる。
【００２６】
【実施例】本発明を実行する方法は添付の図面に説明さ
れている。
【００２７】図１（Ａ）は、同様のコアへ接合するため
に準備されたカプセル化回路化電源コアを示す。任意に
感光性である誘電材料１が、開口されたランド及びバイ
ア領域を除くＣＰＣの頂上に配置される。Ａｕ、ＡｕＳ
ｎ、ＳｎＰｂ、デンドライト状Ｃｕ又はペーストのよう
な接合金属２によって、バイアは充填され、ランドは被
覆される。電源コア自身３は、信号ライン５が上に配置
された誘電材料４によって頂部及び底部が包囲されてい
る。示された構造体は、多層回路ボードのための組み立
てブロックである。図１（Ｂ）は、デンドライト状コネ
クタ６によって同様の構造体へ接合されるために準備さ
れた図１（Ａ）の構造体を示す。
【００２８】図２（Ａ）、（Ｂ）及び（Ｃ）は、２つの
付加的実施例の初期処理工程を示し、図３及び図４でそ
れぞれについて更に説明されている。図２（Ａ）は開口
バイア８を有する２Ｓ１Ｐ回路化電源コアを示す。図２
（Ｂ）は、任意に感光性である誘電材料１が全面に塗布
された後の図２（Ａ）を示す。図２（Ｃ）はバイア孔８
及びランド７が誘電材料に開口された後の図２（Ｂ）を
示す。
【００２９】図３（Ａ）、（Ｂ）及び（Ｃ）は本発明の
実施例で図２（Ｃ）から継続する処理を説明する。図３
（Ａ）は、任意に銅スパッタされたクロムである電気的
連続層のフラッシュ・メタライゼーション９の後の図２
（Ｃ）を示す。図３（Ｂ）は、フォトレジストのような
誘電材料１が塗布され、バイア８及びランド７が開口さ
れて表面フラッシュ・メタライゼーション９のレベルよ
り上まで接合金属２で充填された後の図３（Ａ）を示
す。図３（Ｃ）は、フォトレジスト又は他の誘電体１の
頂部層及びフラッシュ・メタライゼーション層９が主表
面から除去された後の図３（Ｂ）を示し、バイア８及び
ランド７上で接合金属２のスタッドと呼ばれる僅かな突
起１０が表面に残存する。この構造は、雄型ＣＰＣと呼
ばれる。図３（Ｄ）は、２つの追加の雌型回路化電源コ
ア１１及び１２が各主表面に１つずつ接合されるプロセ
スでアライメントされた後の図３（Ｃ）を示す。図にお
いて雄型ＣＰＣの接合金属は、中間コア又はデンドライ
ト型突起６によって雌型の接合金属と接触されている。
ＣＰＣは、試験をパスすると、ペースト又ははんだボー
ルを任意に用いて積層され、永久的に接合される。前記
はんだボールは、キャピラリー作用又はトランジェント
液相接合によって、雌型ＣＰＣのバイアに入り込むみは
んだ液面の界面張力による波の背部に(ウェーブはんだ
法)接着部を有する。トランジェント液相接合について
は、１９９０年６月１１日に米国特許商標庁に出願され
た、レイド（Reid）らにより本発明の譲受人へ譲渡され
た同時係属中の出願第０７／５３６、１４５号に記載さ
れている。
【００３０】図４（Ａ）及び（Ｂ）は、本発明の代替実
施例において、図２（Ｃ）から継続する処理を説明す
る。図４（Ａ）は、接合メタライゼーション２がバイア
８を充填し、ランド７を被覆した後の図３（Ｃ）を示
し、表面に僅かな突起が残されている。図４（Ｂ）は、
２つの追加の回路化電源コア１１及び１２が各主表面に
１つずつ接合且つ積層されるプロセスでアライメントさ
れた後の図４（Ａ）を示す。接合金属２はキャピラリー
作用によって追加のコアのバイア８を充填する。
【００３１】以下の実験は、カプセル化電源コアを製造
する際使用される材料を示すために報告するものであ
る。しかしながら、誘電材料及びそれと共に使用される
接合金属がそれぞれの硬化、ラミネーション及び融解の
温度に関して適合する限りは、本発明は記載された材料
に制限されるものではない。
【００３２】 実験 感光性誘電体アプローチ及び非感光性アプローチの両方
によって実行可能性の実験を行った。感光性材料として
はＯＰＲ（最適化パーマネント・レジスト、米国特許第
４、９４０、６５１に記載）を使用した。非感光性材料
としては、ロジャーズ社（Rogers Corporation）から入
手できる充填化ポリテトラフルオロエチレン（ＰＴＦ
Ｅ）を使用した。
【００３３】ＯＰＲ材料のプロセス・フローは以下の通
りである。
【００３４】 感光性誘電体 １．約１００℃の温度、３．３ミリバールの圧力で操作
されるデュポン社製ＳＭＶＬ−１３０真空ラミネータを
使用して、ＯＰＲ感光性誘電材料を回路化電源コア（Ｃ
ＰＣ）の表面へ塗布した。
【００３５】２．接合が後で成されるランド位置を除く
全面を露光できるアートワーク・パターンへ、ＯＰＲ感
光性誘電体を露光した。タマラックモデル（Tamarack m
odel）１６１ツールにより６００ｍＪの露光エネルギで
露光を行った。
【００３６】３．露光の後、約１１０℃で約１０分間ユ
ニットをベークした。次にガンマブチロラクトン中でＯ
ＰＲを約３０〜６０秒間現像し、水洗浄及び乾燥を行っ
た。
【００３７】４．総計４ｊのＵＶ（紫外光）源へコアを
露光した後１５０℃で約３０分ベークする第１ブランケ
ットによってＯＰＲの後現像硬化を促進した。
【００３８】５．次の工程で塗布されるべき金属の接着
性を改良するために、緩やかな条件、即ち約３５ＰＳＩ
で酸化アルミニウムスラリーによってＯＰＲをベーパー
ブラスト操作した。
【００３９】６．ＯＰＲ表面に銅金属をスパッタした。
銅の厚さは約３０００Åであった。スパッタリング操作
は、Leybold-Heraeus モデルＺ６００スパッタシステム
で実行された。
【００４０】７．次にコアを以下のプロセスへさらすこ
とによって次のフォトレジストとの接着性を改良するた
めにスパッタ銅を処理した。 ＊ＨＣｌ洗浄（８％溶液） ２０秒 ＊ＤＩ水で水洗 ６０秒 ＊炭酸ナトリウム洗浄（３０ｇ／ｌ） ３０秒 ＊水洗 ６０秒 ＊ベンゾトリアゾール（４ｇ／ｌ） ９０秒 ＊ＤＩ水で水洗 ６０秒 ＊オーブンで乾燥 （上記時間はずべて概略値であって、決定的なものでは
ない。）
【００４１】８．約１００℃で操作されるホットロール
・ラミネータを用いて、フォトレジスト（リストン（Ri
ston）タイプＴ１６８（０．６ミル厚）、ポリメチルメ
タクリレート（ＰＭＭＡ）、E. I. Dupont de Nemours
and Co. ）を塗布した。
【００４２】９．リストンフォトレジストを、露光レベ
ル３８ｍｊでＵ／Ｖ露光ツール（タマラックモデル１６
１）を用いて露光した。
【００４３】１０．リストンフォトレジストの現像を標
準リストン現像液で約５０秒行い、次に水洗及び乾燥を
行った。現像液は、ＭＣＦ（1,1,1-トリクロロエタン）
を使用した。
【００４４】１１．金接合金属をめっきし、リストンフ
ォトレジスト及び感光性誘電体の双方に、接合が成され
る位置で”ウェル”を形成した。実験では、金めっき厚
は１．８ミルであり、ＯＰＲ厚とほぼ一致した。めっき
浴は、セルレックス（Sel-Rex ）シアン化金浴を使用し
た。
【００４５】１２．金めっき工程の後、コアを塩化メチ
レン溶媒浴に約５０秒浸漬することによってフォトレジ
スト層を除去し、洗浄及び乾燥した。
【００４６】１３．最後に、標準的銅エッチング溶液で
ある塩化第二銅へコアをさらすことによって、スパッタ
された銅共通層を除去した。他のどんな適切なエッチン
グ剤も有用であり、付加的に過硫酸ナトリウム溶液を含
む。
【００４７】次に上記工程１〜１３で処理されたカプセ
ル化電源コア構造体を同様に組み立てられた第２のユニ
ットへ、各コアの金めっきドットを位置合わせすると共
に金層間に熱圧着結合をもたらすのに十分な高温且つ高
圧でコアを積層して接合した。
【００４８】上述のＯＰＲ材料の代わりにＨＴＭ材料を
用いて、同様のプロセスが配線コアを接合するために使
用可能であることは認識されるべきである。ＨＴＭ（高
温マスク）は、１９８９年７月２０日に米国特許商標庁
に出願された、ジェローム（Gelorme ）らにより本発明
の譲受人へ譲渡された同時係属中の出願第０７／３８
２、３１１号に記載されている。
【００４９】簡潔にいうと、感光性誘電材料は、２Ｓ１
Ｐ構造体上の回路構成をカプセル化するために使用され
る。次に材料はフォトイメージ化されて、隣接２Ｓ１Ｐ
構造体への電気的連続性が望まれる２Ｓ１Ｐ構造体上の
ランドへ接合メタラジーをめっきするための開口を形成
する。隣接２Ｓ１Ｐ構造体同士の接合は、接合金属で被
覆された対応ランドを、ラミネーションの間に金属−金
属界面で接合が生じるように位置合わせすることによっ
て達成される。接合メタラジーは、誘電体が積層される
温度で接合可能であるように選択される。試験は、複合
レベルと同様に、どんなサブ複合レベルででも実行でき
る。
【００５０】 非感光性誘電体 積層接合用のカプセル化回路化電源コア（ＣＰＣ）を組
み立てるために使用される第２の方法は、感光性誘電材
料が使用されない以下のプロセス・シーケンスで記載さ
れている。
【００５１】１．約３９０℃、３００〜５００ｐｓｉの
圧力におけるラミネーションによって、誘電材料をＣＰ
Ｃ表面へ塗布した。このプロセス・シーケンスでは、ロ
ジャース（Rogers）２８１０及び２５１１誘電体を使用
した。
【００５２】２．ラミネーションの後、銅箔カバーシー
トをエッチングして、誘電体表面を露出させた。標準的
銅エッチング剤を使用した。
【００５３】３．次にコアをレーザで孔開けして、コア
−コア接合が成されるべき位置に”ウェル”を形成し
た。レーザ孔開けパラメータは使用される装置構成に依
存し、エキシマー・レーザ及びＣＯ2 レーザの何れによ
ってもウェルは十分に形成された。
【００５４】４．開口された”ウェル”のクリーニング
は、特にＣＯ2 レーザの場合に必要である。クリーニン
グは、”ウェル”のサイズ及び深さに依存して、ベーパ
ーブラストのような機械的プロセス又はプラズマエッチ
ングプロセスの何れかによって行われる。
【００５５】５．”ウェル”を形成した後、誘電体表面
に銅金属をスパッタした。厚さはおよそ３０００Åであ
った。
【００５６】６．次に、レジスト接着性を改良するため
に、上記ＯＰＲプロセスの第７工程で記載されたような
ＢＴＡ処理によって表面を処理した。
【００５７】７．上記ＯＰＲプロセスの第８〜第１０工
程で記載したように、リストンフォトレジストを塗布
し、露光及び現像した。
【００５８】８．次にコアを約０．０００３インチ
（０．００８ mm ）の厚さへ付加的にめっきした。実施
では、無電解めっきプロセスによってコアをめっきした
が、スパッタされた銅共通層が存在するので、電解めっ
き浴も使用できる。
【００５９】９．上記ＯＰＲプロセスの第１２及び第１
３工程で記載したように、めっきの後リストンレジスト
を除去し、共通層をエッチングした。
【００６０】１０．はんだウェーブ上でコアを通過させ
ることによって、銅めっきされた”ウェル”内へ接合金
属を配置した。はんだウェーブの効果は、接合位置で”
ウェル”にはんだを配置することである。
【００６１】同様のコア同士の接合は、各コア上のＳｎ
−Ｐｂが接合位置で接触するように、２つ以上のコアを
一体化することによって成される。組合せられたコア
は、次にはんだをリフローするためにラミネーション・
プレスの熱サイクルによって処理される。これらのプロ
セス・シーケンスは、実行可能性サンプルを組み立てる
のに使用される技術を示すために包含される。金及び錫
−鉛はいずれも、制限サイズ及び制限数の接合位置を有
するサンプルを接合するために使用した。選択された誘
電体に大きく依存して、例えば金−錫、錫−ビスマス等
の他の金属が使用されてもよい。一般にエポキシベース
誘電体は、比較的低温で硬化及びラミネーションされ
る。この温度は、特にエポキシに依存して、約１２５℃
から約１７５℃である。この温度範囲は、高温チップ接
合サイクル又はサブ複合体の高温接合にとって適切では
ない。しかしながら、ＰＴＦＥベース誘電体は、約３９
０℃で積層され、高融点接合金属を含む高温の適用例に
適切である。
【００６２】好ましい実施例であると現在考えられるも
のを示すと共に記載したが、特許請求の範囲に定義され
たような本発明の範囲から逸脱することなく、種々の変
化及び修正が成され得ることは当業者にとって明らかで
あろう。
【００６３】
【発明の効果】上記に説明したように本発明の方法及び
構造体は、多層高密度プリント回路ボードにおけるアラ
イメント問題を解決すると共に、製造プロセスの工程数
を削減することができる。
【図面の簡単な説明】
【図１】（Ａ）は、カプセル化回路化電源コアの略断面
図を示す。（Ｂ）は、デンドライト状コネクタによって
同様の構造体と接合されるために準備された図１（Ａ）
の構造体の略断面図である。
【図２】（Ａ）、（Ｂ）及び（Ｃ）は、本発明の初期処
理工程を示す略断面図である。
【図３】（Ａ）及び（Ｂ）は、図２に続く処理工程を示
す略断面図である。（Ｃ）は、本発明のカプセル化回路
化電源コアの略断面図を示す。（Ｄ）は、（Ｃ）のアラ
イメント及びラミネーションを説明する略断面図であ
る。
【図４】（Ａ）は、本発明の代替実施例のカプセル化回
路化電源コアの略断面図を示す。（Ｂ）は、（Ａ）のア
ライメント及びラミネーションを説明する略断面図であ
る。
【符号の説明】
１ 誘電材料 ２ 接合金属 ３ 電源コア ４ 誘電材料 ５ 信号ライン ６ デンドライト状コネクタ ７ ランド ８ バイア
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デニス アラン キャンフィールド アメリカ合衆国18801、ペンシルバニア州 モントローズ、ボックス 163、アール. ディー． ナンバー １ (72)発明者 ヴォヤ リスタ マーコヴィック アメリカ合衆国13760、ニューヨーク州エ ンドウェル、ジョエル ドライヴ 3611 (72)発明者 ジェフリー （エヌエムエヌ） マッケヴ ェニー アメリカ合衆国13905、ニューヨーク州ビ ンガムトン、ディヴィジョン ストリート １ (72)発明者 ロバート エメット ルアン アメリカ合衆国13760、ニューヨーク州エ ンディコット、スカイラー ストリート 1024 (72)発明者 エドウィン ルイス トーマス アメリカ合衆国13732、ニューヨーク州ア パラチン、ベルヌ ドライヴ ５

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 多層プリント回路ボード用のカプセル化
    回路化電源コアを製造する方法であって、 誘電体で被覆された電源プレーンと、上記誘電体で被覆
    された電源プレーンの外部表面上に配置した信号線およ
    びランドと、上記外部表面の間に伸びるバイアとを有す
    る回路化電源コアを提供する工程と、 第１の誘電材料層で上記回路化電源コアを被覆する工程
    と、 上記回路化電源コアの予め選択されたバイア及びランド
    に対応する上記第１の誘電材料層の領域に開口を形成す
    る工程と、上記選択されたバイア 内、ランド上及び第１の誘電材料
    層上に電気的に連続した金属層を付着する工程と、 上記電気的に連続した金属層を第２の誘電材料層で被覆
    する工程と、上記選択されたバイア 及びランドに対応する上記第２の
    誘電材料層の領域に開口を形成する工程と、上記選択されたバイアを実質的に充填する接合金属を形
    成するように、上記選択されたバイアを 金属化する工程
    と、 上記第２の誘電材料層を除去する工程と、 上記電気的に連続した金属層の内上記第２の誘電材料層
    を除去することにより露出した部分を除去する工程と、 を含むカプセル化回路化電源コアの製造方法。
  2. 【請求項２】 上記カプセル化回路化電源コアのバイア
    と、少なくとも１つの追加回路化電源コアの対応するバ
    イアと整列させるようにこれら２つのコアを位置合わせ
    する工程と、 バイアを電気的に接合するとともに位置合わせされた誘
    電材料を接合するために十分な温度及び圧力下でコアを
    積層して複合体を形成する工程と、 を更に含む請求項１記載のカプセル化回路化電源コアの
    製造方法。
  3. 【請求項３】 電源プレーンが低誘電率誘電体であるフ
    ッ素化ポリマーで被覆されたからなる上記回路化電源コ
    アを含む請求項１記載のカプセル化回路化電源コアの製
    造方法。
  4. 【請求項４】 上記第１の誘電材料層が低誘電率誘電材
    料のある充填材を含む請求項１記載のカプセル化回路化
    電源コアの製造方法。
  5. 【請求項５】 上記第２の誘電材料層は感光性であると
    共に、予め選択された領域を開口する上記工程が、感光
    性誘電材料に予め選択されたバイア及びランドを露光し
    現像することを含む請求項１記載のカプセル化回路化電
    源コアの製造方法。
  6. 【請求項６】 第２の誘電材料層に予め選択された領域
    を開口する上記工程がバイアをレーザで孔開けすること
    を含む請求項１記載のカプセル化回路化電源コアの製造
    方法。
  7. 【請求項７】 上記接合金属がはんだを含む請求項１記
    載のカプセル化回路化電源コアの製造方法。
  8. 【請求項８】 上記はんだは、金、銅、錫、鉛、ビスマ
    ス及びその合金を含むグループから選択される請求項７
    記載のカプセル化回路化電源コアの製造方法。
  9. 【請求項９】 上記電気的に連続した層がスパッタリン
    グによってスパッタ蒸着されることを含む請求項１記載
    のカプセル化回路化電源コアの製造方法。
  10. 【請求項１０】 上記接合金属は、アライメント及びラ
    ミネーションの前の一時的接続及び試験のためのデンド
    ライト又は錐体を備える請求項１記載のカプセル化回路
    化電源コアの製造方法。
  11. 【請求項１１】 複数の回路化電源コアと、 各上記回路化電源コアを覆う誘電材料層と、上記 回路化電源コア上の予め選択された接合位置に形成
    された少なくとも１つのバイアと、 複数の上記コアの内、第１コアのバイアを第２コアの対
    応するバイアへ接続すると共に、各上記コア上を覆うそ
    れぞれの誘電材料の開口を貫通するはんだ接合金属スタ
    ッドと、 を備えた高性能プリント回路ボード。
JP3216228A 1990-10-30 1991-08-02 カプセル化回路化電源コアの製造方法及び高性能プリント回路ボード Expired - Lifetime JPH088413B2 (ja)

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