JPH0884356A - サービススイッチングポイント - Google Patents

Abstract

(57)【要約】 【課題】 データレートが高くても、サービススイッチ
ングポイントにおいて簡単にダイレクトメモリアクセス
コントローラによりデータ伝送を行うことができるよう
にする。 【解決手段】 ダイレクトメモリアクセスコントローラ
（ＤＭＡ，１８）は、アドレス（ａ０,...,ａ１９）の
第１の部分（ａ０，ａ６，ａ７,...,ａ１９）を発生す
るために設けられており、発生器（２２）が、アドレス
（ａ０,...,ａ１９）の第２の部分（ａ１,...,ａ５）を
周期的に発生するために設けられている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ダイレクトメモリ
アクセスコントローラを有するサービススイッチングポ
イントであって、前記ダイレクトメモリコントローラ
は、データメモリと入／出力装置との間のデータ伝送を
制御するためのものである形式のサービススイッチング
ポイントに関する。

【０００２】

【従来の技術】このようなサービススイッチングポイン
トは例えば、ＰＣＭ３０システムからのデジタルデータ
流を処理するために使用される。加入者装置がサービス
スイッチングポイントに、いわゆるＤＳＶ２接続ライン
を介して接続される場合、２．０４８Ｍｂｉｔ／ｓのデ
ータレートが発生する。データ流は連続するフレームに
分割され、これらのフレームはそれぞれ０から３１の連
続番号の付された３２のタイムスロットを有する。各タ
イムスロットは８ビットを含む。タイムスロット１から
１５および１７から３１は音声チャネルに相当する。タ
イムスロット０はメッセージと同期ビットを伝送する。
タイムスロット１６はシグナリングチャネルに対して各
８つのデータビットを伝送する。このシグナリングチャ
ネルはスイッチング情報（シグナリング情報）を伝送す
るために使用される。各タイムスロット１６の８つのビ
ットは２つの音声チャネルに対してスイッチング情報を
含む。１６の連続するフレームのタイムスロットは、交
換接続すべき３０の音声チャネルすべてに対してスイッ
チング情報を伝送する（ＩＫＺ５０シグナリング）。

【０００３】入または出の２．０４８Ｍｂｉｔ／ｓのデ
ータ流の交換を可能にするために、少なくとも１６の連
続するフレームのシグナリングチャネル（タイムスロッ
ト１６）のデータビットをデータメモリにバッファす
る。データメモリは所定の記憶領域を入および出の両方
のデータ流に対して有する。入データ流は入力装置によ
って受信され、そこからシグナリングチャネルのデータ
ビットがデータバスのデータメモリに伝送される。さら
にデータメモリに記憶され、出データ流を意味するシグ
ナリングデータが出力装置にデータバスで伝送される。

【０００４】ダイレクトメモリコントローラＤＭＡを、
入／出力装置とデータメモリとの間のデータ伝送の制御
するために使用することは公知である。これによりプロ
セッサがこのタスクによって過負荷にならない。プロセ
ッサは他の処理内部機能をデータ伝送の間に実行するこ
とができる。米国特許第５２５１３０３号明細書から、
ダイレクトメモリアクセスコントローラ（ＤＭＡ）を、
入／出力装置とデジタルコンピュータのデータメモリと
の間のデータ伝送制御ののために接続することが公知で
ある。この場合、ダイレクトメモリコントローラは、デ
ータメモリの各記憶領域をアドレシングするためのアド
レス（ポインタ）を発生するために使用される。このデ
ータメモリには伝送すべきデータが書き込まれ、またこ
れから読み出される。

【０００５】データ伝送を行う前に、ダイレクトメモリ
アクセスコントローラは初期化される。初期化に基づ
き、出所アドレスに対して１つのアドレスレジスタと、
ターゲットアドレスに対して１つのアドレスレジスタが
ダイレクトメモリアクセスコントローラの各チャネル毎
のスタートアドレスに付加され、一方、データ伝送の各
方向に対しては１チャネルが用意される。出所アドレス
はデータ送信端末をアドレシングし、行き先アドレスは
データ受信端末をアドレシングする。さらにダイレクト
メモリアクセスコントローラの初期化に基づいて、デー
タ通信サイクル中に伝送すべきデータバイトの数が検出
される。データバイトが伝送されるとき、ダイレクトメ
モリアクセスコントローラのカウンタは増分または減分
される。増分または減分の数（すなわちそれぞれのカウ
ント）が伝送すべきデータバイトの数（初期化時に設定
される）に相当すれば、ダイレクトメモリアクセスコン
トローラの新たな初期化が更なるデータ伝送に対して必
要となる。

【０００６】上記のように、２．０４８Ｍｂｉｔ／ｓの
データレートでのデータ流を処理するためのサービスス
イッチングポイントでは、シグナリングチャネルの連続
するタイムスロット１６がそれぞれ１２５μｓの間隔を
有する。すなわち、ダイレクトメモリアクセスコントロ
ーラの初期化は、データメモリの記憶領域の最後のメモ
リセルが書き込み／読み出しされた後の１２５μｓ内で
行わなければならない。初期化の間は、データまたはシ
グナリングビットはそれぞれ、すなわち入または出のデ
ータ流のタイムスロット１６はそれぞれバッファされ
る。ダイレクトメモリアクセスコントローラの初期化は
プロセッサにより行われる。プロセッサのメインタスク
はデータメモリに記憶されたシグナリングデータを処理
することである。データレートが高い場合、プロセッサ
はダイレクトメモリアクセスコントローラの初期化を上
記のような短い間隔で行わなければならず、他のタス
ク、例えばシグナリングデータの処理のための十分な時
間がない。

【０００７】

【発明が解決しようとする課題】本発明の課題は、デー
タレートが高くても、冒頭に述べた形式のサービススイ
ッチングポイントにおいて簡単にダイレクトメモリアク
セスコントローラによりデータ伝送を行うことができる
ように構成することである。

【０００８】

【課題を解決するための手段】上記課題は本発明によ
り、ダイレクトメモリアクセスコントローラは、アドレ
スの第１の部分を発生するために設けられており、発生
器が、アドレスの第２の部分を周期的に発生するために
設けられているように構成して解決される。

【０００９】ダイレクトメモリアクセスコントローラに
より発生されたアドレスの第１の部分は、データメモリ
内部でアドレシングすべき記憶領域の相対位置を定め
る。アドレスの第２の部分は、アドレシングすべき記憶
領域の個別のメモリセルを決定するために使用される。
この記憶領域は隣接している必要はない。アドレスの第
２の部分を発生することにより、カウンタとして動作す
る発生器はダイレクトメモリアクセスコントローラの計
数機能を置換する。発生器は周期的にアドレスの第２の
部分を発生するから、すなわち、記憶領域のすべてのア
ドレスがアドレシングされた後に自動的に初期状態に変
化するから、ダイレクトメモリアクセスコントローラの
周期的初期化は省略することができる。初期化は一度必
要なだけである。

【００１０】本発明の実施例ではスイッチング装置が設
けられており、このスイッチング装置はダイレクトメモ
リアクセスコントローラの状態に依存する。この装置は
次のために使用される。すなわち、、第１のスイッチン
グ状態の間に所定数のアドレスラインを接続するために
使用される。このアドレスラインはアドレスビットをデ
ータメモリに、すなわちプロセッサを有するコントロー
ルユニット相応する数のアドレス出力側に供給するため
に設けられている。前記装置は、第２のスイッチング状
態の間には、これらアドレスラインを相応する数の発生
器出力側に接続して、アドレスの第２の部分を発生す
る。

【００１１】スイッチング装置の第１のスイッチング状
態では、ダイレクトメモリアクセスコントローラはイン
アクティブな状態であり、プロセッサはアドレスバスを
アドレスラインによってアクセスすることができ、例え
ばコントロール機能を実行することができる。第２のス
イッチング状態では、ダイレクトメモリアクセスコント
ローラはアクティブな状態である。今度コントローラ
は、入／出力装置とデータメモリとの間でのデータ伝送
を制御するために使用される。この状態ではプロセッサ
はコントロール機能によりこのデータ伝送のためにロー
ドすることができず、アドレスバスまたはデータバスに
アクセスすることなしに例えば計算を実行する。スイッ
チング装置は編成されたスイッチとして動作し、簡単に
実現することができる。例えば、チップ上の集積回路と
して構成することができる。

【００１２】本発明の別の実施例では、アドレスビット
を発生する所定数の発生器出力側が、データメモリと入
／出力装置との間の各データ伝送の間、２つのデータ伝
送方向のうちの第１の方向で１つのアドレスラインに接
続される。データ伝送の第２の方向ではこれら発生器出
力側の少なくとも１つがアドレスラインに接続されな
い。

【００１３】このようにして、データメモリの異なる大
きさの記憶領域、すなわち有するメモリセル数の異なる
記憶領域をデータ伝送の２つの方向に対してアドレシン
グすることができる。もし例えば、データ伝送の第１の
方向において第２のデータ伝送の方向におけるよりも１
つ多くの発生器出力側が１つのアドレスラインに接続さ
れれば、第１のデータ伝送方向に対して、第２のデータ
伝送方向に対するよりも２倍のメモリセルをアドレシン
グすることができる。このことは編成スイッチとして配
置されたスイッチング装置の別個のスイッチの一方がデ
ータ伝送の方向に依存し、スイッチング装置の別個のス
イッチの他方には無関係にて駆動されるようにして、す
なわち発生器出力側の１つをデータ伝送の第１の方向で
アドレスラインに接続することによって簡単に実現する
ことができる。データ伝送の第２の方向ではこの発生器
出力側はアドレスラインには接続されない。これはスイ
ッチング装置の第３のスイッチング状態に相応する。デ
ータ伝送の各方向に対して、ダイレクトメモリアクセス
コントローラの自律的チャネルが専用に設けられてい
る。ダイレクトメモリアクセスコントローラによって発
生すべき第１のアドレス部分はこの場合、各チャネルに
対して異なる数のアドレスビットを含んでいる。このア
ドレスビットはデータ伝送の各方向に対して固定されて
いる。

【００１４】本発明はまた、ダイレクトメモリアクセス
コントローラ（ＤＭＡ）を有する回路装置に関するもの
である。このダイレクトメモリアクセスコントローラは
データメモリと他の機能ユニットとの間のデータ伝送を
制御するために使用される。この回路装置の特徴は、ダ
イレクトメモリアクセスコントローラ（ＤＭＡ）がアド
レスの第１の部分を発生するために設けられており、発
生器がアドレスの第２の部分を周期的に発生するため設
けられていることである。

【００１５】本発明はスイッチング装置に限定されるも
のではない。本発明の装置は、コントローラの初期化に
十分な時間がない場合の、ダイレクトメモリアクセスコ
ントローラを介したデータ伝送に一般的に使用すること
ができる。この場合、データ伝送はデータメモリと入／
出力装置との間でも、２つのデータメモリ間でも行うこ
とができる。

【００１６】

【実施の形態】次に本発明を図示の実施例につき図面を
用いて詳細に説明する。

【００１７】図１には、ＰＣＭ３０データ伝送回路網に
接続されるために設けられているデジタルスイッチング
装置が示されている。これは、中央制御ユニット２、ス
イッチング回路網３および周辺モジュール４を有してい
る。中央制御ユニット２は、スイッチング装置１のすべ
ての機能ユニットを制御しかつ監視するために使用され
る。周辺モジュール４はＤＳＶ２接続線を介して構内交
換機５に接続されているが、構内交換機に代わって別の
交換機を接続することもできる。データは、周辺モジュ
ール４および構内交換機５の間で２０４８Ｍｂｉｔ／ｓ
のデータレートでデータ伝送の２方向において伝送され
る。図示されていない別の周辺モジュールを介して、別
の構内交換機、加入者装置を接続することができるが、
トランク交換機をサービススイッチングポイント１に接
続することもできる。図示のサービススイッチングポイ
ント１は、この実施例においてはローカルなスイッチン
グセンターとして使用されている。

【００１８】図２には、周辺モジュール４の基本構成が
示されている。それは、入力ユニットして直列並列変換
器６を有しており、それを介して直列データ流が２０４
８Ｍｂｉｔ／ｓのデータレートにおいて受信される。デ
ータ流は、それぞれ３２のタイムスロットＴＳ０ないし
ＴＳ３１によって形成されている順次連続するフレーム
に分割されている。この種のデータ流のフレーム構成は
図３に示されている。そこには、フレームｎ、先行のフ
レームｎ−１の終わりおよび次のフレームｎ＋＋１の始
めが示されている。各フレームのタイムスロットＴＳ０
ないしＴＳ３１はそれぞれ８つのデータビット、すなわ
ち１つのデータバイトを含んでいる。各フレームにおい
て１つのタイムスロットは１つの通信チャネルに割り当
てられている。タイムスロットＴＳ１ないしＴＳ１５お
よびタイムスロット１７ないしＴＳ３１は、３０の音声
チャネルに対するデータビットを含んでいる。タイムス
ロットＴＳ０はそれぞれ、メッセージおよび同期ビット
を含んでいる。タイムスロットＴＳ１６は、デジタルス
イッチング情報ビットを伝送するシグナリングチャネル
に割り当てられている。３２のタイムスロットを有する
フレームは１２５μｓ持続するので、２つの隣接するフ
レームから、同じチャネルに属する２つのタイムスロッ
ト（例えば２つの隣接するタイムスロットＴＳ１６）は
１２５μｓ離れている。

【００１９】直列並列変換器６の出力側に、双方向のデ
ータバス７の８つのデータ線が接続されており、このバ
スは全部で１６のデータ線を有している。バスの線の数
は図２において、並列伝送されるビットの数によって表
されている（データバス７における１６ビット）。機能
ブロック８は直列並列変換器６に、制御線９を介して、
到来するデータ流の個々のデータビットとの同期のため
に２０４８ＭＨｚの周波数を有するクロック信号を供給
し、および制御線１０を介して、到来するデータ流のタ
イムスロットＴＳ１６との同期のために８ｋＨｚの周波
数（１２５μｓの逆数値）を有するクロック信号を供給
する。

【００２０】データバス７にさらに、データメモリ（Ｒ
ＡＭ）１１および制御ユニット１２が接続されている。
直列並列変換器６に接続されているデータバス７の８本
のデータ線はさらに、並列直列変換器１３に接続されて
いる。この並列直列変換器１３にはそれぞれ、２つの制
御線１４および１５を介してタイムスロットＴＳ１６、
または出て行くデータ流の個々のデータビットとの同期
のために使用される８ｋＨｚおよび２０４８ＭＨｚの周
波数を有する２つのクロック信号が供給される。並列直
列変換器１３の出力側はマルチプレクサ１６に接続され
ている。このマルチプレクサには、制御線１４を介して
８ｋＨＺのクロック信号が供給されかつそれはタイムス
ロットＴＳ１６のデータビットを、タイムスロットＴＳ
０ないしＴＳ３１によって形成され出て行くデータ流内
に挿入する。

【００２１】制御ユニット１２はこの実施例では、Inte
l 社製の８０Ｃ１８６マイクロコントローラ（micropro
cessor by Intel と称されている）である。このマイク
ロコントローラにおいて、１６ビットから成るデータ語
は、２０ビットのアドレスによってアドレス指定され
る。制御ユニット１２は、プロセッサ（ＣＰＵ）１７の
他に直接メモリアクセスコントローラ（ＤＭＡ）１８も
有している。機能ブロック８は、制御信号ＤＲＱ０およ
び制御信号ＤＲＯＱ１を制御ユニット１２に供給する。
直接メモリアクセスコントローラ１８はこれら制御信号
に応答して付勢される。制御信号ＤＲＱ０は直接メモリ
アクセスコントローラ１８の第１のチャネルを制御しか
つ制御信号ＤＲＯＱ１は直接メモリアクセスコントロー
ラ１８の第２のチャネルを制御する。両方のチャネルは
独立して動作する。

【００２２】データメモリ１１には、２０ビットのアド
レスを伝送するために設けられており、従って２０のア
ドレス線を有するアドレスバス１９によってアドレスが
供給される。アドレスビットａ０，ａ６，ａ７，…，ａ
１９（アドレスの第１の部分）を表す、制御ユニット１
２の２０のアドレス出力側のうちの１５は、アドレスバ
ス１９の１５の相応のアドレス線に接続されている。ア
ドレスバス１９の残りの５つのアドレス線は、スイッチ
ングユニット２０の５つの出力側に接続されている。こ
のスイッチングユニットは、５つの別個のスイッチから
成る組み合わせスイッチとして構成されている。この組
み合わせスイッチは、制御ユニット１２によって、以下
に説明する３つの異なったスイッチング状態において制
御される。

【００２３】スイッチングユニット２０の第１のスイッ
チング状態において、直接メモリアクセスコントローラ
１８は不作動状態でありかつプロセッサ１７はアドレス
の２０のアドレスビットａ０ないしａ１９のすべてを供
給するために使用される。５つのアドレスビットａ
１’，…，ａ５’を供給する、制御ユニット１２の５つ
のアドレス出力側２１は、スイッチングユニット２０に
よってアドレスバス１９の５つのアドレス線に接続され
る。その場合次の状態が維持される： ａ１＝ａ１’，ａ２＝ａ２’，…，ａ５＝ａ５’ スイッチングユニット２０の第２のスイッチング状態に
おいて、５つのカウンタビットａ１”，…，ａ５”を発
生するために使用される、５ビットデュアルカウンタ２
２（発生器）の５つの出力側が、スイッチング装置２０
の５つの出力側、ひいてはアドレスバス１９の相応のア
ドレス線に切り換えられる。カウンタ２２は、機能ブロ
ック８によって発生されかつ制御線１０における８ｋＨ
ｚの周波数を有しているクロック信号を介して、到来す
るデータ流のタイムスロットＴＳ１６と同期され、その
結果その都度到来するタイムスロットＴＳ１６に対し
て、８つのシグナリングビットが伝送される都度、デー
タメモリ１１において計数値がインクリメントされる
（データ伝送の第１の方向）。アドレスビットａ１，
…，ａ５（アドレスの第２の部分）は、このスイッチン
グ状態において、カウンタ２２によって発生されるビッ
トａ１”，…，ａ５”に等しい。この場合次の状態が維
持される： ａ１＝ａ１”，ａ２＝ａ２”，…，ａ５＝ａ５” このスイッチング状態において、直接メモリアクセスコ
ントローラ１８の第１のチャネルは付勢状態にありかつ
このチャネルは、直列並列変換器６（入力ユニット）か
らデータメモリ１１の第１のメモリ領域に到来する、到
来データ流のタイムスロットＴＳ１６のデータビットの
伝送を制御し、一方直接メモリアクセスコントローラ
は、図示されていない制御バスの書き込み／読み出し制
御線に供給される書き込み信号を介して、目的アドレス
がアドレスバスにおいて使用可能である（目的アドレス
はデータメモリ１１の第１のメモリ領域をアドレス指定
する）ことを指示する。この場合プロセッサ１７は、制
御ユニット１２のデータまたはアドレス出力側にデータ
またはアドレスビットを供給しない。アドレスビットａ
０，ａ６，ａ７，…，ａ１９は、作動している直接メモ
リアクセスコントローラ１８の第１のチャネルによって
発生される。これらのアドレスビットは一定である。こ
れらは、直接メモリアクセスコントローラ１８の１回だ
けの初期化の期間に定められ、すなわち第１のチャネル
の目的アドレスが初期化される。初期化の期間に、直接
メモリアクセスコントローラの第１のチャネルに対する
ソースアドレス、したがって直列並列変換器６の不変の
アドレスも定められる。

【００２４】直接メモリアクセスコントローラ１８の第
２のチャネルが付勢されている場合には、スイッチング
ユニット２０は第３のスイッチング状態に切り換えられ
かつデータビットは、データメモリ１１の第１のメモリ
領域から出て行くデータ流のタイムスロットＴＳ１６の
間、並列直列変換器１３に伝送され、一方直接メモリア
クセスコントローラは、アドレスバスにおいてソースア
ドレス（データメモリ１１の第２のメモリ領域をアドレ
ス指定する）が使用可能であることを表す読み出し信号
を図示されていない制御バスの書き込み／読み出し制御
線に供給する。ここで第２のメモリ領域は、第１のメモ
リ領域のメモリセルの数の半分のメモリセルしか有して
いない。このスイッチング状態において、カウンタ２２
の５つの出力側の４つ以上の出力側が、スイッチングユ
ニット２０を介してアドレスバス１９の相応のアドレス
線に対して実際の通信路を形成することはもはやない。
したがって、スイッチングユニット２０によって供給さ
れる最初の４つのアドレスビットに対して、次の状態が
維持される： ａ１＝ａ１”，…，ａ４＝ａ４” スイッチングユニット２０によって発生される第５のア
ドレスビットａ５は、カウンタ２２によって発生されず
に、アドレスビットａ５’を発生する制御ユニット１２
のアドレス出力側によって発生され、したがって直接メ
モリアクセスコントローラ１８の第２のチャネルによっ
て発生される。そこでは次の状態が維持される： ａ５＝ａ５’ アドレスビットａ０，ａ６，ａ７，…，ａ１９は、第２
のスイッチング状態に相応しており、すなわち直接メモ
リアクセスコントローラ１８の第２のチャネルによって
発生される。これらは、直接メモリアクセスコントロー
ラ１８の第２のチャネルが初期化されているとき、すな
わちソースアドレスが初期化されているとき、アドレス
ビットａ５と一緒に定められ、したがって一定である。
第２のチャネルが初期化されているとき、直接メモリア
クセスコントローラ１８の第２のチャネルに対する目的
アドレス、したがって並列直列変換器１３の不変のアド
レスが付加的に定められる。

【００２５】上述の、スイッチングユニット２０の３つ
のスイッチング状態に従って、スイッチング装置１の周
辺モジュール４の３つのイネーブル化された状態は次の
ように識別される。スイッチングユニット２０が第１の
スイッチング状態をとる第１のイネーブル化された状態
において、直接メモリアクセスコントローラ１８は不作
動状態である。その場合プロセッサ１７はアドレスビッ
トａ０，ａ１，…，ａ１９をアドレスバス１９に供給す
るために使用される。さらに、データはデータバス７を
介してプロセッサ１７によって伝送または受信される。
スイッチングユニット２０の第２または第３のスイッチ
ング状態に相応する、第２または第３のイネーブル化さ
れた状態において、直接メモリアクセスコントロー１８
は作動状態にある。コントローラ１８は、直列並列変換
器６から受信された循環的に生じるタイムスロットＴＳ
１６のデータビットをデータメモリ１１の第１のメモリ
領域に書き込むためか（データ伝送の第１の方向）また
はデータビットをデータメモリ１１の第２のメモリ領域
から読み出しかつこれらデータビットを、１つの出力ユ
ニットとして一緒に使用される並列直列変換器１３およ
びマルチプレクサ１６を介して、マルチプレクサ１６に
よって発生される出て行くデータ流のタイムスロットＴ
Ｓ１６に挿入する（データ伝送の第２の方向）ために使
用される。データメモリ１１への、タイムスロットＴＳ
１６のデータビットの書き込みは、直接メモリアクセス
コントローラ１８の第１のチャネルによって制御され
る。出て行くタイムスロットＴＳ１６に対する第２のメ
モリ領域からのデータの読み出しは、直接メモリアクセ
スコントローラ１８の第２のチャネルによって制御され
る。したがって、直接メモリアクセスコントローラ１８
は、直列並列変換器６からのデータ伝送、データメモリ
１１に対する入力ユニットしての動作、およびデータメ
モリ１１からデータの、この実施例では並列直列変換器
１３およびマルチプレクサ１６によって形成されている
出力ユニットへの伝送のために使用される。

【００２６】並列直列変換器１３は、データバス７の８
つのデータ線によって並列直列変換器１３に並列に供給
されかつデータメモリ１１の第２のメモリ領域から読み
出されたデータビットから、直列データビットを形成
し、これらはマルチプレクサ１６によって出て行くデー
タ流のタイムスロットＴＳ１６に挿入される。残りのタ
イムスロットＴＳ０ないしＴＳ１５およびＴＳ１７ない
しＴＳ２１のデータビットは、スイッチング回路網３の
マルチプレクサ１６に供給される。

【００２７】図４のＡおよびＢには、データメモリ１１
の第１および第２のメモリ領域が示されている。アドレ
ス指定可能なメモリセルは、１６ビットから成るデータ
語を記憶することができる。タイムスロットＴＳ１６は
図示の実施例では８ビットしか含んでいないので、メモ
リセルの半分のロケーションしか書き込まれない。残り
の８つのロケーションは空き状態に留まるが、検査目的
または場合によっては別の２０４８Ｍｂｉｔ／ｓのデー
タ流のために使用することが可能である。データメモリ
１１の第１および第２のメモリ領域のメモリセルのロケ
ーションの半分の数しか使用されないという事実は、図
２において読み取ることができ、すなわち一方におい
て、直列並列変換器６の出力側、および他方において並
列直列変換器１３の入力側は、データバス７の８本のデ
ータ線にしか接続されていない。

【００２８】図４のＡに示されているようにデータメモ
リ１１の第１のメモリ領域は、アドレスａ０，ａ１，
…，ａ３１によってアドレス指定される３２のメモリセ
ルを含んでいる。２０ビットのアドレスａ０ないしａ３
１は、直接メモリアクセスコントローラの第１のチャネ
ルがアクセスされたとき、またはタイムスロットＴＳ１
６のシグナリングビットが直列並列変換器６からデータ
メモリ１１に伝送されたとき、次のようにして発生され
る：固定のアドレスビットａ０，ａサービス６，ａ７，
…，ａ１９（アドレスの第１部分）が直接メモリアクセ
スコントローラ１８によって発生されかつデータメモリ
１１における第１のメモリ領域の相対位置を定める。ア
ドレスビットａ１ないしａ５（アドレスの第２の部分）
は、カウンタの出力側において使用可能であるカウンタ
ビットａ１”ないしａ５”である。アドレスａ０に対し
て、カウンタ出力ビットａ”ないしａ５”はすべて零で
ある。そのクロック信号が制御線１０において使用可能
でありかつカウンタ制御入力側に供給される、機能ブロ
ック８によって発生される８ｋＨｚのクロック信号のパ
ルスに対して、カウンタ２２はその計数値をインクリメ
ントし、その結果カウンタ出力ビットａ１”ないしａ
５”はすべて、アドレスＡ３１における１に等しい。次
のクロックパルスにおいて、カウンタ出力ビットａ１”
ないしａ５”は自動的に０にリセットされるので、アド
レスバスにおいて再びアドレスａ０が使用可能である。
カウンタ２２は、到来するデータ流のタイムスロットＴ
Ｓ１６と８ｋＨｚのクロック信号を介して同期されてい
る。カウンタ２２は周期的に、アドレスビットａ１ない
しａ５を発生しかつ直接メモリアクセスコントローラ１
８の第１のチャネルの計数機能を引き受け、その場合直
接アクセスコントローラは、処理すべきデータ流の始め
の前にのみ初期化されているべきである。それから第１
のチャネルの通信周期の期間に伝送すべきデータバイト
の数が“１”にセットされる。アドレスａ３１からａ０
への復帰りは、この場合、大抵は１２５μｓ内に、すな
わち順次連続するタイムスロットＴＳ１６間に存在する
持続時間内に行うべきである。この非常に短い持続時間
内の直接アクセスメモリコントローラの再初期化を介す
る復帰によって、再初期化を行うことができるプロセッ
サ１７は、このような１２５μｓの期間にその本来のタ
スク（殊にシグナリングデータの処理）を実施するため
に十分な時間を有していない。

【００２９】第１のメモリ領域は、３２の順次連続する
タイムスロットＴＳ１６のデータビットを記憶するため
に設けられており、その結果、データはアドレスＡ０な
いしＡ１５を有するメモリセルに記憶されるようになっ
ている間は、アドレスＡ１６ないしＡ３１を有するメモ
リセルのデータビットは別の処理のために使用可能であ
る。データがアドレスＡ１６ないしＡ３１におけるメモ
リセルに記憶されている間は、アドレスＡ０ないしＡ１
５を有するメモリセルのデータビットは別の処理のため
に使用可能である。

【００３０】出て行くデータ流のタイムスロットＴＳ１
６の間にそこからデータビットを読み出す、図４のＢに
示されている第２のメモリ領域において、１６のメモリ
セルを有していれば十分である。とうのは、これらデー
タビットは、別の処理なしに、出て行くデータ流に直接
挿入されるからである。１６のメモリセルをアドレス指
定するために、カウンタビットａ５”（最上位のカウン
タビット）はカウンタ２２によって発生されないが、ま
さに残りのアドレスビットａ０，ａ６，ａ７，…，ａ１
９のように、直接メモリアクセスコントローラ１８によ
って一定の値にセットされる（第２のチャネル）。

【００３１】図４のＡおよびＢからのメモリセルａ０な
いしａ３１またはａ０ないしａ１５は偶数個のアドレス
によってのみアドレス指定される。その理由は、１つの
メモリセルはすべて２つのバイト、すなわち１６のビッ
トから成っているからである。このために、最下位ビッ
トａ０は、直接メモリアクセスコントローラ１８が２つ
のチャネルの１つをアクセスする場合にカウンタ２２に
よって発生されず、直接メモリアクセスコントローラ１
８によって固定的に零にセットされる。

【図面の簡単な説明】

【図１】スイッチング装置の概略を示す基本ブロック図
である。

【図２】図１のスイッチング装置の周辺モジュールのブ
ロック回路図である。

【図３】処理すべきデータ流のフレーム構成を示す図で
ある。

【図４】到来するまたは出て行くデータ流のシグナリン
グデータに対する２つのメモリ領域を説明する図であ
る。

【符号の説明】

１ スイッチング装置、 ４ 周辺モジュール、 １１
データメモリ、 １２ 制御ユニット、 １７ プロ
セッサ、 １８ 直接メモリアクセスコントローラ、
２２ 発生器ないしカウンタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ダイレクトメモリアクセスコントローラ
   （ＤＭＡ，１８）を有するサービススイッチングポイン
   トであって、 前記ダイレクトメモリコントローラは、データメモリ
   （１１）と入／出力装置（６、１３、１６）との間のデ
   ータ伝送を制御するためのものである形式のサービスス
   イッチングポイントにおいて、 前記ダイレクトメモリアクセスコントローラ（ＤＭＡ，
   １８）は、アドレス(ａ０,...,ａ１９）の第１の部分
   （ａ０，ａ６，ａ７,...,ａ１９）を発生するために設
   けられており、 発生器（２２）が、アドレス（ａ０,...,ａ１９）の第
   ２の部分（ａ１,...,ａ５）を周期的に発生するために
   設けられていることを特徴とするサービススイッチング
   ポイント。
2. 【請求項２】 ダイレクトメモリアクセスコントローラ
   （ＤＭＡ，１８）の状態に依存して動作するスイッチン
   グ装置（２０）が設けられており、 該スイッチング装置は、第１のスイッチング状態の間
   に、所定数のアドレスラインをコントロールユニット
   （１２）の相応する数のアドレス出力側（ａ１’,...,
   ａ５’）に接続し、 第２のスイッチング状態の間に、アドレスの第２の部分
   （ａ１,...,ａ５）を発生するために前記アドレスライ
   ンを発生器の相応する数の出力側（ａ１”,...,ａ
   ５”）に接続するように構成されており、 前記アドレスラインはアドレスビットをデータメモリに
   供給するために使用される請求項１記載のサービススイ
   ッチングポイント。
3. 【請求項３】 所定数の発生器出力側（ａ１”,...,ａ
   ５”）がアドレスビットを発生し、 かつ前記発生器出力側は、データメモリ（１１）と入／
   出力装置（６、１３、１６）との間の各データ伝送の
   間、データ伝送の２つの方向のうちの第１の方向におい
   ては１つのアドレスラインと接続され、 データ伝送の第２の方向においては、発生器出力側の少
   なくとも１つ（ａ５”）がアドレスラインに接続されな
   い請求項１または２記載のサービススイッチングポイン
   ト。
4. 【請求項４】 データメモリ（１１）と他の機能ユニッ
   ト（６、１３）との間のデータ伝送を制御するために使
   用されるダイレクトメモリアクセスコントローラ（ＤＭ
   Ａ，１８）を有する回路装置において、 前記ダイレクトメモリアクセスコントローラ（ＤＭＡ，
   １８）は、アドレス(ａ０,...,ａ１９）の第１の部分
   （ａ０，ａ６，ａ７,...,ａ１９）を発生するために設
   けられており、 発生器（２２）が、アドレス（ａ０,...,ａ１９）の第
   ２の部分（ａ１,...,ａ５）を周期的に発生するために
   設けられていることを特徴とする回路装置。