JPH11167480A - バッファメモリ装置 - Google Patents

バッファメモリ装置

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JPH11167480A
JPH11167480A JP10205418A JP20541898A JPH11167480A JP H11167480 A JPH11167480 A JP H11167480A JP 10205418 A JP10205418 A JP 10205418A JP 20541898 A JP20541898 A JP 20541898A JP H11167480 A JPH11167480 A JP H11167480A
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memory
data
address
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buffer memory
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JP10205418A
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Martin Huch
フーフ マルチン
Jens Barrenscheen
バレンシェーン イエンス
Gunther Fenzl
フェンツル グンター
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Original Assignee
Siemens Corp
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/16—Multiplexed systems, i.e. using two or more similar devices which are alternately accessed for enqueue and dequeue operations, e.g. ping-pong buffers
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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    • G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory

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Abstract

(57)【要約】 【課題】 フレキシブルで高能力のバッファメモリ・ア
ーキテクチュアを有するバッファメモリ装置を提供す
る。 【解決手段】 メモリＲＡＭがメモリＲＡＭの正確に半
分の大きさのアドレス空間に写像可能であり、メモリＲ
ＡＭの第１の半部が第１のメモリページＰ０を、メモリ
ＲＡＭの第２の半部が第２のメモリページＰ１を定め、
アドレス空間の各アドレスにメモリページＰ０、Ｐ１の
各々の上のメモリ場所ＳＰＰが正確に対応付けられてお
り、メモリ管理ユニットＭＭＵが、それぞれ同一のアド
レスを有する２つのメモリ場所ＳＰＰを第１のメモリペ
ージＰ０のアドレス空間および第２のメモリページＰ１
のアドレス空間に対応付ける有意ビットを発生する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はバッファメモリ装置
であって、データ送信器とデータ受信器との間の通信の
ために配置されこれらと信号線を介して接続されてお
り、データ緩衝のために少なくともメモリを含んでお
り、またアドレス‐／データバスを介してメモリの読出
しおよび書込みを制御するメモリ管理装置を有するバッ
ファメモリ装置に関する。
【０００２】
【従来の技術】このようなバッファメモリは先入れ‐先
出しメモリ（ＦＩＦＯ）としても知られている。このよ
うなＦＩＦＯの実現はたとえばティーツェ（Tietze）／
シェンク（Schenk）著「半導体回路技術（Halbleiter‐
Schalttechnik)」第９版、１９９０年、第２８５〜２８
８頁に記載されている。
【０００３】ＦＩＦＯはシフトレジスタの特別な形態で
ある。共通の特徴はここで、データが入力端に入力され
た順序と同一の順序で現れること、すなわち最初に読入
れられた（先入れ）ワードが再び最初に読出される（先
出し）ことである。しかし、シフトレジスタと相違して
ＦＩＦＯではこの過程が完全に非同期で、すなわち読出
しタイミングが読入れタイミングから脱結合されて、行
われ得る。
【０００４】最近のＦＩＦＯではデータはもはやシフト
されずに、２つのポインタ、いわゆる書込みポインタお
よび読出しポインタを介して、入力または出力アドレス
がメモリモジュールのなかに知らされる。書込みポイン
タはその際に最初の空いているアドレスを示し、他方に
おいて読出しポインタは最後の塞がっているアドレスを
示す。これらのポインタはその際に通常簡単なカウンタ
により実現されている。メモリモジュールは典型的にラ
ンダム・アクセス・メモリ（ＲＡＭ）である。
【０００５】別の冒頭に述べたようなＦＩＦＯはドイツ
特許出願公開第44 33 692 A1号明細書、特にその図１に
記載されている。本発明の図１はこのようなＦＩＦＯを
示し、そこにはたとえばランダム・アクセス・メモリ
（ＲＡＭ）のなかに配置されていてよいメモリ範囲の一
部分が示されている。アドレス指定されるメモリ範囲は
ここではアドレス２２、２３、…３１を含んでいる。図
１ａにはデータワードＤ１〜Ｄ４がアドレス２４、２
５、２６および２７を有するメモリ場所のなかに書込ま
れている。読出しポインタＲＰはアドレス２４を有する
メモリ場所を指し示し、また書込みポインタＷＰはアド
レス２８を有するメモリ場所を指し示す。
【０００６】いま２つの別のデータワード（Ｄ５および
Ｄ６）が待ち行列のなかに書込まれるべきであれば、デ
ータワードＤ５はアドレス２８を有するメモリ場所のな
かに書込まれ、データワードＤ６はアドレス２９を有す
るメモリ場所のなかに書込まれる（図１ｂ）。書込みポ
インタＷＰは書込まれたワードの数だけ高められる。い
まデータがメモリ場所から読出されるべきであれば、読
出しポインタＲＰを介してアドレス２４を有するメモリ
場所が参照され、データワードＤ１が読出される。
【０００７】読出し過程の後に（図１ｃ）、読出しポイ
ンタＲＰはアドレス２５を有するメモリ場所を指し示
し、書込みポインタＷＰは書込み過程後アドレス３０を
有するメモリ場所を指し示す。書込み及び読出し過程の
後に待ち行列の新しいデータ内容はデータワードＤ２〜
Ｄ６から成っている。データワードは連続するメモリ場
所のなかに一時記憶されている。
【０００８】バッファメモリのこのようなメモリ処理の
欠点は、バッファメモリのなかのまさに書込まれたメモ
リ場所が、バッファメモリの時間的にこのメモリ場所の
前に書込まれたメモリ場所が読出された後に初めて読出
され得ることである。このことは、バッファメモリのな
かで常にいくつかの少数のメモリ場所のデータ内容のみ
が変化し、その他のメモリ場所のデータ内容はほとんど
不変にとどまるときに特に不利である。従って、このよ
うなバッファメモリ・アーキテクチュアは非常にアンフ
レキシブルであり、また読出しに非常に時間がかかる。
【０００９】しばしば下記の問題も生ずる。即ちデータ
送信器、たとえばバス、が不活性である。バスが能動化
されると、非常に短い時間のうちに非常に大きいデータ
パケットが一度にバッファメモリのなかに書込まれなけ
ればならない。しかしデータ受信器、たとえば中央計算
ユニット、はしばしばデータ送信器よりもはるかに高い
クロック周波数を有し、こうしてデータ送信器よりもは
るかに速くデータをバッファメモリから読出し、データ
送信器に書込み得る。それによりバッファメモリの能力
がバッファメモリの大きさと、データパケットがデータ
受信器から読出される速さと等しい速さでデータパケッ
トをバッファメモリのなかに書込むデータ送信器の能力
とにより制限される。
【００１０】しかし、従来の技術によるＦＩＦＯバッフ
ァメモリ・アーキテクチュアによっては、常に、バッフ
ァメモリが再びデータ送信器から書込まれ得る前に、バ
ッファメモリの大きさに最大相当するデータパケットし
かデータ送信器から読出され得ない。この処理手順は非
常に遅く、さらに全システムの能力を劇的に制限する。
【００１１】従って、バッファメモリの能力を大きくす
るためには、転送すべきデータ量を完全に受入れ得る非
常に大きいメモリモジュール（ＲＡＭ）をバッファメモ
リとして準備する必要がある。しかし、このことは特に
マイクロプロセッサではコスト的に非常に問題となる。
【００１２】データ送信器から直接に相前後して送られ
るデータパケットでは、しばしばいくつかの少数のデー
タのみが変化し、その他のデータは不変にとどまる。こ
れはたとえばデータマスク、データフォーミュラまたは
類似物の場合である。しかし、冒頭に記載されている種
類のバッファメモリでは、常に全データ量がメモリのな
かに書込まれ、続いて完全に再び読出される。このこと
は非常に仰々しく、さらに非常に時間がかかる。
【００１３】さらに、既存のＦＩＦＯメモリ・アーキテ
クチュアによっては、同時にデータをメモリのなかに書
込み、またメモリから読出すことは不可能である。
【００１４】
【発明が解決しようとする課題】本発明の課題は、フレ
キシブルで高能力のバッファメモリ・アーキテクチュア
を提供することである。
【００１５】
【課題を解決するための手段】この課題は、本発明によ
れば、冒頭に記載されている種類のバッファメモリ装置
において、 −メモリがメモリの正確に半分の大きさのアドレス空間
に写像可能であり、メモリの第１の半部が第１のメモリ
ページを、メモリの第２の半部が第２のメモリページを
定め、またその際にアドレス空間のなかの各アドレスに
メモリページの各々の上のメモリ場所が正確に対応付け
られており、また −メモリ管理ユニットが、それぞれ同一のアドレスを有
する２つのメモリ場所を第１のメモリページのアドレス
空間および第２のメモリページのアドレス空間に対応付
ける有意ビットを発生する ことを特徴とするバッファメモリ装置により解決され
る。
【００１６】本発明によるバッファメモリ装置によれ
ば、特徴として簡単なＲＡＭとして構成されている標準
メモリにより、データの書込みおよび読出し過程の従来
の技術にくらべてはるかに高性能の処理手順を達成する
ことが可能である。従来の技術にくらべて、そのため
に、到来する最大のデータ量が必要とするであろうメモ
リよりもはるかに小さいメモリしか必要としないという
利点が得られる。
【００１７】しかしデータ送信器およびデータ受信器は
必ずしも中央計算ユニットとして、またＵＳＢバスとし
て構成されていなくてよい。中央計算ユニットおよびＵ
ＳＢバスはその際に交互にデータ送信器としてもデータ
受信器としても機能し得る。
【００１８】さらに本発明によるバッファメモリ装置
は、同時にデータ送信器によりデータがメモリのなかに
書込まれ、データ受信器によりデータがメモリから読出
され得ることを可能にする。この仕方でバッファメモリ
・アーキテクチュアのフレキシビリティも高められる。
【００１９】さらに、目的に則して、たとえば複数のメ
モリ場所を含んでいてよい個々のエンドポイントを、そ
の他のエンドポイントのデータ内容が変化することな
く、書込みまたは読出すことが可能である。その他のエ
ンドポイントのデータ内容はその場合に、有利な仕方
で、読出されなくてもよい。この仕方で、データ転送の
チャネル化および構造化が可能である。さらに、この仕
方で、送るべきデータが非常に速く伝送され得る。
【００２０】本発明は、データがデータマスク、フォー
ミュラまたは常に少数のデータしか変化しない類似のも
のの形態で伝送されるべきときに特に有利である。これ
らのそれぞれ変化するデータはその場合に非常に速く転
送され得る。
【００２１】個々のエンドポイントはいわゆるシングル
・バッファ・モードでもデュアル・バッファ・モードで
も作動し得る。非常に有利な応用ではエンドポイントの
一部分はシングル・バッファ・モードで作動し、エンド
ポイントの他の部分はデュアル・バッファ・モードで作
動し得る。
【００２２】本発明はいわゆるＵＳＢモジュールで特に
有利である。バスはその場合にＵＳＢバスである。しか
しバスは別のプロセッサ、コプロセッサまたは少なくと
も１つの周辺装置をもバッファメモリ装置に接続し得
る。
【００２３】バッファメモリ装置の別の望ましい応用
は、マイクロプロセッサ、マイクロコンピュータまたは
通信網における応用にある。
【００２４】
【発明の実施の形態】以下、本発明を図面に示されてい
る実施例により一層詳細に説明する。
【００２５】図２は本発明によるバッファメモリ装置の
アーキテクチュアを概略ブロック回路図で示す。ここで
はＢＭによりバッファメモリ装置自体が示されている。
バッファメモリ装置ＢＭはメモリＲＡＭを有する。この
メモリＲＡＭはここでは簡単なランダム‐アクセス‐メ
モリ（ＲＡＭ）として構成されている。しかし、たとえ
ばＤＲＡＭ、ＳＲＡＭ、ＦＲＡＭなどのような任意の他
の書込み可能なメモリを使用することも考えられる。メ
モリＲＡＭはＲＡＭモジュールとしてディスクリートな
形態で存在してもよいし、たとえばシリコンチップ中に
バッファメモリと一緒にモノリシックに集積されていて
もよい。
【００２６】メモリＲＡＭはこの例では単一のアドレス
‐／データバスＡＤＢによりメモリ管理ユニットＭＭＵ
と接続されている。アドレス‐／データバスＡＤＢは多
数のアドレス線およびデータ線を有する。
【００２７】メモリ管理ユニットＭＭＵはレジスタ装置
ＳＦＲを含んでいる。レジスタ装置ＳＦＲは典型的にア
ドレスレジスタおよび長さレジスタを含んでいる。アド
レスレジスタのなかにはメモリ場所のアドレスが格納さ
れており、一方において長さレジスタには格納されたデ
ータの長さまたはパケットの大きさが記憶されている。
【００２８】メモリＲＡＭおよびメモリ管理ユニットＭ
ＭＵは中央計算ユニットＣＰＵとバスＵＳＢとの間に配
置されている。中央計算ユニットＣＰＵはたとえばプロ
セッサまたはマイクロプロセッサであってよい。バスＵ
ＳＢはこの例では汎用直列バス（ＵＳＢ）である。しか
しバスとして任意の他の直列または並列に作動するバス
も使用され得る。バスＵＳＢが別の中央計算ユニット、
コプロセッサまたは少なくとも周辺ユニットへのインタ
フェースを形成することも考えられる。
【００２９】メモリ管理ユニットＭＭＵはこの例ではい
わゆる周辺データバス（ＰＤバス／ＰＤＢ）により中央
計算ユニットＣＰＵと接続されている。このＰＤバスＰ
ＤＢはなかんずくメモリ管理ユニットＭＭＵのレジスタ
装置ＳＦＲをも駆動する。別のバス、いわゆる外部デー
タバス（ＸＤＢ）、を介して周辺ユニットはメモリ管理
ユニットＭＭＵに接続可能である。
【００３０】メモリ管理ユニットＭＭＵはさらに多数の
信号線を介してバスＵＳＢと接続されている。これらの
信号線はアドレス線、データ線および制御線から成って
いる。データ線およびアドレス線上のデータは多重化さ
れた形態または多重化されない形態で存在し得る。
【００３１】図３は本発明によるバッファメモリ装置の
詳細なブロック回路図を示す。等しい要素または機能的
に等しい要素には図２と等しい符号が付されている。
【００３２】図３中のバッファメモリ装置ＢＭはメモリ
管理ユニットＭＭＵ、メモリＲＡＭ、同期化装置ＵＩＦ
ならびにクロック発生装置ＣＫＧを含んでいる。バッフ
ァメモリ装置ＢＭは一方ではバスＵＳＢと、また他方で
はＰＤバスＰＤＢを介して中央計算ユニットＣＰＵと接
続されている。さらに位相制御回路ＰＬＬを介して発振
器装置ＯＳＣがバッファメモリ装置ＢＭのクロック発生
装置ＣＫＧに接続可能である。
【００３３】メモリ管理ユニットＭＭＵはいわゆるデュ
アル・ポート・マネージャＤＰＭ、スワップ装置ＳＷＵ
ならびにレジスタ装置ＳＦＲを含んでいる。さらにメモ
リ管理ユニットＭＭＵはアドレス発生のための手段を含
んでいる。これらの手段はこの例では第１のアドレス発
生器ＵＡＧおよび第２のアドレス発生器ＣＡＧから成っ
ている。アドレス発生器ＵＡＧ、ＣＡＧは最も簡単な構
成ではカウンタおよびポインタから成っている。この例
では第１のアドレス発生器ＵＡＧは第１の書込み／読出
しポインタＲＷＰ０を、また第２のアドレス発生器ＣＡ
Ｇは第２の書込み／読出しポインタＲＷＰ１を駆動す
る。
【００３４】メモリＲＡＭはデュアル・ポート・マネー
ジャＤＰＭからアドレス‐／データバスＡＤＢを介して
駆動される。デュアル・ポート・マネージャＤＰＭは、
両サイドのどちらからメモリＲＡＭのアドレスが読出さ
れ得るかを決定する。
【００３５】バスＵＳＢおよび中央計算ユニットＣＰＵ
は典型的に相異なるクロック周波数および相異なる位相
位置を有する。この場合、ＣＰＵクロックおよびＵＳＢ
クロックを互いに同期化する必要がある。従って典型的
にバスＵＳＢとメモリ管理ユニットＭＭＵとの間に同期
化装置ＵＩＦが接続されている。同期化装置ＵＩＦはＵ
ＳＢバスから入結合されるクロック信号を中央計算ユニ
ットＣＰＵのクロック信号に相当するメモリ管理ユニッ
トＭＭＵのクロック信号と同期化する。ＵＳＢクロック
およびＣＰＵクロックを同期化するためにはは典型的に
公知の仕方でいわゆるハンド・シェーク・プロトコルが
使用される。
【００３６】もちろん、同期化装置ＵＩＦをメモリ管理
ユニットＭＭＵと中央計算ユニットＣＰＵとの間に配置
することも可能である。しかし又、ＵＳＢクロックおよ
びＣＰＵクロックのクロック周波数および位相位置が等
しい場合も考えられる。この場合には同期化はもちろん
必要でない。
【００３７】図３に示されているように、メモリＲＡＭ
は第１のメモリページＰ０および第２のメモリページＰ
１に分割されている。さらに、第１または第２のメモリ
ページＰ０、Ｐ１への対応付けを行う有意ビット、いわ
ゆるＭＳＢビット（最有意ビット）、が設けられてい
る。ＭＳＢビットがたとえばＭＳＢ＝０であれば、相応
のメモリページＰ０が中央計算ユニットＣＰＵと接続さ
れている。ＭＳＢ＝１の場合には、相応のメモリページ
Ｐ１がバスＵＳＢと接続されている。
【００３８】本発明では第１のメモリページＰ０も第２
のメモリページＰ１もそれぞれ固有の書込み‐／読出し
ポインタＲＷＰ０、ＲＷＰ１を有する固有のアドレス発
生器ＵＡＧ、ＣＡＧを有する。このような書込み‐／読
出しポインタＲＷＰ０、ＲＷＰ１を介して、データをメ
モリＲＡＭから読出すこともデータをメモリＲＡＭのな
かに書込むことも可能である。
【００３９】さらに各メモリページＰ０、Ｐ１は、図３
中に示されているように、等しい数のメモリ場所ＳＰＰ
を有する。その際にメモリＲＡＭには、ＭＳＢビットに
よってのみ互いに区別される同一のアドレスを有するそ
れぞれまさに２つのメモリ場所ＳＰＰがある。メモリＲ
ＡＭの相異なるメモリ場所ＳＰＰの全数は典型的にアド
レス‐／データバスＡＤＢのアドレス線の数に関係す
る。８つのアドレス線の場合、すなわち８ビットのアド
レスバスの場合、にはこうしてメモリは最大２５６のメ
モリ場所ＳＰＰを有する。アドレス‐／データバスＡＤ
Ｂのデータ線の全数は各メモリ場所ＳＰＰに格納可能な
データ量を決定する。たとえば各メモリ場所ＳＰＰは８
つのデータ線の使用のもとに３２バイトのデータ量を有
する。
【００４０】本発明によればメモリＲＡＭは複数のエン
ドポイントＥＰに分けられている。各エンドポイントＥ
Ｐはその際に複数のメモリ場所ＳＰＰを含んでいてよ
い。しかし、エンドポイントＥＰが単一のメモリ場所Ｓ
ＰＰにより占められていることも可能であり、さらには
メモリ場所ＳＰＰにより占められていないことも可能で
ある。
【００４１】これらのエンドポイントＥＰのさまざまな
作動モードは以下に図４ないし６により一層詳細に説明
される。
【００４２】エンドポイントＥＰからのデータの書込み
または読出しのためには基本的に２種類のモードがあ
る。いわゆるシングル・バッファ・モードおよびデュア
ル・バッファ・モードである。その際に、メモリＲＡＭ
のエンドポイントをシングル・バッファ・モードのみ
で、またはデュアル・バッファ・モードのみで作動させ
ることが可能である。さらに、メモリＲＡＭのエンドポ
イントＥＰの一部分をデュアル・バッファ・モードで作
動させ、同時にその他のエンドポイントＥＰをシングル
・バッファ・モードで作動させることも可能である。
【００４３】以下に先ず、デュアル・バッファ・モード
またはシングル・バッファ・モードで作動させられるこ
のようなバッファメモリの構成が図４ないし図６中の例
により一層詳細に説明される。等しい要素または機能的
に等しい要素には前出の図面に相応して等しい符号が付
されている。
【００４４】図４は、専らデュアル‐バッファ‐モード
で作動させられるメモリＲＡＭを示す。図面を見やすく
するため、ここでは書込み‐／読出しポインタＲＷＰ
０、ＲＷＰ１の図示は省略された。
【００４５】図４中の４ビットメモリＲＡＭはアドレス
０ないし７により識別されている１６のメモリ場所ＳＰ
Ｐまたは８つのメモリ場所対を有する。アドレス２およ
びＭＳＢ＝１を有するメモリ場所ＳＰＰがここに代表例
としてハッチングを施して示されている。アドレス２お
よびＭＳＢ＝０を有する対応のメモリ場所ＳＰＰと一緒
にこれらのメモリ場所ＳＰＰがメモリ場所対を形成す
る。メモリ場所対の各々はこうして、ＭＳＢビットによ
ってのみ相違する同一のアドレスのそれぞれ２つのメモ
リ場所ＳＰＰから成っている。
【００４６】メモリＲＡＭはさらに３つのエンドポイン
トＥＰ１〜ＥＰ３を有する。エンドポイントＥＰ１は図
４中でアドレス０の単一のメモリ場所対から成ってい
る。エンドポイントＥＰ２はここではアドレス１〜５を
有する５つのメモリ場所対から成っており、その際に１
はベースアドレスであり、また５はエンドアドレスを示
す。エンドポイントＥＰ３はここではアドレス６および
７を有する２つのメモリ場所対により形成される。ここ
で６はベースアドレス、また７はエンドアドレスであ
る。さらに図４には第１のメモリページＰ０に対する第
１の書込み‐／読出しポインタＲＷＰ０および第２のメ
モリページＰ１に対する第２の書込み‐／読出しポイン
タＲＷＰ１が記入されている。デュアル・バッファ・モ
ードではこうしてエンドポイントＥＰが同時に第１のメ
モリページＰ０および第２のメモリページＰ１のメモリ
場所ＳＰＰを占める。
【００４７】図５は、専らシングル・バッファ・モード
で作動させられるメモリＲＡＭを示す。図５中のメモリ
ＲＡＭは、図４におけるように、全体で８つのメモリ場
所対を有する４ビットメモリを有する。各々のメモリ場
所対に、ＭＳＢビットによってのみ相違する２つのメモ
リ場所ＳＰＰが対応付けられている。図５のシングル・
バッファ・モード・メモリは７つのエンドポイントＥＰ
１〜ＥＰ７を有する。これらのエンドポイントＥＰ１〜
ＥＰ７の各々は両メモリページＰ０、Ｐ１の１つのメモ
リ場所ＳＰＰのみを含んでいる。このことは、エンドポ
イントＥＰ１〜ＥＰ７の各々がＭＳＢ＝０またはＭＳＢ
＝１により特徴付けられていることを意味する。その際
に相異なるエンドポイントＥＰ１〜ＥＰ７は互いに完全
に無関係に作動させられ得る、すなわち書込みおよび読
出しをされ得る。
【００４８】この例ではエンドポイントＥＰ１、ＥＰ２
は、アドレス０および１を有し、またＭＳＢビットによ
ってのみ相違するそれぞれ２つのメモリ場所ＳＰＰを含
んでいる。エンドポイントＥＰ１、ＥＰ２はベースアド
レス０およびエンドアドレス１を有する。エンドポイン
トＥＰ６、ＥＰ７はベースアドレス５およびエンドアド
レス７を有するアドレス５〜７を有するそれぞれ３つの
メモリ場所ＳＰＰを含んでいる。エンドポイントＥＰ
６、ＥＰ７は同じくＭＳＢビットによって相違する。図
５中に示されているように、一方のメモリページＰ０の
エンドポイントＥＰ３が他方のメモリページＰ１の２つ
またはそれ以上のエンドポイントＥＰ４、ＥＰ５のなか
に対応を見出すことも可能である。この例ではエンドポ
イントＥＰ３は第１のメモリページＰ０のアドレス２〜
４を含んでおり、第２のメモリページＰ１の相応のアド
レス２〜４はアドレス２を有するエンドポイントＥＰ４
およびアドレス３〜４を有するエンドポイントＥＰ５に
より形成される。
【００４９】本発明によるバッファメモリ装置ＢＭはさ
らに、メモリＲＡＭのエンドポイントＥＰの部分がデュ
アル・バッファ・モードで、またエンドポイントＥＰの
他の部分が同時にシングル・バッファ・モードで作動さ
せられることを可能にする。この作動モードは図６に示
されている。
【００５０】エンドポイントＥＰ１およびＥＰ２はアド
レス０および１を有する。第１のメモリページＰ０のア
ドレス２ないし５を有するエンドポイントＥＰ３はその
対応を、第２のメモリページＰ１のアドレス２〜３また
は４ないし５を有する両エンドポイントＥＰ４およびＥ
Ｐ５のなかに見出す。これらのエンドポイントＥＰ１〜
ＥＰ５は専らシングル・バッファ・モードで作動させら
れる。それに対して、アドレス６および７のメモリ場所
対を有するエンドポイントＥＰ６は専らデュアル・バッ
ファ・モードで作動させられる。
【００５１】以下、シングル・バッファ・モードで作動
させられるメモリＲＡＭおよびデュアル・バッファ・モ
ードで作動させられるメモリＲＡＭの詳細な作動の仕方
が一層詳細に説明される。
【００５２】デュアル・バッファ・モードではエンドポ
イントＥＰがデータ送信器およびデータ受信器により同
時に書込みおよび読出しをされ得る。続いて、このエン
ドポイントＥＰが、スワップ装置ＳＷＵのＭＳＢビット
により制御されて、切換えられる。エンドポイントＥＰ
のそれぞれ他方のページが次いで中央計算ユニットＣＰ
ＵおよびバスＵＳＢにより再び書込みまたは読出しをさ
れ得る。その際に切換は完全に自動的に行われる。
【００５３】いわゆるシングル・バッファ・モードでは
最初にエンドポイントＥＰがデータ送信器により書込ま
れ得る。このことは、このエンドポイントＥＰに相応す
るそれぞれ他方のメモリページＰ０、Ｐ１のエンドポイ
ントＥＰまたはメモリ場所ＳＰＰがあらゆる場合に空に
とどまることを意味する。これらは例えば他のエンドポ
イントＥＰについても使用することができる。こうして
シングル・バッファ・モードでは第１のメモリページＰ
０と第２のメモリページＰ１との間の区別はされない。
スワップ装置ＳＷＵによる切換の後に、まさに書込まれ
たエンドポイントＥＰが再び読出され得る。切換メカニ
ズムはデュアル・バッファ・モードの場合と同様に完全
に自動的に行われる。
【００５４】シングル・バッファ・モードで、またデュ
アル・バッファ・モードで、中央計算ユニットＣＰＵお
よびバスＵＳＢはデータ送信器としてもデータ受信器と
しても機能し得る。
【００５５】デュアル・バッファ・モードでもシングル
・バッファ・モードでもエンドポイントＥＰの各々はメ
モリＲＡＭのその他のエンドポイントＥＰに完全に無関
係に作動し得る。それにより、目的に則してデータをメ
モリＲＡＭのなかに書込み、またこれらのデータを目的
に則して再び読出し、この時間中に変化しなかったデー
タを同じく読出さなくてよいようにすることが可能であ
る。この仕方でデータ転送のチャネル化および構造化が
可能である。こうして非常に速く、かつ目的に則して、
個々のデータがデータ送信器からデータ受信器へ転送さ
れ得る。それによりバッファメモリ装置の性能および迅
速性が顕著に高められ得る。
【００５６】このコンセプトは、たとえばマスク、フォ
ーミュラまたはこれらの類似のものがデータ送信器から
データ受信器へ伝送されるべきときに有利に応用され
る。このような応用の際には（たとえばフォーミュラに
おける）少数のデータは非常に速く読出されなければな
らないが、典型的に非常に稀にしか変化しないフォーミ
ュラのその他のデータは毎回読出されなくてもよい。
【００５７】本発明の特別なまた特に有利な応用可能性
はＰＣのキーボード制御またはマウス制御の際にも見出
される。ここでは全データ量に比較して常に少数のパラ
メータしか変更されない。加えて、これらのパラメータ
は比較的稀にしか変更されない。しかし、このような変
更が行われたならば、変更されたデータは可能なかぎり
速く伝送されなければならない。このシステムのパラメ
ータの変更のつど全データ量が伝送されるならば、比較
的大きいバッファメモリが用意されなければならず、も
しくはシステムが大きいまた望ましくない慣性を有して
いなければならない。しかし、これらの欠点は本発明に
よるメモリ・アーキテクチュアにより回避される。
【００５８】エンドポイントがデュアル・バッファ・モ
ードで作動させられるならば、相応のメモリページが自
動的に切換えられる。すなわち、ＭＳＢビットがデータ
転送の方向に相応して変更される。
【００５９】シングル・バッファ・モードで作動させら
れるメモリＲＡＭの作動の仕方はデュアル・バッファ・
モードで作動させられるメモリＲＡＭのそれと類似して
いる。しかし、シングル・バッファ・モードではＭＳＢ
ビットは変更されない。シングル・バッファ・モードで
の作動中は、デュアル・バッファ・モードでの作動中と
対照的に、両メモリページＰ０、Ｐ１が塞がっている可
能性はない。エンドポイントＥＰは、共通に利用される
メモリページＰ０、Ｐ１の１つが塞がっているときに
は、塞がっているものとして宣言される。エンドポイン
トＥＰは、共通に利用されるメモリページＰ０、Ｐ１の
すべてのメモリ場所ＳＰＰが空いているときには、空い
ているものとして宣言される。メモリＲＡＭが空いてい
るこの場合には、メモリページＰ０、Ｐ１の両エンドポ
イントＥＰの１つが書込まれ得る。メモリＲＡＭはその
後に再び塞がっているものとして宣言される。
【００６０】データ転送の方向はいわゆる方向ビットを
介して決定される。方向ビットは典型的にデータ送信器
から予め与えられる。すなわち方向ビットは、両加入
者、すなわち中央計算ユニットＣＰＵまたはバスＵＳ
Ｂ、のどちらがデータ送信者であり、どちらがデータ受
信者であるかを決定する。
【００６１】メモリＲＡＭのエンドポイントＥＰの数は
設定可能である。その場合各エンドポイントＥＰのベー
スアドレスはレジスタ装置ＳＦＲのなかに格納されてい
る。各エンドポイントＥＰの実際のアクセスアドレス
は、ベースアドレスとＭＳＢビットと相応のカウンタに
より発生されるオフセットとの加算により発生される。
【００６２】有利な実施例では、アドレスは簡単なオア
演算により実現され得る。しかしここではベースアドレ
スは２n の倍数でなければならず、またオフセットアド
レスは０と２n −１との間の値をとらなければならな
い。この場合、これらのアドレスの両被加数のビット位
置が１で占められていないことが保証される。
【００６３】エンドポイントＥＰは典型的に８、１６、
３２、６４バイトの大きさを有する。しかし、それより
も小さい０、１、２、４バイトのオーダーの小さいエン
ドポイントＥＰも考えられる。すべてのエンドポイント
ＥＰを合計したデータの大きさはもちろんすべてのメモ
リＲＡＭのデータの大きさを越えてはならない。
【００６４】エンドポイントＥＰの最大のデータの大き
さはそのベースアドレスおよびそのエンドアドレスによ
り決定されている。しかし、より小さいデータ量をエン
ドポイントＥＰのなかに格納することも可能である。ベ
ースアドレスおよびエンドアドレスにより決定されるエ
ンドポイントＥＰの最大の長さならびにエンドポイント
ＥＰのなかに記憶されたデータ量の実際の大きさは長さ
レジスタのなかに格納されている。長さレジスタはレジ
スタ装置ＳＦＲの部分である。
【００６５】エンドポイントＥＰの各々はいわゆるＭＳ
Ｂビットを介して交換され得る。この交換によりそのつ
どのエンドポイントＥＰの長さ情報およびアドレス情報
も交換される。そのつどのエンドポイントＥＰのベース
アドレスはその際にレジスタ装置ＳＦＲのなかのいわゆ
るベースアドレスレジスタのなかに格納されている。
【００６６】スワップ装置ＳＷＵならびにレジスタ装置
ＳＦＲは中央計算ユニットＣＰＵにより制御される。ス
ワップ装置ＳＷＵはさらに、エンドポイントＥＰが塞が
っているか空いているかを認識する論理回路を含んでい
る。
【００６７】ここでは長さレジスタのなかに格納されて
いる別の有意ビット、いわゆる長さ‐有意ビット（ＬＳ
Ｂ）またはＬＳＢビット、はそのつどのエンドポイント
またはメモリ場所のなかに記憶されているデータ量の実
際の長さを指示する。長さレジスタのなかに配置されて
いる論理回路は、相応のエンドポイントＥＰのエンドア
ドレスが到達され、従ってそのつどのエンドポイントＥ
Ｐが塞がっているかどうかを認識するエンド状態認識回
路を有する。
【００６８】長さレジスタは一般に非常に大きく構成さ
れているので、これらはモノリシックにメモリＲＡＭに
配置されていてもよい。この仕方で、この比較的大きい
長さレジスタの節減によりさらにチップ面積を節減する
ことが可能である。
【００６９】バッファメモリ装置がマイクロコンピュー
タのなかにまたはマイクロプロセッサのなかに集積され
ているならば、本発明は特に有利である。特にＵＳＢモ
ジュールにおける応用は非常に有利であることが判明し
ている。
【００７０】しかし、本発明によるバッファメモリ装置
を通信回路網、パーソナルコンピュータまたはそれらの
類似のものなかのデータ転送のために使用することも考
えられる。
【００７１】こうして本発明によるバッファメモリ・ア
ーキテクチュアにより、メモリＲＡＭが転送すべきデー
タを自動的に管理することが可能である。両メモリペー
ジＰ０、Ｐ１はデータ送信器およびデータ受信器を脱結
合する役割をする、すなわちこの実施例では中央計算ユ
ニットＣＰＵおよびバスＵＳＢを脱結合する役割をす
る。両メモリページＰ０、Ｐ１はこうして利用者に対し
て確かに仮想的に可視であるが、データ送信器からデー
タ受信器へのデータ転送に対しては常にメモリページＰ
０、Ｐ１の１つしか応答可能でない。この仕方で、デー
タ送信器の速く相続くデータがメモリＲＡＭの別々の範
囲に格納されることによって、書込みサイクルの重なり
が避けられる。こうして、転送すべきデータがデータ送
信器により“ゆっくりと”メモリＲＡＭに書込まれ得
る。なぜならば、すぐ次に続く“速い”書込み命令がメ
モリＲＡＭの他の部分に入るからである。この過程はも
ちろん逆にも進行し得る。
【００７２】それにより、有利な仕方で、データ送信器
およびデータ受信器が相い異なる高いクロック周波数で
データをメモリＲＡＭのなかに書込み、またはそれから
読出すことが可能である。メモリＲＡＭのメモリ場所Ｓ
ＰＰのアドレスは公知の仕方でリングバッファメモリに
おけるようにアドレス指定され得る。しかし、アドレス
発生器が特定用途に、従ってまたリング形態に結び付け
られずに、メモリＲＡＭのメモリアドレスに切換えるな
らば、特に有利である。
【００７３】さらに、両メモリページＰ０、Ｐ１はデー
タ送信器とデータ受信器との間の典型的に完全に非同期
のデータ転送を脱結合する役割もする。
【図面の簡単な説明】
【図１】従来の技術によるＦＩＦＯバッファメモリ管理
を示す図である。
【図２】本発明によるバッファメモリ装置の概略ブロッ
ク回路図である。
【図３】本発明によるバッファメモリ装置の詳細ブロッ
ク回路図である。
【図４】デュアル・バッファ・モードで作動するバッフ
ァメモリの説明図である。
【図５】シングル・バッファ・モードで作動するバッフ
ァメモリの説明図である。
【図６】デュアル・バッファ・モードでもシングル・バ
ッファ・モードでも作動するバッファメモリの説明図で
ある。
【符号の説明】
ＡＤＢ アドレス‐／データバス ＢＭ バッファメモリ装置 ＣＡＧ 第２のアドレス発生器 ＣＫＧ クロック発生装置 ＣＰＵ 中央計算ユニット ＤＰＭ デュアル・ポート・マネージャ ＥＰ、ＥＰ１〜ＥＰ５ エンドポイント ＭＭＵ メモリ管理ユニット ＭＳＢ 有意ビット、最有意ビット ＯＳＣ 発振器装置 Ｐ０ 第１のメモリページ Ｐ１ 第２のメモリページ ＰＤＢ 周辺データバス ＰＬＬ 位相ロック回路 ＲＡＭ メモリ ＲＰ 読出しポインタ ＲＷＰ 読出し‐／書込みポインタ ＳＦＲ レジスタ装置 ＳＰＰ メモリ場所 ＳＷＵ スワップ装置 ＵＡＧ 第１のアドレス発生器 ＵＩＦ 同期化装置 ＵＳＢ バス ＷＰ 書込みポインタ ＸＤＢ 外部データバス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 グンター フェンツル ドイツ連邦共和国 85635 ヘーエンキル ヒェン−ジーゲルツベーエル ガルテンシ ュトラーセ 11デー

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 データ送信器とデータ受信器との間の通
    信のために配置されこれらと信号線を介して接続されて
    おり、データ緩衝のために少なくとも１つのメモリ（Ｒ
    ＡＭ）を含んでおり、またアドレス‐／データバス（Ａ
    ＤＢ）を介してメモリ（ＲＡＭ）の読出しおよび書込み
    を制御するメモリ管理装置（ＭＭＵ）を有するバッファ
    メモリ装置において、 −メモリ（ＲＡＭ）がメモリ（ＲＡＭ）の正確に半分の
    大きさのアドレス空間に写像可能であり、メモリ（ＲＡ
    Ｍ）の第１の半部が第１のメモリページ（Ｐ０）を、ま
    たメモリ（ＲＡＭ）の第２の半部が第２のメモリページ
    （Ｐ１）を定め、アドレス空間の各アドレスにメモリペ
    ージ（Ｐ０、Ｐ１）の各々の上のメモリ場所（ＳＰＰ）
    が正確に対応付けられており、また −メモリ管理ユニット（ＭＭＵ）が、それぞれ同一のア
    ドレスを有する２つのメモリ場所（ＳＰＰ）を第１のメ
    モリページ（Ｐ０）のアドレス空間および第２のメモリ
    ページ（Ｐ１）のアドレス空間に対応付ける有意ビット
    を発生することを特徴とするバッファメモリ装置。
  2. 【請求項２】 多数のバス線を有するバス（ＵＳＢ）お
    よび中央計算ユニット（ＣＰＵ）が設けられており、そ
    れらがそれぞれデータ送信器としてもデータ受信器とし
    ても作動可能であることを特徴とする請求項１記載のバ
    ッファメモリ装置。
  3. 【請求項３】 メモリ（ＲＡＭ）が少なくとも１つのエ
    ンドポイント（ＥＰ）を有し、その際に −各エンドポイント（ＥＰ）にベースアドレスおよびエ
    ンドアドレスが対応付けられており、また −各エンドポイント（ＥＰ）が同一のアドレスを有する
    第１のメモリページ（Ｐ０）のメモリ場所（ＳＰＰ）も
    しくは第２のメモリページ（Ｐ１）のメモリ場所（ＳＰ
    Ｐ）もしくは両メモリページ（Ｐ０、Ｐ１）のメモリ場
    所（ＳＰＰ）を占め得ることを特徴とする請求項１また
    は２記載のバッファメモリ装置。
  4. 【請求項４】 エンドポイント（ＥＰ）の各々に少なく
    とも１つのデータパケットが記憶可能であり、各データ
    パケットが個々のメモリ場所（ＳＰＰ）の少なくともデ
    ータの大きさを有することを特徴とする請求項３記載の
    バッファメモリ装置。
  5. 【請求項５】 エンドポイント（ＥＰ）のエンドアドレ
    スがデータパケットのデータ送信器から送られた最大の
    データの大きさにより定められていることを特徴とする
    請求項３または４記載のバッファメモリ装置。
  6. 【請求項６】 メモリ管理ユニット（ＭＭＵ）が下記の
    要素： −第１のメモリページ（Ｐ０）のアドレスを発生するた
    めの第１のアドレス発生器（ＵＡＧ）、 −第１のメモリページ（Ｐ０）のメモリ場所へのデータ
    の書込みおよびそれからのデータの読出しのための第１
    の書込み／読出しポインタ（ＲＷＰ０）、 −第２のメモリページ（Ｐ１）のアドレスを発生するた
    めの第２のアドレス発生器（ＣＡＧ）、 −第２のメモリページ（Ｐ１）のメモリ場所へのデータ
    の書込みおよびそれからのデータの読出しのための第２
    の書込み／読出しポインタ（ＲＷＰ１）、 −第１のメモリページ（Ｐ０）と第２のメモリページ
    （Ｐ１）との間の切換を制御するＳＷＡＰ装置（ＳＷ
    Ｕ） の少なくとも１つを有することを特徴とする請求項１な
    いし５のいずれか１つに記載のバッファメモリ装置。
  7. 【請求項７】 少なくとも１つのレジスタ装置（ＳＦ
    Ｒ）が設けられており、そのなかにエンドポイント（Ｅ
    Ｐ）のベースアドレスが格納されていることを特徴とす
    る請求項１ないし６のいずれか１つに記載のバッファメ
    モリ装置。
  8. 【請求項８】 データ送信器および（または）データ受
    信器が、データ転送の方向を定める方向ビットを発生す
    ることを特徴とする請求項１ないし７のいずれか１つに
    記載のバッファメモリ装置。
  9. 【請求項９】 メモリ管理装置（ＭＭＵ）が、エンドポ
    イント（ＥＰ）が空いているか塞がっているかを認識す
    る手段を含んでいることを特徴とする請求項３ないし８
    のいずれか１つに記載のバッファメモリ装置。
  10. 【請求項１０】 メモリページ（Ｐ０、Ｐ１）のエンド
    ポイント（ＥＰ）が同一のメモリページ（Ｐ０、Ｐ１）
    のその他のエンドポイント（ＥＰ）の内容に無関係に個
    々にまた任意の順序で書込み可能または読出し可能であ
    ることを特徴とする請求項３ないし９のいずれか１つに
    記載のバッファメモリ装置。
  11. 【請求項１１】 エンドポイント（ＥＰ）のアドレス空
    間のなかの各アドレスが、書込まれまたは読出され得る
    ように、任意に設定可能であることを特徴とする請求項
    ３ないし１０のいずれか１つに記載のバッファメモリ装
    置。
  12. 【請求項１２】 バス（ＵＳＢ）が別の信号線を介して
    別の中央計算ユニットおよび（または）コプロセッサお
    よび（または）少なくとも１つの周辺ユニットをバッフ
    ァメモリ装置に結び付けることを特徴とする請求項２な
    いし１１のいずれか１つに記載のバッファメモリ装置。
  13. 【請求項１３】 バッファメモリ装置（ＲＡＭ）が、デ
    ータ送信器およびデータ受信器のクロック信号を互いに
    同期化する同期化装置（ＵＩＦ）を有することを特徴と
    する請求項１ないし１２のいずれか１つに記載のバッフ
    ァメモリ装置。
  14. 【請求項１４】 請求項６ないし１３のいずれか１つに
    よるバッファメモリ装置を作動させるための方法におい
    て、第１の構成の際に、 −専ら第１のメモリページ（Ｐ０、Ｐ１）のメモリ場所
    （ＳＰＰ）を有する各エンドポイント（ＥＰ）がデータ
    送信器により書込み可能であり、 −ＳＷＡＰ装置（ＳＷＵ）が書込まれたエンドポイント
    （ＥＰ）の対応付けをデータ送信器からデータ受信器へ
    有意なビット（ＭＳＢ）により交換し、また −まさに書込まれ、また有意なビット（ＭＳＢ）に関し
    て交換されたエンドポイント（ＥＰ）がデータ受信器に
    より読出し可能である ことを特徴とするバッファメモリ装置の作動方法。
  15. 【請求項１５】 請求項６ないし１４のいずれか１つに
    よるバッファメモリ装置を作動させるための方法におい
    て、第２の構成の際に、 −専らそれぞれ等しいアドレスを有する両メモリページ
    （Ｐ０、Ｐ１）のメモリ場所（ＳＰＰ）を有する各エン
    ドポイント（ＥＰ）が同時にデータ送信器により書込み
    可能であり、またデータ受信器により読出し可能であ
    り、 −ＳＷＡＰ装置（ＳＷＵ）がまさに書込まれたエンドポ
    イント（ＥＰ）の対応付けをデータ送信器からデータ受
    信器へ有意なビット（ＭＳＢ）により交換し、また −このエンドポイント（ＥＰ）が再びデータ送信器によ
    り書込み可能であり、またデータ受信器により読出し可
    能である ことを特徴とするバッファメモリ装置の作動方法。
  16. 【請求項１６】 バッファメモリ装置が第１の構成また
    は第２の構成で作動可能であり、または第１の構成でも
    第２の構成でも作動可能であることを特徴とする請求項
    １４または１５記載のバッファメモリ装置。
  17. 【請求項１７】 請求項１ないし１６のいずれか１つに
    よる少なくとも１つのバッファメモリ装置を有するＵＳ
    Ｂモジュール。
  18. 【請求項１８】 マイクロコントローラのなかに集積さ
    れた請求項１ないし１７のいずれか１つによるバッファ
    メモリ装置。
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