JPH088490B2 - Ｎｒｚ／ｒｚ信号変換回路 - Google Patents
Ｎｒｚ／ｒｚ信号変換回路Info
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- JPH088490B2 JPH088490B2 JP63184869A JP18486988A JPH088490B2 JP H088490 B2 JPH088490 B2 JP H088490B2 JP 63184869 A JP63184869 A JP 63184869A JP 18486988 A JP18486988 A JP 18486988A JP H088490 B2 JPH088490 B2 JP H088490B2
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- Japan
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- signal
- nrz
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- conversion circuit
- clock signal
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- 238000006243 chemical reaction Methods 0.000 title claims description 23
- 238000010586 diagram Methods 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、光送信器等に用いられ、NRZ（nonreturn t
o zero）信号をRZ（return to zero）信号に変換するNR
Z/RZ信号変換回路に関するものである。
o zero）信号をRZ（return to zero）信号に変換するNR
Z/RZ信号変換回路に関するものである。
（従来の技術） 従来、このような分野の技術としては、例えば電子情
報通信学会技術報告、SSD86−137（1986）、「光送信器
用GaAs IC」P.47−54に記載されるようなものがあっ
た。以下、その構成を図を用いて説明する。
報通信学会技術報告、SSD86−137（1986）、「光送信器
用GaAs IC」P.47−54に記載されるようなものがあっ
た。以下、その構成を図を用いて説明する。
第２図は従来のNRZ/RZ信号変換回路の一構成例を示す
ブロック図であり、第３図は第２図の回路の動作を示す
タイミングチャートである。
ブロック図であり、第３図は第２図の回路の動作を示す
タイミングチャートである。
第２図において、NRZ/RZ信号変換回路は遅延形フリッ
プフロップ回路（以下、Ｄ−FFという）１、インバータ
２及びNORゲート３によって構成されている。Ｄ−FF1の
データ入力端子ＤはNRZ信号入力端子４に接続され、出
力端子Ｑは信号反転用のインバータ２の入力端子に接続
されている。インバータ２の出力端子はNORゲート３の
第１の入力端子３−１に接続されている。
プフロップ回路（以下、Ｄ−FFという）１、インバータ
２及びNORゲート３によって構成されている。Ｄ−FF1の
データ入力端子ＤはNRZ信号入力端子４に接続され、出
力端子Ｑは信号反転用のインバータ２の入力端子に接続
されている。インバータ２の出力端子はNORゲート３の
第１の入力端子３−１に接続されている。
前記Ｄ−FF1のクロック入力端子Ｃはクロック信号入
力端子５に接続され、クロック信号入力端子５はNORゲ
ート３の第２の入力端子３−２にも接続されている。そ
してNORゲート３の出力端子３−３は、RZ信号出力端子
６に接続されている。
力端子５に接続され、クロック信号入力端子５はNORゲ
ート３の第２の入力端子３−２にも接続されている。そ
してNORゲート３の出力端子３−３は、RZ信号出力端子
６に接続されている。
以上のように構成されたNRZ/RZ信号変換回路の動作は
第３図によって説明される。図において、横軸は時刻ｔ
を示し、縦軸はそれぞれNRZ信号、クロック信号、ノー
ドN1、ノードN2及びRZ信号の各論理レベルを示してい
る。前記ノードN1及びノードN2は、それぞれ第２図にお
ける各ノードN1,N2を示すものである。
第３図によって説明される。図において、横軸は時刻ｔ
を示し、縦軸はそれぞれNRZ信号、クロック信号、ノー
ドN1、ノードN2及びRZ信号の各論理レベルを示してい
る。前記ノードN1及びノードN2は、それぞれ第２図にお
ける各ノードN1,N2を示すものである。
ここでＤ−FF1は、クロックの立下り時におけるNRZ信
号の論理レベルをノードN1に出力するものとする。ノー
ドN2はインバータ２によりノードN1の反転した論理レベ
ルとなり、RZ信号出力端子６はNORゲート３によりノー
ドN2とクロック信号の否定論理和となる。したがってRZ
信号出力端子６は、クロック信号低レベルのときクロッ
ク信号立下り時のNRZ信号の論理レベルを出力し、クロ
ック信号が高レベルのとき低レベルを出力する。このよ
うにして、第２図の回路はNRZ/RZ信号変換回路として動
作するものである。
号の論理レベルをノードN1に出力するものとする。ノー
ドN2はインバータ２によりノードN1の反転した論理レベ
ルとなり、RZ信号出力端子６はNORゲート３によりノー
ドN2とクロック信号の否定論理和となる。したがってRZ
信号出力端子６は、クロック信号低レベルのときクロッ
ク信号立下り時のNRZ信号の論理レベルを出力し、クロ
ック信号が高レベルのとき低レベルを出力する。このよ
うにして、第２図の回路はNRZ/RZ信号変換回路として動
作するものである。
（発明が解決しようとする課題） しかしながら、上記構成のNRZ/RZ信号変換回路におい
ては、Ｄ−FF1を用いているため、回路全体の動作速度
がＤ−FF1の動作速度によって決定される。それ故、高
いクロック周波数では正常に動作しないおそれがあっ
た。
ては、Ｄ−FF1を用いているため、回路全体の動作速度
がＤ−FF1の動作速度によって決定される。それ故、高
いクロック周波数では正常に動作しないおそれがあっ
た。
また、Ｄ−FF1はこれをNORゲートで構成すると、NOR
ゲートが通常６〜８個程度必要となる。そのため、NRZ/
RZ信号変換回路の構成が複雑となる上に、消費電力が多
くなってしまうという問題があり、これらを解決するこ
とが困難であった。
ゲートが通常６〜８個程度必要となる。そのため、NRZ/
RZ信号変換回路の構成が複雑となる上に、消費電力が多
くなってしまうという問題があり、これらを解決するこ
とが困難であった。
本発明は前記従来技術がもっていた課題として、高い
クロック周波数で正常に動作しないおそれがある点、回
路構成が複雑になる点、及び回路の消費電力が多いとい
う点について解決したNRZ/RZ信号変換回路を提供するも
のである。
クロック周波数で正常に動作しないおそれがある点、回
路構成が複雑になる点、及び回路の消費電力が多いとい
う点について解決したNRZ/RZ信号変換回路を提供するも
のである。
（課題を解決するための手段） 本発明は前記課題を解決するために、クロック信号を
ゲート入力としてNRZ信号を入力する第１のトランスフ
ァゲートと、前記クロック信号をゲート入力として逆相
NRZ信号を入力する第２のトランスファゲートと、前記
第１及び第２のトランスファゲートの出力側にたすき接
続された第１及び第２のインバータと、前記第１のトラ
ンスファゲートの出力側と前記クロック信号とが入力側
に接続され逆相RZ信号を出力する第１のNORゲートと、
前記第２のトランスファゲートの出力側と前記クロック
信号とが入力側に接続されRZ信号を出力する第２のNOR
ゲートとで、NRZ/RZ信号変換回路を構成したものであ
る。
ゲート入力としてNRZ信号を入力する第１のトランスフ
ァゲートと、前記クロック信号をゲート入力として逆相
NRZ信号を入力する第２のトランスファゲートと、前記
第１及び第２のトランスファゲートの出力側にたすき接
続された第１及び第２のインバータと、前記第１のトラ
ンスファゲートの出力側と前記クロック信号とが入力側
に接続され逆相RZ信号を出力する第１のNORゲートと、
前記第２のトランスファゲートの出力側と前記クロック
信号とが入力側に接続されRZ信号を出力する第２のNOR
ゲートとで、NRZ/RZ信号変換回路を構成したものであ
る。
（作 用） 本発明によれば、以上のようにNRZ/RZ信号変換回路を
構成したので、第１及び第２のトランスファゲートは、
そのゲート端子に入力するクロック信号に応じて導通
し、それぞれNRZ信号及び逆相NRZ信号を伝達する働きを
する。また、たすき接続された第１及び第２のインバー
タは、前記NRZ信号及び逆相NRZ信号を読み込み、これら
を保持するように働き、第１及び第２のNORゲートは、
読み込まれた信号をそれぞれ逆相RZ信号及びRZ信号とし
て出力する働きをする。したがって、前記課題を解決す
ることができる。
構成したので、第１及び第２のトランスファゲートは、
そのゲート端子に入力するクロック信号に応じて導通
し、それぞれNRZ信号及び逆相NRZ信号を伝達する働きを
する。また、たすき接続された第１及び第２のインバー
タは、前記NRZ信号及び逆相NRZ信号を読み込み、これら
を保持するように働き、第１及び第２のNORゲートは、
読み込まれた信号をそれぞれ逆相RZ信号及びRZ信号とし
て出力する働きをする。したがって、前記課題を解決す
ることができる。
（実施例） 第１図は本発明の実施例を示すNRZ/RZ信号変換回路の
ブロック図である。
ブロック図である。
このNRZ/RZ信号変換回路は、第１及び第２のトランス
ファゲート11,12と、第１及び第２のインバータ13,14
と、第１及び第２のNORゲート15,16とによって構成され
ている。
ファゲート11,12と、第１及び第２のインバータ13,14
と、第１及び第２のNORゲート15,16とによって構成され
ている。
前記第１のトランスファゲート11の入力端子はNRZ信
号入力端子17に接続され、第２のトランスファゲート12
の入力端子は逆相NRZ信号入力端子18に接続されてい
る。第１及び第２のトランスファゲート11,12のそれぞ
れのゲート端子は、クロック信号入力端子19に接続され
ている。
号入力端子17に接続され、第２のトランスファゲート12
の入力端子は逆相NRZ信号入力端子18に接続されてい
る。第１及び第２のトランスファゲート11,12のそれぞ
れのゲート端子は、クロック信号入力端子19に接続され
ている。
第１のトランスファゲート11の出力端子はノードN1を
介して、第１のインバータ13の入力端子と、第２のイン
バータ14の出力端子と、第１のNORゲート15の第１の入
力端子15−１とに接続されている。また、第２のトラン
スファゲート12の出力端子はノードN2を介して、第２の
インバータ14の入力端子と、第１のインバータ13の出力
端子と、第２のNORゲート16の第１の入力端子16−１に
接続されている。即ち、第１及び第２のインバータ13,1
4はたすき接続されて、第１及び第２のトランスファゲ
ート11,12の出力端子に接続されている。
介して、第１のインバータ13の入力端子と、第２のイン
バータ14の出力端子と、第１のNORゲート15の第１の入
力端子15−１とに接続されている。また、第２のトラン
スファゲート12の出力端子はノードN2を介して、第２の
インバータ14の入力端子と、第１のインバータ13の出力
端子と、第２のNORゲート16の第１の入力端子16−１に
接続されている。即ち、第１及び第２のインバータ13,1
4はたすき接続されて、第１及び第２のトランスファゲ
ート11,12の出力端子に接続されている。
前記第１のNORゲート15の第２の入力端子15−２は、
クロック信号入力端子19に接続され、第２のNORゲート1
6の第２の入力端子16−２もクロック信号入力端子19に
接続されている。ここに、第１のNORゲート15の出力端
子15−３は逆相RZ信号を逆相RZ信号出力端子20に出力
し、第２のNORゲート16の出力端子16−３はRZ信号をRZ
信号出力端子21に出力する。
クロック信号入力端子19に接続され、第２のNORゲート1
6の第２の入力端子16−２もクロック信号入力端子19に
接続されている。ここに、第１のNORゲート15の出力端
子15−３は逆相RZ信号を逆相RZ信号出力端子20に出力
し、第２のNORゲート16の出力端子16−３はRZ信号をRZ
信号出力端子21に出力する。
上記のように構成されたNRZ/RZ信号変換回路の動作に
ついて、第４図により説明する。第４図は第１図のNRZ/
RZ信号変換回路のタイミングチャートであり、横軸に時
刻ｔを示し、縦軸にNRZ信号、逆相NRZ信号、クロック信
号、ノードN1、ノードN2、RZ信号、及び逆相RZ信号の各
論理レベルを示すものである。
ついて、第４図により説明する。第４図は第１図のNRZ/
RZ信号変換回路のタイミングチャートであり、横軸に時
刻ｔを示し、縦軸にNRZ信号、逆相NRZ信号、クロック信
号、ノードN1、ノードN2、RZ信号、及び逆相RZ信号の各
論理レベルを示すものである。
クロック信号の論理レベルが高レベルになると、第１
及び第２のトランスファゲート11,12は導通状態とな
り、ノードN1及びノードN2はそれぞれNRZ信号及び逆相N
RZ信号と同じ論理レベルになる。このとき、第１のNOR
ゲート15と第２のNORゲート16のそれぞれの第２の入力
端子15−2,16−２には、クロック信号の高レベルが入力
されるため、RZ信号及び逆相RZ信号は共に低レベルであ
る。
及び第２のトランスファゲート11,12は導通状態とな
り、ノードN1及びノードN2はそれぞれNRZ信号及び逆相N
RZ信号と同じ論理レベルになる。このとき、第１のNOR
ゲート15と第２のNORゲート16のそれぞれの第２の入力
端子15−2,16−２には、クロック信号の高レベルが入力
されるため、RZ信号及び逆相RZ信号は共に低レベルであ
る。
クロック信号が低レベルになると、第１及び第２のト
ランスファゲート11,12は非導通状態となり、ノードN1
及びノードN2はクロック信号が立下がるときのNRZ信号
及び逆相NRZ信号の論理レベルを保持する。このとき、
第１及び第２のNORゲート15,16のそれぞれの第２の入力
端子15−2,16−２にはクロック信号の低レベルが入力さ
れているため、RZ信号にはクロック信号立下がり時の逆
層NRZ信号の反転した論理レベル、即ちクロック信号立
下がり時のNRZ信号と同じ論理レベルが出力される。同
様に、逆相RZ信号にはクロック信号立下がり時の逆相NR
Z信号と同じ論理レベルが出力される。
ランスファゲート11,12は非導通状態となり、ノードN1
及びノードN2はクロック信号が立下がるときのNRZ信号
及び逆相NRZ信号の論理レベルを保持する。このとき、
第１及び第２のNORゲート15,16のそれぞれの第２の入力
端子15−2,16−２にはクロック信号の低レベルが入力さ
れているため、RZ信号にはクロック信号立下がり時の逆
層NRZ信号の反転した論理レベル、即ちクロック信号立
下がり時のNRZ信号と同じ論理レベルが出力される。同
様に、逆相RZ信号にはクロック信号立下がり時の逆相NR
Z信号と同じ論理レベルが出力される。
このように第１図の回路は、クロック信号が高レベル
のときは低レベルを出力し、クロック信号が低レベルの
ときは、クロック信号の立下り時のNRZ信号及び逆相NRZ
信号を出力するNRZ/RZ信号変換回路として動作するもの
である。
のときは低レベルを出力し、クロック信号が低レベルの
ときは、クロック信号の立下り時のNRZ信号及び逆相NRZ
信号を出力するNRZ/RZ信号変換回路として動作するもの
である。
本実施例においては、NRZ信号及び逆相NRZ信号を、第
１及び第２のトランスファゲート11,12を介してたすき
接続した第１及び第２のインバータ13,14に読み込み、
その読み込まれた信号を第１及び第２のNORゲート15,16
を介してRZ信号及び逆相RZ信号として出力する回路構成
としたので、高速動作を得ることができる。
１及び第２のトランスファゲート11,12を介してたすき
接続した第１及び第２のインバータ13,14に読み込み、
その読み込まれた信号を第１及び第２のNORゲート15,16
を介してRZ信号及び逆相RZ信号として出力する回路構成
としたので、高速動作を得ることができる。
また、回路構成が極めて簡潔であり、電力も第1,第２
のインバータ13,14及び第1,第２のNORゲート15,16で消
費されるだけなので、低消費電力形のNRZ/RZ信号変換回
路が得られる。
のインバータ13,14及び第1,第２のNORゲート15,16で消
費されるだけなので、低消費電力形のNRZ/RZ信号変換回
路が得られる。
なお、本発明は図示の実施例に限定されず、例えばク
ロック信号の立上がり時のNRZ信号及び逆相NRZ信号の論
理レベルをそれぞれノードN1及びノードN2に出力するよ
うにしたり、RZ信号のみを出力するNRZ/RZ信号変換回路
とする等、種々の変形が可能である。
ロック信号の立上がり時のNRZ信号及び逆相NRZ信号の論
理レベルをそれぞれノードN1及びノードN2に出力するよ
うにしたり、RZ信号のみを出力するNRZ/RZ信号変換回路
とする等、種々の変形が可能である。
（発明の効果） 以上詳細に説明したように本発明によれば、NRZ信号
と逆相NRZ信号を第１及び第２のトランスファゲートを
介してたすき接続した第１及び第２のインバータに読み
込むようにしたので、高速に動作するNRZ/RZ信号変換回
路を得ることができる。したがって、高いクロック周波
数においても正常に動作し、信頼性を高めることができ
る。
と逆相NRZ信号を第１及び第２のトランスファゲートを
介してたすき接続した第１及び第２のインバータに読み
込むようにしたので、高速に動作するNRZ/RZ信号変換回
路を得ることができる。したがって、高いクロック周波
数においても正常に動作し、信頼性を高めることができ
る。
また、第1,第２のトランスファゲート、第1,第２のイ
ンバータ及び第1,第２のNORゲートから成る回路構成と
したので、極めて簡潔な回路が得られる。さらに、電力
は第1,第２のインバータと第1,第２のNORゲートによっ
て消費されるのみなので、低消費電力形のNRZ/RZ信号変
換回路を得ることができる。
ンバータ及び第1,第２のNORゲートから成る回路構成と
したので、極めて簡潔な回路が得られる。さらに、電力
は第1,第２のインバータと第1,第２のNORゲートによっ
て消費されるのみなので、低消費電力形のNRZ/RZ信号変
換回路を得ることができる。
第１図は本発明の実施例を示すNRZ/RZ信号変換回路のブ
ロック図、第２図は従来のNRZ/RZ信号変換回路を示すブ
ロック図、第３図は第２図の回路の動作を示すタイミン
グチャート、及び第４図は第１図の回路の動作を示すタ
イミングチャートである。 11,12……第1,第２のトランスファゲート、13,14……第
1,第２のインバータ、15,16……第1,第２のNORゲート。
ロック図、第２図は従来のNRZ/RZ信号変換回路を示すブ
ロック図、第３図は第２図の回路の動作を示すタイミン
グチャート、及び第４図は第１図の回路の動作を示すタ
イミングチャートである。 11,12……第1,第２のトランスファゲート、13,14……第
1,第２のインバータ、15,16……第1,第２のNORゲート。
Claims (1)
- 【請求項１】クロック信号をゲート入力としてNRZ信号
を入力する第１のトランスファゲートと、 前記クロック信号をゲート入力として逆相NRZ信号を入
力する第２のトランスファゲートと、 前記第１及び第２のトランスファゲートの出力側にたす
き接続された第１及び第２のインバータと、 前記第１のトランスファゲートの出力側と前記クロック
信号とが入力側に接続され逆相RZ信号を出力する第１の
NORゲートと、 前記第２のトランスファゲートの出力側と前記クロック
信号とが入力側に接続されRZ信号を出力する第２のNOR
ゲートとを、 備えたことを特徴とするNRZ/RZ信号変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63184869A JPH088490B2 (ja) | 1988-07-25 | 1988-07-25 | Ｎｒｚ／ｒｚ信号変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63184869A JPH088490B2 (ja) | 1988-07-25 | 1988-07-25 | Ｎｒｚ／ｒｚ信号変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0234036A JPH0234036A (ja) | 1990-02-05 |
| JPH088490B2 true JPH088490B2 (ja) | 1996-01-29 |
Family
ID=16160736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63184869A Expired - Lifetime JPH088490B2 (ja) | 1988-07-25 | 1988-07-25 | Ｎｒｚ／ｒｚ信号変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088490B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007080635A1 (ja) * | 2006-01-12 | 2007-07-19 | Fujitsu Limited | 半導体回路 |
-
1988
- 1988-07-25 JP JP63184869A patent/JPH088490B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0234036A (ja) | 1990-02-05 |
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