JPH0234036A - Ｎｒｚ／ｒｚ信号変換回路 - Google Patents
Ｎｒｚ／ｒｚ信号変換回路Info
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- JPH0234036A JPH0234036A JP63184869A JP18486988A JPH0234036A JP H0234036 A JPH0234036 A JP H0234036A JP 63184869 A JP63184869 A JP 63184869A JP 18486988 A JP18486988 A JP 18486988A JP H0234036 A JPH0234036 A JP H0234036A
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- Japan
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- signal
- nrz
- gate
- gates
- circuit
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 24
- 238000010586 diagram Methods 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〉
本発明は、光送信器等に用いられ、ＮＲＺ（ｎｏｎｒｅ
ｔＬＩｒｎ ｔｏ ＺｅｒＯ）信号をＲＺ （ｒｅｔｕ
ｒｎ ｔ。
ｔＬＩｒｎ ｔｏ ＺｅｒＯ）信号をＲＺ （ｒｅｔｕ
ｒｎ ｔ。
ｚｅｒｏ）信号に変換するＮＲＺ／ＲＺ信号変換回路に
関するものである。
関するものである。
（従来の技術）
従来、このような分野の技術としては、例えば電子情報
通信学会技術報告、５ＳＤ８６−１３７（１９８６）、
「光送信器用ＧａＡｓ ＩＣＪＰ。
通信学会技術報告、５ＳＤ８６−１３７（１９８６）、
「光送信器用ＧａＡｓ ＩＣＪＰ。
４７−５４に記載されるようなものがあった。以下、そ
の構成を図を用いて説明する。
の構成を図を用いて説明する。
第２図は従来のＮＲＺ／ＲＺ信号変換回路の一構成例を
示すブロック図であり、第３図は第２図の回路の動作を
示すタイミングチャートである。
示すブロック図であり、第３図は第２図の回路の動作を
示すタイミングチャートである。
第２図において、ＮＲＺ／ＲＺ信号変換回路は遅延形フ
リップフロ９１回路（以下、Ｄ−ＦＦという）１、イン
バータ２及びＮＯＲゲート３によって構成されている。
リップフロ９１回路（以下、Ｄ−ＦＦという）１、イン
バータ２及びＮＯＲゲート３によって構成されている。
Ｄ−ＦＦＩのデータ入力端子りはＮＲＺ信号入力端子４
に接続され、出力端子Ｑは信号反転用のインバータ２の
入力端子に接続されている。インバータ２の出力端子は
ＮＯＲゲート３の第１の入力端子３−１に接続されてい
る。
に接続され、出力端子Ｑは信号反転用のインバータ２の
入力端子に接続されている。インバータ２の出力端子は
ＮＯＲゲート３の第１の入力端子３−１に接続されてい
る。
前記Ｄ−ＦＦＩのクロック入力端子Ｃはクロック信号入
力端子５に接続され、クロック信号入力端子５はＮＯＲ
ゲート３の第２の入力端子３−２にも接続されている。
力端子５に接続され、クロック信号入力端子５はＮＯＲ
ゲート３の第２の入力端子３−２にも接続されている。
そしてＮＯＲゲート３の出力端子３−３は、ＲＺ信号出
力端子６に接続されている。
力端子６に接続されている。
以上のように構成されたＮＲＺ／ＲＺ信号変換回路の動
作は第３図によって説明される。図において、横軸は時
刻ｔを示し、縦軸はそれぞれＮＲＺ信号、クロック信号
、ノードＮ１、ノードＮ２及びＲＺ倍信号各論理レベル
を示している。
作は第３図によって説明される。図において、横軸は時
刻ｔを示し、縦軸はそれぞれＮＲＺ信号、クロック信号
、ノードＮ１、ノードＮ２及びＲＺ倍信号各論理レベル
を示している。
前記ノードＮ１及びノードＮ２は、それぞれ第２図にお
ける各ノードＮｌ、Ｎ２を示すものである。
ける各ノードＮｌ、Ｎ２を示すものである。
ここでＤ−ＦＦＩは、タロツクの立下り時におけるＮＲ
Ｚ信号の論理レベルをノードＮ１に出力するものとする
。ノードＮ２はインバータ２によリノードＮ１の反転し
た論理レベルとなり、ＲＺ信号出力端子６はＮＯＲゲー
ト３によりノードＮ２とクロック信号の否定論理和とな
る。したがってＲＺ信号出力端子６は、クロック信号低
レベルのときタロツク信号立下り時のＮＲＺ信号の論理
レベルを出力し、クロック信号が高レベルのとき低レベ
ルを出力する。このようにして、第２図の回路はＮＲＺ
／ＲＺ信号変換回路として動作するものである。
Ｚ信号の論理レベルをノードＮ１に出力するものとする
。ノードＮ２はインバータ２によリノードＮ１の反転し
た論理レベルとなり、ＲＺ信号出力端子６はＮＯＲゲー
ト３によりノードＮ２とクロック信号の否定論理和とな
る。したがってＲＺ信号出力端子６は、クロック信号低
レベルのときタロツク信号立下り時のＮＲＺ信号の論理
レベルを出力し、クロック信号が高レベルのとき低レベ
ルを出力する。このようにして、第２図の回路はＮＲＺ
／ＲＺ信号変換回路として動作するものである。
（発明が解決しようとする課題）
しかしながら、上記構成のＮＲＺ／ＲＺ信号変換回路に
おいては、Ｄ−ＦＦＩを用いているため、回路全体の動
作速度がＤ−ＦＦ１の動作速度によって決定される。そ
れ故、高いクロック周波数では正常に動作しないおそれ
があった。
おいては、Ｄ−ＦＦＩを用いているため、回路全体の動
作速度がＤ−ＦＦ１の動作速度によって決定される。そ
れ故、高いクロック周波数では正常に動作しないおそれ
があった。
また、Ｄ−ＦＦＩはこれをＮＯＲゲートで構成すると、
ＮＯＲゲートが通常６〜８個程度必要となる。そのため
、ＮＲＺ／ＲＺ信号変換回路の構成が複雑となる上に、
消費電力が多くなってしまうという問題があり、これら
を解決することが困難であった。
ＮＯＲゲートが通常６〜８個程度必要となる。そのため
、ＮＲＺ／ＲＺ信号変換回路の構成が複雑となる上に、
消費電力が多くなってしまうという問題があり、これら
を解決することが困難であった。
本発明は前記従来技術がもっていた課題として、高いク
ロック周波数で正常に動作しないおそれがある点、回路
構成が複雑になる点、及び回路の消費電力が多いという
点について解決したＮＲＺ／ＲＺ信号変換回路を提供す
るものである。
ロック周波数で正常に動作しないおそれがある点、回路
構成が複雑になる点、及び回路の消費電力が多いという
点について解決したＮＲＺ／ＲＺ信号変換回路を提供す
るものである。
（課題を解決するための手段）
本発明は前記課題を解決するために、クロック信号をゲ
ート入力としてＮＲＺ信号を入力する第１のトランスフ
ァゲートと、前記クロック信号をゲート入力として逆相
ＮＲＺ信号を入力する第２のトランスファゲートと、前
記第１及び第２のトランスファゲートの出力側にたすき
接続された第１及び第２のインバータと、前記第１のト
ランスファゲートの出力側と前記クロック信号とが入力
側に接続され逆相ＲＺ倍信号出力する第１のＮＯＲゲー
トと、前記第２のトランスファゲートの出力側と前記ク
ロック信号とが入力側に接続されＲＺ倍信号出力する第
２のＮＯＲゲートとで、ＮＲＺ／ＲＺ信号変換回路を構
成したものである。
ート入力としてＮＲＺ信号を入力する第１のトランスフ
ァゲートと、前記クロック信号をゲート入力として逆相
ＮＲＺ信号を入力する第２のトランスファゲートと、前
記第１及び第２のトランスファゲートの出力側にたすき
接続された第１及び第２のインバータと、前記第１のト
ランスファゲートの出力側と前記クロック信号とが入力
側に接続され逆相ＲＺ倍信号出力する第１のＮＯＲゲー
トと、前記第２のトランスファゲートの出力側と前記ク
ロック信号とが入力側に接続されＲＺ倍信号出力する第
２のＮＯＲゲートとで、ＮＲＺ／ＲＺ信号変換回路を構
成したものである。
（作用）
本発明によれば、以上のようにＮＲＺ／ＲＺ信号変換回
路を構成したので、第１及び第２のトランスファゲート
は、そのゲート端子に入力するクロック信号に応じて導
通し、それぞれＮＲＺ信号及び逆相ＮＲＺ信号を伝達す
る働きをする。また、たすき接続された第１及び第２の
インバータは、前記ＮＲＺ信号及び逆相ＮＲＺ信号を読
み込み、これらを保持するように働き、第１及び第２の
ＮＯＲゲートは、読み込まれた信号をそれぞれ逆相ＲＺ
倍信号びＲＺ倍信号して出力する働きをする。したがっ
て、前記課題を解決することができる。
路を構成したので、第１及び第２のトランスファゲート
は、そのゲート端子に入力するクロック信号に応じて導
通し、それぞれＮＲＺ信号及び逆相ＮＲＺ信号を伝達す
る働きをする。また、たすき接続された第１及び第２の
インバータは、前記ＮＲＺ信号及び逆相ＮＲＺ信号を読
み込み、これらを保持するように働き、第１及び第２の
ＮＯＲゲートは、読み込まれた信号をそれぞれ逆相ＲＺ
倍信号びＲＺ倍信号して出力する働きをする。したがっ
て、前記課題を解決することができる。
（実施例）
第１図は本発明の実施例を示すＮＲＺ／ＲＺ信号変換回
路のブロック図である。
路のブロック図である。
このＮＲＺ／ＲＺ信号変換回路は、第１及び第２のトラ
ンスファゲート１１．１２と、第１及び第２のインバー
タ１３．１４と、第１及び第２のＮＯＲゲート１５．１
６とによって構成されている。
ンスファゲート１１．１２と、第１及び第２のインバー
タ１３．１４と、第１及び第２のＮＯＲゲート１５．１
６とによって構成されている。
前記第１のトランスファゲート１１の入力端子はＮＲＺ
信号入力端子１７に接続され、第２のトランスファゲー
ト１２の入力端子は逆相ＮＲＺ信号入力端子１８に接続
されている。第１及び第２のトランスファゲート１１，
１２のそれぞれのゲート端子は、クロック信号入力端子
１９に接続されている。
信号入力端子１７に接続され、第２のトランスファゲー
ト１２の入力端子は逆相ＮＲＺ信号入力端子１８に接続
されている。第１及び第２のトランスファゲート１１，
１２のそれぞれのゲート端子は、クロック信号入力端子
１９に接続されている。
第１のトランスファゲート１１の出力端子はノードＮ１
を介して、第１のインバータ１３の入力端子と、第２の
インバータ１４の出力端子と、第１のＮＯＲゲート１５
の第１の入力端子１５−１とに接続されている。また、
第２のトランスファゲート１２の出力端子はノードＮ２
を介して、第２のインバータ１４の入力端子と、第１の
インバータ１３の出力端子と、第２のＮＯＲゲート１６
の第１の入力端子１６−１に接続されている。即ち、第
１及び第２のインバータ１３．１４はたすき接続されて
、第１及び第２のトランスフアゲ−）−１１，１２の出
力端子に接続されている。
を介して、第１のインバータ１３の入力端子と、第２の
インバータ１４の出力端子と、第１のＮＯＲゲート１５
の第１の入力端子１５−１とに接続されている。また、
第２のトランスファゲート１２の出力端子はノードＮ２
を介して、第２のインバータ１４の入力端子と、第１の
インバータ１３の出力端子と、第２のＮＯＲゲート１６
の第１の入力端子１６−１に接続されている。即ち、第
１及び第２のインバータ１３．１４はたすき接続されて
、第１及び第２のトランスフアゲ−）−１１，１２の出
力端子に接続されている。
前記第１のＮＯＲゲート１５の第２の入力端子１５−２
は、クロック信号入力端子１９に接続され、第２のＮＯ
Ｒゲート１６の第２の入力端子１６−２もクロック信号
入力端子１９に接続されている。ここに、第１のＮＯＲ
ゲート１５の出力端子１５−３は逆相ＲＺ倍信号逆相Ｒ
Ｚ信号出力端子２０に出力し、第２のＮＯＲゲート１６
の出力端子１６−３はＲＺ倍信号ＲＺ信号出力端子２１
に出力する。
は、クロック信号入力端子１９に接続され、第２のＮＯ
Ｒゲート１６の第２の入力端子１６−２もクロック信号
入力端子１９に接続されている。ここに、第１のＮＯＲ
ゲート１５の出力端子１５−３は逆相ＲＺ倍信号逆相Ｒ
Ｚ信号出力端子２０に出力し、第２のＮＯＲゲート１６
の出力端子１６−３はＲＺ倍信号ＲＺ信号出力端子２１
に出力する。
上記のように構成されたＮＲＺ／ＲＺ信号変換回路の動
作について、第４図により説明する。第４図は第１図の
ＮＲＺ／ＲＺ信号変換回路のタイミングチャートであり
、横軸に時刻ｔを示し、縦軸にＮＲＺ信号、逆相ＮＲＺ
信号、クロック信号、ノードＮ１、ノードＮ２、ＲＺ倍
信号及び逆相ＲＺ倍信号各論理レベルを示すものである
。
作について、第４図により説明する。第４図は第１図の
ＮＲＺ／ＲＺ信号変換回路のタイミングチャートであり
、横軸に時刻ｔを示し、縦軸にＮＲＺ信号、逆相ＮＲＺ
信号、クロック信号、ノードＮ１、ノードＮ２、ＲＺ倍
信号及び逆相ＲＺ倍信号各論理レベルを示すものである
。
クロック信号の論理レベルが高レベルになると、第１及
び第２のトランスファゲート１．１．１２は導通状態と
なり、ノードＮ １．及びノードＮ２はそれぞれＮＲＺ
信号及び逆相ＮＲＺ信号と同じ論理レベルになる。この
とき、第１のＮＯＲゲート１５と第２のＮＯＲゲート１
６のそれぞれの第２の入力端子１５−２．１６−２には
、クロック信号の高レベルが入力されるため、ＲＺ倍信
号び逆相ＲＺ倍信号共に低レベルである。
び第２のトランスファゲート１．１．１２は導通状態と
なり、ノードＮ １．及びノードＮ２はそれぞれＮＲＺ
信号及び逆相ＮＲＺ信号と同じ論理レベルになる。この
とき、第１のＮＯＲゲート１５と第２のＮＯＲゲート１
６のそれぞれの第２の入力端子１５−２．１６−２には
、クロック信号の高レベルが入力されるため、ＲＺ倍信
号び逆相ＲＺ倍信号共に低レベルである。
クロック信号が低レベルになると、第１及び第２のトラ
ンスファゲート１１．１２は非導通状態となり、ノード
Ｎ１及びノードＮ２はクロック信号が立下がるときのＮ
ＲＺ信号及び逆相ＮＲＺ信号の論理レベルを保持する。
ンスファゲート１１．１２は非導通状態となり、ノード
Ｎ１及びノードＮ２はクロック信号が立下がるときのＮ
ＲＺ信号及び逆相ＮＲＺ信号の論理レベルを保持する。
このとき、第１及び第２のＮＯＲゲート１５．１６のそ
れぞれの第２の入力端子１５−２．１６−２にはタロツ
ク信号の低レベルが入力されているため、ＲＺ倍信号は
クロック信号立下がり時の逆層ＮＲＺ信号の反転した論
理レベル、即ちクロック信号立下がり時のＮＲＺ信号と
同じ論理レベルが出力される。同様に、逆相ＲＺ倍信号
はクロック信号立下がり時の逆相ＮＲＺ信号と同じ論理
レベルが出力される。
れぞれの第２の入力端子１５−２．１６−２にはタロツ
ク信号の低レベルが入力されているため、ＲＺ倍信号は
クロック信号立下がり時の逆層ＮＲＺ信号の反転した論
理レベル、即ちクロック信号立下がり時のＮＲＺ信号と
同じ論理レベルが出力される。同様に、逆相ＲＺ倍信号
はクロック信号立下がり時の逆相ＮＲＺ信号と同じ論理
レベルが出力される。
このように第１図の回路は、クロック信号が高レベルの
ときは低レベルを出力し、クロック信号が低レベルのと
きは、クロック信号の立下り時のＮＲＺ信号及び逆相Ｎ
ＲＺ信号を出力するＮＲＺ／ＲＺ信号変換回路として動
作するものである。
ときは低レベルを出力し、クロック信号が低レベルのと
きは、クロック信号の立下り時のＮＲＺ信号及び逆相Ｎ
ＲＺ信号を出力するＮＲＺ／ＲＺ信号変換回路として動
作するものである。
本実施例においては、ＮＲＺ信号及び逆相ＮＲＺ信号を
、第１及び第２のトランスファゲート１１．１２を介し
てたすき接続した第１及び第２のインバータ１３．１４
に読み込み、その読み込まれた信号を第１及び第２のＮ
ＯＲゲート１５゜１６を介してＲＺ倍信号び逆相ＲＺ倍
信号して出力する回路構成としたので、高速動作を得る
ことができる。
、第１及び第２のトランスファゲート１１．１２を介し
てたすき接続した第１及び第２のインバータ１３．１４
に読み込み、その読み込まれた信号を第１及び第２のＮ
ＯＲゲート１５゜１６を介してＲＺ倍信号び逆相ＲＺ倍
信号して出力する回路構成としたので、高速動作を得る
ことができる。
また、回路構成が極めて簡潔であり、電力も第１、第２
のインバータ１３．１４及び第１．第２のＮＯＲゲート
１５．１６で消費されるだけなので、低消費電力形のＮ
ＲＺ／ＲＺ信号変換回路が得られる。
のインバータ１３．１４及び第１．第２のＮＯＲゲート
１５．１６で消費されるだけなので、低消費電力形のＮ
ＲＺ／ＲＺ信号変換回路が得られる。
なお、本発明は図示の実施例に限定されず、例えばクロ
ック信号の立上がり時のＮＲＺ信号及び逆相ＮＲＺ信号
の論理レベルをそれぞれノードＮ１及びノードＮ２に出
力するようにしたり、ＲＺ倍信号みを出力するＮＲＺ／
ＲＺ信号変換回路とする等、種々の変形が可能である。
ック信号の立上がり時のＮＲＺ信号及び逆相ＮＲＺ信号
の論理レベルをそれぞれノードＮ１及びノードＮ２に出
力するようにしたり、ＲＺ倍信号みを出力するＮＲＺ／
ＲＺ信号変換回路とする等、種々の変形が可能である。
（発明の効果）
以上詳細に説明したように本発明によれば、ＮＲＺ信号
と逆相ＮＲＺ信号を第１及び第２のトランスファゲート
を介してたすき接続した第１及び第２のインバータに読
み込むようにしたので、高速に動作するＮＲＺ／ＲＺ信
号変換回路を得ることができる。したがって、高いクロ
ック周波数においても正常に動作し、信頼性を高めるこ
とができる。
と逆相ＮＲＺ信号を第１及び第２のトランスファゲート
を介してたすき接続した第１及び第２のインバータに読
み込むようにしたので、高速に動作するＮＲＺ／ＲＺ信
号変換回路を得ることができる。したがって、高いクロ
ック周波数においても正常に動作し、信頼性を高めるこ
とができる。
また、第１．第２のトランスファゲート、第１゜第２の
インバータ及び第１．第２のＮＯＲゲートから成る回路
構成としたので、極めて簡潔な回路が得られる。さらに
、電力は第１．第２のインバータと第１．第２のＮＯＲ
ゲートによって消費されるのみなので、低消費電力形の
ＮＲＺ／ＲＺ信号変換回路を得ることができる。
インバータ及び第１．第２のＮＯＲゲートから成る回路
構成としたので、極めて簡潔な回路が得られる。さらに
、電力は第１．第２のインバータと第１．第２のＮＯＲ
ゲートによって消費されるのみなので、低消費電力形の
ＮＲＺ／ＲＺ信号変換回路を得ることができる。
第１図は本発明の実施例を示すＮＲＺ／ＲＺ信号変換回
路のブロック図、第２図は従来のＮＲＺ／ＲＺ信号変換
回路を示すブロック図、第３図は第２図の回路の動作を
示すタイミングチャート、及び第４図は第１図の回路の
動作を示すタイミングチャートである。 １１．１２・・・・・・第１．第２のトランスファゲー
ト、１３．１４・・・・・・第１．第２のインバータ、
１５、１６・・・・・・第１．第２のＮＯＲゲート。
路のブロック図、第２図は従来のＮＲＺ／ＲＺ信号変換
回路を示すブロック図、第３図は第２図の回路の動作を
示すタイミングチャート、及び第４図は第１図の回路の
動作を示すタイミングチャートである。 １１．１２・・・・・・第１．第２のトランスファゲー
ト、１３．１４・・・・・・第１．第２のインバータ、
１５、１６・・・・・・第１．第２のＮＯＲゲート。
Claims (1)
- 【特許請求の範囲】 クロック信号をゲート入力としてＮＲＺ信号を入力する
第１のトランスファゲートと、 前記クロック信号をゲート入力として逆相 ＮＲＺ信号を入力する第２のトランスファゲートと、 前記第１及び第２のトランスファゲートの出力側にたす
き接続された第１及び第２のインバータと、 前記第１のトランスファゲートの出力側と前記クロック
信号とが入力側に接続され逆相ＲＺ信号を出力する第１
のＮＯＲゲートと、 前記第２のトランスファゲートの出力側と前記クロック
信号とが入力側に接続されＲＺ信号を出力する第２のＮ
ＯＲゲートとを、 備えたことを特徴とするＮＲＺ／ＲＺ信号変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63184869A JPH088490B2 (ja) | 1988-07-25 | 1988-07-25 | Ｎｒｚ／ｒｚ信号変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63184869A JPH088490B2 (ja) | 1988-07-25 | 1988-07-25 | Ｎｒｚ／ｒｚ信号変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0234036A true JPH0234036A (ja) | 1990-02-05 |
| JPH088490B2 JPH088490B2 (ja) | 1996-01-29 |
Family
ID=16160736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63184869A Expired - Lifetime JPH088490B2 (ja) | 1988-07-25 | 1988-07-25 | Ｎｒｚ／ｒｚ信号変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088490B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007080635A1 (ja) * | 2006-01-12 | 2007-07-19 | Fujitsu Limited | 半導体回路 |
-
1988
- 1988-07-25 JP JP63184869A patent/JPH088490B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007080635A1 (ja) * | 2006-01-12 | 2007-07-19 | Fujitsu Limited | 半導体回路 |
| JPWO2007080635A1 (ja) * | 2006-01-12 | 2009-06-11 | 富士通株式会社 | 半導体回路 |
| JP4685883B2 (ja) * | 2006-01-12 | 2011-05-18 | 富士通株式会社 | 半導体回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088490B2 (ja) | 1996-01-29 |
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