JPH088491B2 - Ｎｒｚデータ復調装置 - Google Patents
Ｎｒｚデータ復調装置Info
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- JPH088491B2 JPH088491B2 JP2197524A JP19752490A JPH088491B2 JP H088491 B2 JPH088491 B2 JP H088491B2 JP 2197524 A JP2197524 A JP 2197524A JP 19752490 A JP19752490 A JP 19752490A JP H088491 B2 JPH088491 B2 JP H088491B2
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- 230000004044 response Effects 0.000 claims description 3
- 239000003990 capacitor Substances 0.000 description 11
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、ベージングシステムやコードレス電話など
NRZ符号によりデータ伝送を行なうシステムに利用され
るNRZデータ復調装置に関する。
NRZ符号によりデータ伝送を行なうシステムに利用され
るNRZデータ復調装置に関する。
（ロ）従来の技術 昭和63年５月30日付で日刊工業新聞社より発行された
「移動体通信のはなし」第51頁に記載されているように
NRZ符号化されたデータを受信する受信装置が知られて
いる。第３図は、その様なNRZデータ復調装置を示すも
ので、高周波増幅ブロック（31）、周波数変換ブロック
（32）、中間周波数増幅ブロック（33）、FM検波ブロッ
ク（34）、低域フィルタ（35）、波形整形回路（36）お
よびCPU（37）から構成されており、CPU（37）は波形整
形回路（36）の出力パルス幅を弁別する復調および復調
信号に基づく受信ブロックの制御、呼出し、あるいは表
示を行なう。
「移動体通信のはなし」第51頁に記載されているように
NRZ符号化されたデータを受信する受信装置が知られて
いる。第３図は、その様なNRZデータ復調装置を示すも
ので、高周波増幅ブロック（31）、周波数変換ブロック
（32）、中間周波数増幅ブロック（33）、FM検波ブロッ
ク（34）、低域フィルタ（35）、波形整形回路（36）お
よびCPU（37）から構成されており、CPU（37）は波形整
形回路（36）の出力パルス幅を弁別する復調および復調
信号に基づく受信ブロックの制御、呼出し、あるいは表
示を行なう。
上記のように構成されるNRZデータ受信装置において
は、周波数変換ブロック（32）の局部発振周波数の変
動、FM検波ブロック（34）の特性変動等によってFM検波
ブロック（34）の検波出力の直流レベルが変動する。パ
ルス幅の弁別により復調が行なわれるFSK復調では、直
流レベルが存在する為に、検波出力を単に零電位と比較
する波形整形回路によって忠実な復調を行なうことがで
きない。そこで、第４図に図示するような波形整形回路
が一般に使用されている。
は、周波数変換ブロック（32）の局部発振周波数の変
動、FM検波ブロック（34）の特性変動等によってFM検波
ブロック（34）の検波出力の直流レベルが変動する。パ
ルス幅の弁別により復調が行なわれるFSK復調では、直
流レベルが存在する為に、検波出力を単に零電位と比較
する波形整形回路によって忠実な復調を行なうことがで
きない。そこで、第４図に図示するような波形整形回路
が一般に使用されている。
第４図を参照すると、端子（41）には第３図の低域フ
ィルタ（35）を介してFM検波信号Vdetが入力されてい
る。この端子（41）と比較器（42）の非反転入力端子間
には抵抗R41とコンデンサC41からなる時定数回路が接続
されている。この回路の時定数は扱う信号の周波数が数
百Hzであることから比較的大きく設定されている。ま
た、端子（41）と比較器（42）の反転入力端子間には抵
抗R41と抵抗値が等しい抵抗R42が接続されてオフセット
の防止が図られている。さらに、比較器（42）の電源端
子は制御トランジスタQ41を介して接地されており、制
御トランジスタQ41のベースに間欠的にハイレベルとな
るバッテリセーブ信号（以下、単に制御信号と称する）
VBSを入力することによって波形整形回路を間欠動作さ
せ、消費電力を低下させている。なお、この制御信号V
BSはNRZデータ受信システムの他のブロックにも供給さ
れている。
ィルタ（35）を介してFM検波信号Vdetが入力されてい
る。この端子（41）と比較器（42）の非反転入力端子間
には抵抗R41とコンデンサC41からなる時定数回路が接続
されている。この回路の時定数は扱う信号の周波数が数
百Hzであることから比較的大きく設定されている。ま
た、端子（41）と比較器（42）の反転入力端子間には抵
抗R41と抵抗値が等しい抵抗R42が接続されてオフセット
の防止が図られている。さらに、比較器（42）の電源端
子は制御トランジスタQ41を介して接地されており、制
御トランジスタQ41のベースに間欠的にハイレベルとな
るバッテリセーブ信号（以下、単に制御信号と称する）
VBSを入力することによって波形整形回路を間欠動作さ
せ、消費電力を低下させている。なお、この制御信号V
BSはNRZデータ受信システムの他のブロックにも供給さ
れている。
第５図を参照して上記した波形整形回路の動作を説明
する。制御信号VBSは期間ＩとIIでハイレベルとなり期
間IIIでローレベルとなる間欠信号であり、制御信号VBS
がハイレベルになると、比較器（42）が動作状態となる
と共に他のブロックも動作を開始してFM検波信号Vdetが
端子（41）に入力される。そして、制御信号VBSの立ち
上がりから略τ（＝C41R41）時間経過する期間IIには時
定数回路がFM検波信号Vdetの平均値Vavを比較器（42）
の非反転入力端子に入力する。期間IIが終了し制御信号
VBSがローレベルになる期間IIIには、時定数回路のコン
デンサC41の充電電荷は抵抗R41、低域フィルタ（35）を
介して放電される。したがって、制御信号VBSがハイレ
ベルとなる各サイクルのうち期間IIでのみ比較器（42）
が正確な波形整形を行なう。なお、図のFM検波信号Vdet
波形は単一レベルで変調されたものに対応する。また、
各波形の振幅は任意に目盛られている。
する。制御信号VBSは期間ＩとIIでハイレベルとなり期
間IIIでローレベルとなる間欠信号であり、制御信号VBS
がハイレベルになると、比較器（42）が動作状態となる
と共に他のブロックも動作を開始してFM検波信号Vdetが
端子（41）に入力される。そして、制御信号VBSの立ち
上がりから略τ（＝C41R41）時間経過する期間IIには時
定数回路がFM検波信号Vdetの平均値Vavを比較器（42）
の非反転入力端子に入力する。期間IIが終了し制御信号
VBSがローレベルになる期間IIIには、時定数回路のコン
デンサC41の充電電荷は抵抗R41、低域フィルタ（35）を
介して放電される。したがって、制御信号VBSがハイレ
ベルとなる各サイクルのうち期間IIでのみ比較器（42）
が正確な波形整形を行なう。なお、図のFM検波信号Vdet
波形は単一レベルで変調されたものに対応する。また、
各波形の振幅は任意に目盛られている。
（ハ）発明が解決しようとする課題 ところで、第４図のコンデンサC41の充電電圧は、正
常動作時に入力信号の平均直流電圧となっており、そう
することで正確な判別が可能となっている。これは、入
力信号自身がほとんど直流成分を有さない、ということ
が前提となっている。ところが、実際には前記入力信号
が直流分を持つ場合があり、その場合第４図の回路は正
確な判別を行なえないという問題があった。入力信号が
直流成分を有するとは、同一極性の符号が連続する場合
の事であり、例えば「11000001111」のように０や１が
連続する場合を示している。このように０や１が何回も
連続して第４図の波形整形回路に印加されると、コンデ
ンサC41の充電電圧は、０又は１に応じた値に偏ってし
まい誤判別の原因となる。第２図にページャの信号構成
を示す。第２図から明らかなようにビット同期信号期間
においては０と１が繰り返えすので問題ないが、フレー
ム同期信号期間においては０や１が３回続く場合があ
り、この際問題となる。
常動作時に入力信号の平均直流電圧となっており、そう
することで正確な判別が可能となっている。これは、入
力信号自身がほとんど直流成分を有さない、ということ
が前提となっている。ところが、実際には前記入力信号
が直流分を持つ場合があり、その場合第４図の回路は正
確な判別を行なえないという問題があった。入力信号が
直流成分を有するとは、同一極性の符号が連続する場合
の事であり、例えば「11000001111」のように０や１が
連続する場合を示している。このように０や１が何回も
連続して第４図の波形整形回路に印加されると、コンデ
ンサC41の充電電圧は、０又は１に応じた値に偏ってし
まい誤判別の原因となる。第２図にページャの信号構成
を示す。第２図から明らかなようにビット同期信号期間
においては０と１が繰り返えすので問題ないが、フレー
ム同期信号期間においては０や１が３回続く場合があ
り、この際問題となる。
（ニ）課題を解決するための手段 本発明は、上述の点に鑑み成されたもので、検波され
たNRZデータの平均直流電圧を検出する積分回路と、前
記NRZデータと前記積分回路の出力電圧とを比較する比
較回路と、呼出し信号に応じて記憶しているデータを発
生するメモリと、前記比較回路の出力信号をデコード
し、そのデコード出力に応じて前記メモリに呼出し信号
を印加するデコーダと、を備えるNRZデータ復調装置に
おいて、前記積分回路のコンデンサの電荷を保持させる
保持手段を設け、NRZデータの同期を取るための同期信
号期間になったことを前記デコーダで検出すると、その
検出出力に応じて前記保持手段を動作させるようにした
ことを特徴とする。
たNRZデータの平均直流電圧を検出する積分回路と、前
記NRZデータと前記積分回路の出力電圧とを比較する比
較回路と、呼出し信号に応じて記憶しているデータを発
生するメモリと、前記比較回路の出力信号をデコード
し、そのデコード出力に応じて前記メモリに呼出し信号
を印加するデコーダと、を備えるNRZデータ復調装置に
おいて、前記積分回路のコンデンサの電荷を保持させる
保持手段を設け、NRZデータの同期を取るための同期信
号期間になったことを前記デコーダで検出すると、その
検出出力に応じて前記保持手段を動作させるようにした
ことを特徴とする。
（ホ）作 用 本発明に依れば、デコーダで、到来しているNRZデー
タが同期を取るための同期信号期間になったことを検出
すると、その検出出力に応じて積分回路の充電電圧を保
持させているので、その後に直流分を持ったデータが印
加されても正確に判別することが出来る。
タが同期を取るための同期信号期間になったことを検出
すると、その検出出力に応じて積分回路の充電電圧を保
持させているので、その後に直流分を持ったデータが印
加されても正確に判別することが出来る。
（ヘ）実施例 第１図は本発明の一実施例を示すもので、（１）は低
域フィルタ（35）の出力電圧を電流に変換するV/I（電
圧−電流）変換回路、（２）は前記V/I変換回路（１）
の出力電流を充電する積分用のコンデンサ、（３）は比
較回路、（４）は呼出し信号に応じて記憶しているデー
タを発生するROM（リードオンリーメモリ）、（５）は
前記比較回路（３）の出力信号をデコードし、そのデコ
ード出力に応じて前記ROM（４）に呼出し信号を印加す
るデコーダ、（６）及び（７）は前記デコード（５）の
検出出力に応じて開閉する第１及び第２スイッチであ
る。
域フィルタ（35）の出力電圧を電流に変換するV/I（電
圧−電流）変換回路、（２）は前記V/I変換回路（１）
の出力電流を充電する積分用のコンデンサ、（３）は比
較回路、（４）は呼出し信号に応じて記憶しているデー
タを発生するROM（リードオンリーメモリ）、（５）は
前記比較回路（３）の出力信号をデコードし、そのデコ
ード出力に応じて前記ROM（４）に呼出し信号を印加す
るデコーダ、（６）及び（７）は前記デコード（５）の
検出出力に応じて開閉する第１及び第２スイッチであ
る。
尚、第１図において、第３図と同一の回路素子につい
ては、同一の符号を付し説明を省略する。
ては、同一の符号を付し説明を省略する。
第１図において、第２図に示す如きページャの信号が
FM検波ブロック（34）で検波され、更に低域フィルタ
（35）で不要成分が除去された後、V/I変換回路（１）
及び比較回路（３）に印加されたとする。まず、ビット
同期信号期間には、０と１のレベルが順に繰り返えし、
その繰り返えしに応じた電流がV/I変換回路（１）から
コンデンサ（２）に流れる。尚、初期状態において、第
１及び第２スイッチ（６）及び（７）は閉じている。第
１スイッチ（６）の閉成に伴い、トランジスタ（８）は
オンしておりV/I変換回路（１）は動作している。その
為、コンデンサ（２）には前記０及び１の平均レベル
（1/2）が充電されるので、比較回路（３）の出力端に
は正確にレベル比較された出力（波形整形出力）が得ら
れる。ここで、前記出力がデコーダ（５）に印加される
と、デコーダ（５）はそのデコードを行ない、０と１が
９ビット続くことを検出し、ビット同期信号期間である
と判別する。すると、デコーダ（５）は第１及び第２ス
イッチ（６）及び（７）を開かせる。第１スイッチ
（６）の開成に応じてトランジスタ（８）がオフとな
り、V/I変換回路（１）が動作を停止する。又、第２ス
イッチ（７）の開成に応じてコンデンサ（２）からV/I
変換回路（１）の出力側を見たインピーダンスが非常に
大きくなり、放電が防止される。その為コンデンサ
（２）には前述の充電電圧がそのまま保持される。ビッ
ト同期信号期間が終わると、 次にフレーム同期信号期間及びグループ指定信号期間
が続き、その後伝達させたい内容のデータが続くが、コ
ンデンサ（２）はその期間中前述の電圧を保持する。そ
の為、正確な判別出力が比較回路（３）の出力端に現わ
れる。その結果、表示させたいメッセージ等を出力端子
（９）に得ることが出来る。そして、伝達させたい内容
が終了すると、終了したことをデコーダ（５）で検出
し、その検出出力に応じて第１及び第２スイッチ（６）
及び（７）を閉じて、初期状態に復帰させる。そうする
ことで、次の受信の待機状態となる。
FM検波ブロック（34）で検波され、更に低域フィルタ
（35）で不要成分が除去された後、V/I変換回路（１）
及び比較回路（３）に印加されたとする。まず、ビット
同期信号期間には、０と１のレベルが順に繰り返えし、
その繰り返えしに応じた電流がV/I変換回路（１）から
コンデンサ（２）に流れる。尚、初期状態において、第
１及び第２スイッチ（６）及び（７）は閉じている。第
１スイッチ（６）の閉成に伴い、トランジスタ（８）は
オンしておりV/I変換回路（１）は動作している。その
為、コンデンサ（２）には前記０及び１の平均レベル
（1/2）が充電されるので、比較回路（３）の出力端に
は正確にレベル比較された出力（波形整形出力）が得ら
れる。ここで、前記出力がデコーダ（５）に印加される
と、デコーダ（５）はそのデコードを行ない、０と１が
９ビット続くことを検出し、ビット同期信号期間である
と判別する。すると、デコーダ（５）は第１及び第２ス
イッチ（６）及び（７）を開かせる。第１スイッチ
（６）の開成に応じてトランジスタ（８）がオフとな
り、V/I変換回路（１）が動作を停止する。又、第２ス
イッチ（７）の開成に応じてコンデンサ（２）からV/I
変換回路（１）の出力側を見たインピーダンスが非常に
大きくなり、放電が防止される。その為コンデンサ
（２）には前述の充電電圧がそのまま保持される。ビッ
ト同期信号期間が終わると、 次にフレーム同期信号期間及びグループ指定信号期間
が続き、その後伝達させたい内容のデータが続くが、コ
ンデンサ（２）はその期間中前述の電圧を保持する。そ
の為、正確な判別出力が比較回路（３）の出力端に現わ
れる。その結果、表示させたいメッセージ等を出力端子
（９）に得ることが出来る。そして、伝達させたい内容
が終了すると、終了したことをデコーダ（５）で検出
し、その検出出力に応じて第１及び第２スイッチ（６）
及び（７）を閉じて、初期状態に復帰させる。そうする
ことで、次の受信の待機状態となる。
尚、第２スイッチ（７）が開いている際、コンデンサ
（２）は、比較回路（３）の非反転入力端子（＋）に対
してわずかながら放電（一般にトランジスタのベース電
流分）しているが、非常に微少であり数10秒程度の保持
は充分に可能である。
（２）は、比較回路（３）の非反転入力端子（＋）に対
してわずかながら放電（一般にトランジスタのベース電
流分）しているが、非常に微少であり数10秒程度の保持
は充分に可能である。
（ト）発明の効果 以上述べた如く、本発明に依れば、入力信号の正確な
波形整形を行なうことが出来るNRZデータ復調装置を提
供することが出来る。
波形整形を行なうことが出来るNRZデータ復調装置を提
供することが出来る。
第１図は、本発明の一実施例を示す回路図、第２図はペ
ージャの信号構成図、第３図はNRZデータ受信システム
のブロック図、第４図は従来の波形整形回路の回路図、
及び第５図は第４図の説明に供する為の波形図である。
ージャの信号構成図、第３図はNRZデータ受信システム
のブロック図、第４図は従来の波形整形回路の回路図、
及び第５図は第４図の説明に供する為の波形図である。
Claims (2)
- 【請求項１】検波されたNRZデータの平均直流電圧を検
出する積分回路と、 前記NRZデータと前記積分回路の出力電圧とを比較する
比較回路と、 呼出し信号に応じて記憶しているデータを発生するメモ
リと、 前記比較回路の出力信号をデコードし、そのデコード出
力に応じて前記メモリに呼出し信号を印加するデコーダ
と、 を備えるNRZデータ復調装置において、 前記積分回路のコンデンサの電荷を保持させる保持手段
を設け、NRZデータの同期を取るための同期信号期間に
なったことを前記デコーダで検出すると、その検出出力
に応じて前記保持手段を動作させるようにしたことを特
徴とするNRZデータ復調装置。 - 【請求項２】前記同期信号期間は、直流分を含まないビ
ット同期信号期間であることを特徴とするNRZデータ復
調装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2197524A JPH088491B2 (ja) | 1990-07-25 | 1990-07-25 | Ｎｒｚデータ復調装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2197524A JPH088491B2 (ja) | 1990-07-25 | 1990-07-25 | Ｎｒｚデータ復調装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0482418A JPH0482418A (ja) | 1992-03-16 |
| JPH088491B2 true JPH088491B2 (ja) | 1996-01-29 |
Family
ID=16375901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2197524A Expired - Fee Related JPH088491B2 (ja) | 1990-07-25 | 1990-07-25 | Ｎｒｚデータ復調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088491B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5638405A (en) * | 1994-02-04 | 1997-06-10 | Amd | Dual-mode baseband controller for radio-frequency interfaces relating to digital cordless telephones |
-
1990
- 1990-07-25 JP JP2197524A patent/JPH088491B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0482418A (ja) | 1992-03-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |