JPH088663B2 - ス−パ−インポ−ズ回路 - Google Patents
ス−パ−インポ−ズ回路Info
- Publication number
- JPH088663B2 JPH088663B2 JP60261674A JP26167485A JPH088663B2 JP H088663 B2 JPH088663 B2 JP H088663B2 JP 60261674 A JP60261674 A JP 60261674A JP 26167485 A JP26167485 A JP 26167485A JP H088663 B2 JPH088663 B2 JP H088663B2
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- blanking
- character
- charactor
- Prior art date
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はテレビジヨン画面内に、文字等を挿入する場
合に使用できるスーパーインポーズ回路に関する。
合に使用できるスーパーインポーズ回路に関する。
キャラクタゼネレータのキャラクタ信号出力端子とブ
ランキング信号出力端子から出力されるキャラクタ信号
とブランキング信号とを加算してビデオ信号処理ICの単
一の入力端子から該ICに入力させ、このIC内には異なる
検出レベルを有する分離回路を設けてこの分離回路によ
り上記キヤラクタ信号と縁どり信号とを分離し、この分
離された縁どり信号により、上記ビデオ信号処理IC内で
処理されるビデオ信号の所定期間をブランキングし、こ
の期間にキヤラクタ信号を挿入するようになすことによ
り、上記ビデオ信号処理ICには、スーパーインポーズの
ための信号の入力用として１本のピンを設ければ足りる
ことになる。
ランキング信号出力端子から出力されるキャラクタ信号
とブランキング信号とを加算してビデオ信号処理ICの単
一の入力端子から該ICに入力させ、このIC内には異なる
検出レベルを有する分離回路を設けてこの分離回路によ
り上記キヤラクタ信号と縁どり信号とを分離し、この分
離された縁どり信号により、上記ビデオ信号処理IC内で
処理されるビデオ信号の所定期間をブランキングし、こ
の期間にキヤラクタ信号を挿入するようになすことによ
り、上記ビデオ信号処理ICには、スーパーインポーズの
ための信号の入力用として１本のピンを設ければ足りる
ことになる。
ビデオカメラ等より得られるビデオ信号内に、日付け
や時刻等の文字を表わすキヤラクタ信号を挿入する場
合、ビデオ信号に対して、白文字となるキヤラクタ信号
を単に挿入しただけでは、画像が特に白の背景の状態で
は、この文字が見えなくなる問題点があるので、一般的
には文字のまわりに黒の縁どりをすることが行われてい
る。
や時刻等の文字を表わすキヤラクタ信号を挿入する場
合、ビデオ信号に対して、白文字となるキヤラクタ信号
を単に挿入しただけでは、画像が特に白の背景の状態で
は、この文字が見えなくなる問題点があるので、一般的
には文字のまわりに黒の縁どりをすることが行われてい
る。
第４図は従来行われているスーパーインポーズ回路を
示すもので、これについて説明すると、（１）はビデオ
カメラであつて、これより得られる信号は、次段のビデ
オ信号処理IC（２）の入力端子即ちピン（３）に供給さ
れる。この処理IC（２）内にはピン（３）に接続された
クランプ回路（４）、その次段に接続された加算回路
（７）を有する。（８）はその出力端子である。尚、実
際上は、この出力端子（８）の後段には同期信号の合成
回路及び出力回路等が接続される。
示すもので、これについて説明すると、（１）はビデオ
カメラであつて、これより得られる信号は、次段のビデ
オ信号処理IC（２）の入力端子即ちピン（３）に供給さ
れる。この処理IC（２）内にはピン（３）に接続された
クランプ回路（４）、その次段に接続された加算回路
（７）を有する。（８）はその出力端子である。尚、実
際上は、この出力端子（８）の後段には同期信号の合成
回路及び出力回路等が接続される。
（11）はキヤラクタゼネレータであつて、その出力端
子（12）にはキヤラクタ信号Scが、（13）にはブランキ
ング信号Sbがそれぞれ得られ、キヤラクタ信号ScはIC
（２）の端子即ちピン（10）を通じて加算回路（７）に
入力され、ブランキング信号SbはIC（２）の端子即ちピ
ン（９）を通じてブランキング回路（５）に入力され
る。
子（12）にはキヤラクタ信号Scが、（13）にはブランキ
ング信号Sbがそれぞれ得られ、キヤラクタ信号ScはIC
（２）の端子即ちピン（10）を通じて加算回路（７）に
入力され、ブランキング信号SbはIC（２）の端子即ちピ
ン（９）を通じてブランキング回路（５）に入力され
る。
この構成による動作を、例えば数字の「１」を表示す
る場合について、ビデオ信号の１水平期間について簡単
に説明すると、この１水平走査期間内の所定の期間Ｔ内
においてキヤラクタゼネレータ（11）より得られるブラ
ンキング信号Sb（第５図Ａ）は、IC（２）のブランキン
グ回路（５）に供給されるので、このブランキング信号
Sbの期間ビデオ信号はブランキングされる。そしてこの
期間Ｔよりも短い期間において得られたキヤラクタ信号
Sc（第５図Ｂ）が、IC（２）内の加算回路（７）に加算
されるので、結局出力端子（８）には第５図Ｃに示す信
号Soが得られ、この波形図よりも明らかなように、キヤ
ラクタ信号Scの時間的前後において、ブランキング期間
が存在し、これにより表示される文字の前後に黒い縁ど
りが得られる。
る場合について、ビデオ信号の１水平期間について簡単
に説明すると、この１水平走査期間内の所定の期間Ｔ内
においてキヤラクタゼネレータ（11）より得られるブラ
ンキング信号Sb（第５図Ａ）は、IC（２）のブランキン
グ回路（５）に供給されるので、このブランキング信号
Sbの期間ビデオ信号はブランキングされる。そしてこの
期間Ｔよりも短い期間において得られたキヤラクタ信号
Sc（第５図Ｂ）が、IC（２）内の加算回路（７）に加算
されるので、結局出力端子（８）には第５図Ｃに示す信
号Soが得られ、この波形図よりも明らかなように、キヤ
ラクタ信号Scの時間的前後において、ブランキング期間
が存在し、これにより表示される文字の前後に黒い縁ど
りが得られる。
ところで上述した構成によれば、第４図よりも明らか
なように、IC（２）にはこのために２本のピン（９）及
び（10）が必要となり、IC（２）の構成上問題点があ
る。
なように、IC（２）にはこのために２本のピン（９）及
び（10）が必要となり、IC（２）の構成上問題点があ
る。
これを回避するには、ブランキング信号とキヤラクタ
信号とを同時に加算回路に加えるようになることも考え
られるが、この場合は、上記両信号の黒レベルを合わせ
ることが困難なために、安定した縁どりができず、換言
すれば、縁の部分が完全な黒成分でなくなり、文字が見
ずらくなる問題点を有する。
信号とを同時に加算回路に加えるようになることも考え
られるが、この場合は、上記両信号の黒レベルを合わせ
ることが困難なために、安定した縁どりができず、換言
すれば、縁の部分が完全な黒成分でなくなり、文字が見
ずらくなる問題点を有する。
本発明はキャラクタ信号出力端子とブランキング信号
出力端子とを有するキャラクタゼネレータ（11）と、こ
のキャラクタゼネレータ（11）から出力されるキャラク
タ信号Scとブランキング信号Sbとが加算されて単一の入
力端子（15）から入力されるビデオ信号処理IC（２）と
を有するスーパーインポーズ回路であって、このビデオ
信号処理IC（２）が、異なる検出レベルを有し単一の入
力端子（15）から入力されたキャラクタ信号とブランキ
ング信号とを各別に分離する分離回路（６）と、分離さ
れたブランキング信号にて入力されたビデオ信号の所定
箇所をブランキングするブランキング回路（５）と、こ
の分離されたキャラクタ信号をブランキング回路（５）
の出力である所定箇所がブランキングされたビデオ信号
に挿入する加算回路（７）とを備えたことを特徴とする
スーパーインポーズ回路である。
出力端子とを有するキャラクタゼネレータ（11）と、こ
のキャラクタゼネレータ（11）から出力されるキャラク
タ信号Scとブランキング信号Sbとが加算されて単一の入
力端子（15）から入力されるビデオ信号処理IC（２）と
を有するスーパーインポーズ回路であって、このビデオ
信号処理IC（２）が、異なる検出レベルを有し単一の入
力端子（15）から入力されたキャラクタ信号とブランキ
ング信号とを各別に分離する分離回路（６）と、分離さ
れたブランキング信号にて入力されたビデオ信号の所定
箇所をブランキングするブランキング回路（５）と、こ
の分離されたキャラクタ信号をブランキング回路（５）
の出力である所定箇所がブランキングされたビデオ信号
に挿入する加算回路（７）とを備えたことを特徴とする
スーパーインポーズ回路である。
これによりIC（２）のピンは、このキヤラクタを表示
するためのものとして１本で足りることになる。
するためのものとして１本で足りることになる。
以下、第１図〜第３図について本発明によるスーパー
インポーズ回路を説明するに、第４図との対応部分には
同一符号を附してその説明を省略する。
インポーズ回路を説明するに、第４図との対応部分には
同一符号を附してその説明を省略する。
本実施例においてはキヤラクタゼネレータ（11）より
のブランキング信号Sb（第３図Ａ）と、キヤラクタ信号
Sc（第３図Ｂ）とを加算回路（14）において加算して、
第３図Ｃに示す信号Saを得るようになし、一方IC（２）
内には分離回路（６）を設けて、上述した信号SaをIC
（２）の入力端子即ちピン（15）を通じて分離回路
（６）に供給し、ここにおいてこの信号Saを再びブラン
キング信号Sbとキヤラクタ信号Scとに分離し、ブランキ
ング信号Sbをブランキング回路（５）に、又キヤラクタ
信号Scを加算回路（７）にそれぞれ供給するようにした
ものである。
のブランキング信号Sb（第３図Ａ）と、キヤラクタ信号
Sc（第３図Ｂ）とを加算回路（14）において加算して、
第３図Ｃに示す信号Saを得るようになし、一方IC（２）
内には分離回路（６）を設けて、上述した信号SaをIC
（２）の入力端子即ちピン（15）を通じて分離回路
（６）に供給し、ここにおいてこの信号Saを再びブラン
キング信号Sbとキヤラクタ信号Scとに分離し、ブランキ
ング信号Sbをブランキング回路（５）に、又キヤラクタ
信号Scを加算回路（７）にそれぞれ供給するようにした
ものである。
第２図において、上述した分離回路（６）の一例を示
す。これについて説明すると、（15）は上述したIC
（２）のピン、（20）は直流電源端子である。一対のト
ランジスタ（21a）及び（21b）のコレクタを、それぞれ
抵抗器（22a）及び（22c）を通じて電源端子（20）に接
続し、エミツタをそれぞれ定電流回路（27a）及び（27
b）を通じて接地すると共に、抵抗器（26）を介して接
続し、トランジスタ（21a）にはこれと並列的にトラン
ジスタ（23）のコレクタ同志及びエミツタ同志を接続
し、このトランジスタ（23）のベースとトランジスタ
（21b）のベースとを入力端子（25）に接続している。
（24a）及び（24b）はそれぞれトランジスタ（21a）及
び（21b）のコレクタに接続された出力端子である。
す。これについて説明すると、（15）は上述したIC
（２）のピン、（20）は直流電源端子である。一対のト
ランジスタ（21a）及び（21b）のコレクタを、それぞれ
抵抗器（22a）及び（22c）を通じて電源端子（20）に接
続し、エミツタをそれぞれ定電流回路（27a）及び（27
b）を通じて接地すると共に、抵抗器（26）を介して接
続し、トランジスタ（21a）にはこれと並列的にトラン
ジスタ（23）のコレクタ同志及びエミツタ同志を接続
し、このトランジスタ（23）のベースとトランジスタ
（21b）のベースとを入力端子（25）に接続している。
（24a）及び（24b）はそれぞれトランジスタ（21a）及
び（21b）のコレクタに接続された出力端子である。
更に一対のトランジスタ（28a）及び（28b）が設けら
れ、それらのコレクタがそれぞれ抵抗器（29a）及び（2
9b）を通じて電源端子（20）に接続し、エミツタを互に
接続すると共に定電流回路（32）を通じて接地し、トラ
ンジスタ（28a）のベースを上述した入力端子（15）に
接続し、トランジスタ（28b）のベースを入力端子（3
0）に接続し、コレクタを出力端子（31）に接続してい
る。
れ、それらのコレクタがそれぞれ抵抗器（29a）及び（2
9b）を通じて電源端子（20）に接続し、エミツタを互に
接続すると共に定電流回路（32）を通じて接地し、トラ
ンジスタ（28a）のベースを上述した入力端子（15）に
接続し、トランジスタ（28b）のベースを入力端子（3
0）に接続し、コレクタを出力端子（31）に接続してい
る。
このような構成において、入力端子（25）には第３図
Ｃで示される直流電圧E1（例えば2.5V）を印加し、入力
端子（30）には、同じく第３図Ｃで示される直流電圧E2
（例えば2.0V）を印加する。
Ｃで示される直流電圧E1（例えば2.5V）を印加し、入力
端子（30）には、同じく第３図Ｃで示される直流電圧E2
（例えば2.0V）を印加する。
この構成によれば、常時（時点t1以前）は、トランジ
スタ（21a）はカツトオフ状態にあり、従つてトランジ
スタ（23）と（21b）とが差動増幅回路を構成すること
になる。ところでこの状態では、抵抗器（22a）及び（2
2b）が同一値であり、トランジスタ（23）と（21b）と
が互いに同一特性をもつものであるとすれば（実際上は
このような条件を満たすように選ばれる）、トランジス
タ（23）側と（21b）とは互いに電気的にバランスし、
即ち互に同一の大きさの電流が流れて出力端子（24a）
及び（24b）には、第３図Ｅ及びＦに示すようにそれぞ
れ互に等しいある一定のレベル（仮にE0とする）をもつ
た出力が得られる。一方トランジスタ（28a）はオフ、
（28b）はオンであり、よつて出力端子（31）には第３
図Ｄに示すように、低レベルの出力信号（出力「０」）
が得られる。
スタ（21a）はカツトオフ状態にあり、従つてトランジ
スタ（23）と（21b）とが差動増幅回路を構成すること
になる。ところでこの状態では、抵抗器（22a）及び（2
2b）が同一値であり、トランジスタ（23）と（21b）と
が互いに同一特性をもつものであるとすれば（実際上は
このような条件を満たすように選ばれる）、トランジス
タ（23）側と（21b）とは互いに電気的にバランスし、
即ち互に同一の大きさの電流が流れて出力端子（24a）
及び（24b）には、第３図Ｅ及びＦに示すようにそれぞ
れ互に等しいある一定のレベル（仮にE0とする）をもつ
た出力が得られる。一方トランジスタ（28a）はオフ、
（28b）はオンであり、よつて出力端子（31）には第３
図Ｄに示すように、低レベルの出力信号（出力「０」）
が得られる。
この状態で、入力端子（15）に第３図Ｃに示す信号が
供給されると、時点t1〜t4においてトランジスタ（28
a）がオンし、（28b）がオフする。よつて出力端子（3
1）には、ほぼ電流端子（20）の電位（出力「１」）が
得られる。これを第３図Ｄにおいて信号Sbとして示して
いる。
供給されると、時点t1〜t4においてトランジスタ（28
a）がオンし、（28b）がオフする。よつて出力端子（3
1）には、ほぼ電流端子（20）の電位（出力「１」）が
得られる。これを第３図Ｄにおいて信号Sbとして示して
いる。
又、時点t2〜t3においては、入力端子（15）の電位
が、トランジスタ（21b）のベース電位E1より高くなる
ので、トランジスタ（21a）が入力端子（15）の電位よ
り電位E1を差引いた分の電圧に対応しただけ導通状態に
なり、トランジスタ（23）はオフし、トランジスタ（21
b）がトランジスタ（21a）と差動増幅器を構成すること
となつて、トランジスタ（21b）がそれだけ非導通状態
となり、よつて出力端子（24a）及び（24b）には第３図
Ｅ及びＦに示すように逆極性の信号Se及びSfが得られ
る。
が、トランジスタ（21b）のベース電位E1より高くなる
ので、トランジスタ（21a）が入力端子（15）の電位よ
り電位E1を差引いた分の電圧に対応しただけ導通状態に
なり、トランジスタ（23）はオフし、トランジスタ（21
b）がトランジスタ（21a）と差動増幅器を構成すること
となつて、トランジスタ（21b）がそれだけ非導通状態
となり、よつて出力端子（24a）及び（24b）には第３図
Ｅ及びＦに示すように逆極性の信号Se及びSfが得られ
る。
よつて、上述した信号Sdがブランキング回路（５）に
供給されてこれにより映像信号にブランキングをかける
ことができ、信号Sf（又はSe）が加算回路（７）に供給
されてこれによりキヤラクタ表示を行なわせることがで
きる（第３図Ｇの信号Sg参照）。
供給されてこれにより映像信号にブランキングをかける
ことができ、信号Sf（又はSe）が加算回路（７）に供給
されてこれによりキヤラクタ表示を行なわせることがで
きる（第３図Ｇの信号Sg参照）。
尚、この実施例において、出力端子（24a）及び（24
b）を対に構成した理由は、この出力端子の後段が差動
増幅回路に構成された場合に対応するためのものであ
る。
b）を対に構成した理由は、この出力端子の後段が差動
増幅回路に構成された場合に対応するためのものであ
る。
以上接続した本発明によれば、スーパーインポーズに
際して、キヤラクタ信号のまわりに、確実な黒レベルの
信号即ちブランキング信号を挿入することができるのは
勿論であるが、この場合、ビデオ信号処理IC（２）に
は、わずかに一本のピン（15）をつけ足すのみで目的を
達成できる特徴を有するは勿論、ブランキング信号と、
キヤラクタ信号とをそれぞれ異なるレベルで検出してい
ることから、キヤラクタ文字に対して黒い縁どりを安定
につけることが可能である特徴を有する。
際して、キヤラクタ信号のまわりに、確実な黒レベルの
信号即ちブランキング信号を挿入することができるのは
勿論であるが、この場合、ビデオ信号処理IC（２）に
は、わずかに一本のピン（15）をつけ足すのみで目的を
達成できる特徴を有するは勿論、ブランキング信号と、
キヤラクタ信号とをそれぞれ異なるレベルで検出してい
ることから、キヤラクタ文字に対して黒い縁どりを安定
につけることが可能である特徴を有する。
第１図は本発明による回路の一例を示すブロツク図、第
２図はその分離回路の具体的接続図、第３図はその動作
の波形図、第４図は従来の回路を示すブロツク図、第５
図はその動作の説明のための波形図である。 （２）はビデオ信号処理IC、（11）はキヤラクタゼネレ
ータ、（６）は分離回路である。
２図はその分離回路の具体的接続図、第３図はその動作
の波形図、第４図は従来の回路を示すブロツク図、第５
図はその動作の説明のための波形図である。 （２）はビデオ信号処理IC、（11）はキヤラクタゼネレ
ータ、（６）は分離回路である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 飯塚 哲也 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (56)参考文献 特開 昭58−79381（ＪＰ，Ａ) 特公 昭39−8869（ＪＰ，Ｂ１)
Claims (1)
- 【請求項１】キャラクタ信号出力端子とブランキング信
号出力端子とを有するキャラクタゼネレータと、 該キャラクタゼネレータから出力されるキャラクタ信号
とブランキング信号とが加算されて単一の入力端子から
入力されるビデオ信号処理ICとを有するスーパーインポ
ーズ回路であって、上記ビデオ信号処理ICが、 異なる検出レベルを有し上記単一の入力端子から入力さ
れたキャラクタ信号とブランキング信号とを各別に分離
する分離回路と、 上記分離されたブランキング信号にて入力されたビデオ
信号の所定箇所をブランキングするブランキング回路
と、 上記分離されたキャラクタ信号を上記ブランキング回路
出力である所定箇所がブランキングされたビデオ信号に
挿入する加算回路と、 を備えたことを特徴とするスーパーインポーズ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60261674A JPH088663B2 (ja) | 1985-11-21 | 1985-11-21 | ス−パ−インポ−ズ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60261674A JPH088663B2 (ja) | 1985-11-21 | 1985-11-21 | ス−パ−インポ−ズ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62122381A JPS62122381A (ja) | 1987-06-03 |
| JPH088663B2 true JPH088663B2 (ja) | 1996-01-29 |
Family
ID=17365159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60261674A Expired - Lifetime JPH088663B2 (ja) | 1985-11-21 | 1985-11-21 | ス−パ−インポ−ズ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088663B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2771705B2 (ja) * | 1991-03-15 | 1998-07-02 | 三洋電機株式会社 | スーパインポーズ回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5879381A (ja) * | 1981-11-05 | 1983-05-13 | Hitachi Ltd | 文字・図形信号重畳回路 |
-
1985
- 1985-11-21 JP JP60261674A patent/JPH088663B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62122381A (ja) | 1987-06-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |