JPH0887445A - メモリシステム及び画像形成システム - Google Patents
メモリシステム及び画像形成システムInfo
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- JPH0887445A JPH0887445A JP6223859A JP22385994A JPH0887445A JP H0887445 A JPH0887445 A JP H0887445A JP 6223859 A JP6223859 A JP 6223859A JP 22385994 A JP22385994 A JP 22385994A JP H0887445 A JPH0887445 A JP H0887445A
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- Japan
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- memory system
- refresh
- synchronous drams
- image forming
- memory
- Prior art date
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Memory System (AREA)
- Dram (AREA)
- Image Input (AREA)
Abstract
(57)【要約】
【目的】 ハ−ドウェア量、波形品質を注意しなければ
ならない信号線の本数を縮小しつつ、消費電力を減少さ
せ、さらには記憶内容を保持していなければならない領
域についてのみ、省エネルギ−モ−ドとして使用される
パワ−ダウンモ−ドの設定を可能ならしめるメモリシス
テムひいては画像形成システムを提供することにある。 【構成】 画像デ−タを記憶するための記憶手段として
複数のシンクロナスＤＲＡＭを用いるメモリシステムに
おいて、前記複数のシンクロナスＤＲＡＭの内、一部の
シンクロナスＤＲＡＭのクロックイネ−ブル端子の入力
をハイレベルに固定するようにしメモリシステムを構成
する。
ならない信号線の本数を縮小しつつ、消費電力を減少さ
せ、さらには記憶内容を保持していなければならない領
域についてのみ、省エネルギ−モ−ドとして使用される
パワ−ダウンモ−ドの設定を可能ならしめるメモリシス
テムひいては画像形成システムを提供することにある。 【構成】 画像デ−タを記憶するための記憶手段として
複数のシンクロナスＤＲＡＭを用いるメモリシステムに
おいて、前記複数のシンクロナスＤＲＡＭの内、一部の
シンクロナスＤＲＡＭのクロックイネ−ブル端子の入力
をハイレベルに固定するようにしメモリシステムを構成
する。
Description
【産業上の利用分野】本願発明は、画像デ−タを格納す
る画像メモリとしてシンクロナスＤＲＡＭ（同期型ダイ
ナミックランダムアクセスメモリ）を用いるメモリシス
テムに関するものであり、さらには、前記メモリシステ
ムを用いたプリンタ、複写機等の画像形成装置を含む画
像形成システムに関するものである。
る画像メモリとしてシンクロナスＤＲＡＭ（同期型ダイ
ナミックランダムアクセスメモリ）を用いるメモリシス
テムに関するものであり、さらには、前記メモリシステ
ムを用いたプリンタ、複写機等の画像形成装置を含む画
像形成システムに関するものである。
【０００１】
【従来の技術】従来画像メモリは、大容量、低コストを
実現するため、高速ペ−ジモ−ド、スタティック・コラ
ム・モ−ドのＤＲＡＭにて構成されていた。
実現するため、高速ペ−ジモ−ド、スタティック・コラ
ム・モ−ドのＤＲＡＭにて構成されていた。
【０００２】高速ペ−ジモ−ドのＤＲＡＭはＲＡＳをア
サ−トしたままの状態でＣＡＳ及びコラムアドレスを入
力しなおすことで、同一アドレスに対して、高速にラン
ダムアクセスを行うことができる。
サ−トしたままの状態でＣＡＳ及びコラムアドレスを入
力しなおすことで、同一アドレスに対して、高速にラン
ダムアクセスを行うことができる。
【０００３】スタティック・コラム・モ−ドのＤＲＡＭ
は、ＲＡＳをアサ−トしたままの状態で、コラムアドレ
スを変化させることで、高速ペ−ジモ−ド同様、同一行
アドレスに対して高速アクセスが行えるものであり、更
にＣＡＳによって、コラムアドレスをストロ−ブする必
要がないので高速化が可能である。
は、ＲＡＳをアサ−トしたままの状態で、コラムアドレ
スを変化させることで、高速ペ−ジモ−ド同様、同一行
アドレスに対して高速アクセスが行えるものであり、更
にＣＡＳによって、コラムアドレスをストロ−ブする必
要がないので高速化が可能である。
【０００４】ニブルモ−ドのＤＲＡＭは、通常のアクセ
ス終了後、ＲＡＳをアサ−トしたままの状態でＣＡＳを
トグルさせることによって、下位の２ビット分がインク
リメントされたアドレスのデ−タがシ−ケンシャルにア
クセスされる。ニブルモ−ドは、４ワ−ド分しかバ−ス
トアクセスできないけれども、他のモ−ドに比べて高速
であるという特徴を有する。
ス終了後、ＲＡＳをアサ−トしたままの状態でＣＡＳを
トグルさせることによって、下位の２ビット分がインク
リメントされたアドレスのデ−タがシ−ケンシャルにア
クセスされる。ニブルモ−ドは、４ワ−ド分しかバ−ス
トアクセスできないけれども、他のモ−ドに比べて高速
であるという特徴を有する。
【０００５】しかしながら、高速にアクセスできると言
っても、おのずから限界があり、そのサイクルタイム
は、４０ｎｓｅｃ（２５ＭＨｚ）程度であり、さらに高
速アクセスを実現するためには、バス幅を広げたり、高
価なＳＲＡＭを使用する必要があった。なお、バス幅を
広げた場合は、高速化が可能となる一方で、制御回路の
複雑化、遅延時間が増加、メモリシステムを構成する最
低構成単位の拡大という数々の問題点が存在した。
っても、おのずから限界があり、そのサイクルタイム
は、４０ｎｓｅｃ（２５ＭＨｚ）程度であり、さらに高
速アクセスを実現するためには、バス幅を広げたり、高
価なＳＲＡＭを使用する必要があった。なお、バス幅を
広げた場合は、高速化が可能となる一方で、制御回路の
複雑化、遅延時間が増加、メモリシステムを構成する最
低構成単位の拡大という数々の問題点が存在した。
【０００６】近年になって、特開平５−１２０１１４号
に記載されているように、シンクロナスＤＲＡＭが提案
されるようになった。このシンクロナスＤＲＡＭは、前
述した従来のＤＲＡＭを完全同期型としたものであり、
ロ−アドレスやコラムアドレスのエントリ、リフレッシ
ュ等をクロックの立上りエッジに対して、コマンドとし
て与えるものである。
に記載されているように、シンクロナスＤＲＡＭが提案
されるようになった。このシンクロナスＤＲＡＭは、前
述した従来のＤＲＡＭを完全同期型としたものであり、
ロ−アドレスやコラムアドレスのエントリ、リフレッシ
ュ等をクロックの立上りエッジに対して、コマンドとし
て与えるものである。
【０００７】更に詳述すれば、デ−タのリ−ドに関して
は、最初のデ−タまでのアクセス時間は従来のＤＲＡＭ
と変わらないが、その後のデ−タがクロックごとに出力
される。この時のアクセスの順番は、モ−ド設定にて行
うのでコラムアドレスをクロックごとに入力する必要が
ない。デ−タのライトに関しては、最初のデ−タからク
ロックごとに入力することができる。そして、このクロ
ックの周期が１００ＭＨｚと高速であるため、高速アク
セスが可能となる。
は、最初のデ−タまでのアクセス時間は従来のＤＲＡＭ
と変わらないが、その後のデ−タがクロックごとに出力
される。この時のアクセスの順番は、モ−ド設定にて行
うのでコラムアドレスをクロックごとに入力する必要が
ない。デ−タのライトに関しては、最初のデ−タからク
ロックごとに入力することができる。そして、このクロ
ックの周期が１００ＭＨｚと高速であるため、高速アク
セスが可能となる。
【０００８】さらには、シンクロナスＤＲＡＭは、完全
同期型であるため、入力信号がクロックに対してセット
アップ、ホ−ルド・タイムを満足するように構成すれば
よく出力信号に対してもクロックからの時間として定義
されるので、比較的制御回路を簡単に実現しやすい。
同期型であるため、入力信号がクロックに対してセット
アップ、ホ−ルド・タイムを満足するように構成すれば
よく出力信号に対してもクロックからの時間として定義
されるので、比較的制御回路を簡単に実現しやすい。
【０００９】
【発明が解決しようとする課題】以上述べたように、シ
ンクロナスＤＲＡＭを使用することで、ＣＰＵの処理速
度を向上させるメモリシステムを提供することができる
が、シンクロナスＤＲＡＭを、省電力モ−ドであるパワ
−ダウンモ−ドにしようとした場合に、クロックイネ−
ブル信号（ＣＫＥ）を高速に変化させなければならない
ことにともない、問題が生ずる。
ンクロナスＤＲＡＭを使用することで、ＣＰＵの処理速
度を向上させるメモリシステムを提供することができる
が、シンクロナスＤＲＡＭを、省電力モ−ドであるパワ
−ダウンモ−ドにしようとした場合に、クロックイネ−
ブル信号（ＣＫＥ）を高速に変化させなければならない
ことにともない、問題が生ずる。
【００１０】クロックイネ−ブル信号（ＣＫＥ）は、パ
ワ−ダウンモ−ドの制御以外に、クロックの立上りエッ
ジを無効にする場合に使用できるが、クロックの立上り
エッジを無効化することは、全てのシステムで必要な訳
ではない。この場合、クロックイネ−ブル信号（ＣＫ
Ｅ）の制御に関するハ−ドウェアが簡素化できるが、パ
ワ−ダウンモ−ド対応にするためには、クロックイネ−
ブル信号（ＣＫＥ）を高速に変化する必要がある。
ワ−ダウンモ−ドの制御以外に、クロックの立上りエッ
ジを無効にする場合に使用できるが、クロックの立上り
エッジを無効化することは、全てのシステムで必要な訳
ではない。この場合、クロックイネ−ブル信号（ＣＫ
Ｅ）の制御に関するハ−ドウェアが簡素化できるが、パ
ワ−ダウンモ−ド対応にするためには、クロックイネ−
ブル信号（ＣＫＥ）を高速に変化する必要がある。
【００１１】特に、画像デ−タを格納する画像メモリの
様に、多数のシンクロナスＤＲＡＭを使用する場合、ク
ロックイネ−ブル信号（ＣＫＥ）に接続される負荷容量
が大きくなり、バッファリングする必要がある。しか
も、クロックイネ−ブル信号はＲＡＳ、ＣＡＳ信号の信
号とは異なり、常にクロック信号の立上りエッジに対し
て、セットアップ、ホ−ルドタイムを満足している必要
がある。
様に、多数のシンクロナスＤＲＡＭを使用する場合、ク
ロックイネ−ブル信号（ＣＫＥ）に接続される負荷容量
が大きくなり、バッファリングする必要がある。しか
も、クロックイネ−ブル信号はＲＡＳ、ＣＡＳ信号の信
号とは異なり、常にクロック信号の立上りエッジに対し
て、セットアップ、ホ−ルドタイムを満足している必要
がある。
【００１２】このため、シンクロナスＤＲＡＭ制御回路
をＡＳＩＣで構成した場合、ＡＳＩＣの外部ピンをクロ
ックイネ−ブル信号（ＣＫＥ）制御信号として難本割り
当てるか、外部に高速のバッファ、若しくは、Ｄフリッ
プフロップを備えなければならなかった。又波形品質を
注意しなければならない信号線が多数存在するという問
題点があった。
をＡＳＩＣで構成した場合、ＡＳＩＣの外部ピンをクロ
ックイネ−ブル信号（ＣＫＥ）制御信号として難本割り
当てるか、外部に高速のバッファ、若しくは、Ｄフリッ
プフロップを備えなければならなかった。又波形品質を
注意しなければならない信号線が多数存在するという問
題点があった。
【００１３】一方において、シンクロナスＤＲＡＭを画
像メモリとして使用する場合には、、画像形成動作にお
いて常に画像デ−タが存在する必要はなく、従って、常
にメモリの内容を記憶しておく必要はない。
像メモリとして使用する場合には、、画像形成動作にお
いて常に画像デ−タが存在する必要はなく、従って、常
にメモリの内容を記憶しておく必要はない。
【００１４】本願発明は、上述の技術課題に鑑みてなさ
れたものであり、その目的とするところは、ハ−ドウェ
ア量、波形品質を注意しなければならない信号線の本数
を縮小しつつ、消費電力を減少させ、さらには記憶内容
を保持していなければならない領域についてのみ、省エ
ネルギ−モ−ドとして使用されるパワ−ダウンモ−ドの
設定を可能ならしめるメモリシステムひいては画像形成
システムを提供することにある。
れたものであり、その目的とするところは、ハ−ドウェ
ア量、波形品質を注意しなければならない信号線の本数
を縮小しつつ、消費電力を減少させ、さらには記憶内容
を保持していなければならない領域についてのみ、省エ
ネルギ−モ−ドとして使用されるパワ−ダウンモ−ドの
設定を可能ならしめるメモリシステムひいては画像形成
システムを提供することにある。
【００１５】
【課題を解決するための手段】本願発明はかかる目的を
達成するために、画像デ−タを記憶するための記憶手段
として複数のシンクロナスＤＲＡＭを用いるメモリシス
テムにおいて、前記複数のシンクロナスＤＲＡＭの内、
一部のシンクロナスＤＲＡＭのクロックイネ−ブル端子
の入力をハイレベルに固定するようにしメモリシステム
を構成する。さらには、かかるメモリシステムを用いて
画像形成システムを構成する。なお、複数のシンクロナ
スＤＲＡＭに格納される画像デ−タは、スキャナ装置又
はホスト装置から提供される。
達成するために、画像デ−タを記憶するための記憶手段
として複数のシンクロナスＤＲＡＭを用いるメモリシス
テムにおいて、前記複数のシンクロナスＤＲＡＭの内、
一部のシンクロナスＤＲＡＭのクロックイネ−ブル端子
の入力をハイレベルに固定するようにしメモリシステム
を構成する。さらには、かかるメモリシステムを用いて
画像形成システムを構成する。なお、複数のシンクロナ
スＤＲＡＭに格納される画像デ−タは、スキャナ装置又
はホスト装置から提供される。
【００１６】
【実施例】本願発明の一実施例について説明する。図１
は、本願発明の一実施例を示す全体ブロック図である。
は、本願発明の一実施例を示す全体ブロック図である。
【００１７】ＣＰＵ１０１は中央処理装置であり、シス
テム全体の制御、及び画像処理等を司る。また、ＣＰＵ
１０１はオンチップにキャッシュメモリを持っている。
ＲＯＭ１０２にはＣＰＵ１０１が実行するプログラム、
各種パラメ−タ等が記憶されている。
テム全体の制御、及び画像処理等を司る。また、ＣＰＵ
１０１はオンチップにキャッシュメモリを持っている。
ＲＯＭ１０２にはＣＰＵ１０１が実行するプログラム、
各種パラメ−タ等が記憶されている。
【００１８】スキャナインタ−フェイス１０３は図示し
ないスキャナ装置とのインタ−フェイスを行う。プリン
タインタ−フェイス１０５は図示しないプリンタとのイ
ンタ−フェイスを行う。
ないスキャナ装置とのインタ−フェイスを行う。プリン
タインタ−フェイス１０５は図示しないプリンタとのイ
ンタ−フェイスを行う。
【００１９】画像メモリ１０６は、複数チップのシンク
ロナスＤＲＡＭ（同期型ダイナミックランダムアクセス
メモリ）によって構成されており、スキャナ装置からス
キャナインタ−フェイスを介して読み込まれた画像情報
としてのスキャナデ−タやホスト装置からホストインタ
−フェイスを介して読み込まれた画像情報としての画像
デ−タを格納する。さらに、この画像メモリ１０６は、
単に画像デ−タを格納するばかりでなく、ＣＰＵ１０１
のワ−キングメモリとして使用され、あるいはインスト
ラクション（命令）のダウンロ−ド先となり、プログラ
ムが実行される場合もある。
ロナスＤＲＡＭ（同期型ダイナミックランダムアクセス
メモリ）によって構成されており、スキャナ装置からス
キャナインタ−フェイスを介して読み込まれた画像情報
としてのスキャナデ−タやホスト装置からホストインタ
−フェイスを介して読み込まれた画像情報としての画像
デ−タを格納する。さらに、この画像メモリ１０６は、
単に画像デ−タを格納するばかりでなく、ＣＰＵ１０１
のワ−キングメモリとして使用され、あるいはインスト
ラクション（命令）のダウンロ−ド先となり、プログラ
ムが実行される場合もある。
【００２０】画像メモリ１０６に格納された画像デ−タ
は、プリンタインタ−フェイスを介して、図示しないプ
リンタに送られる。
は、プリンタインタ−フェイスを介して、図示しないプ
リンタに送られる。
【００２１】尚、シンクロナスＤＲＡＭを画像メモリと
して使用する場合は、前述した通り画像メモリは複数の
シンクロナスＤＲＡＭのチップにより形成される。一般
には画像メモリとしての使用容量にもよるが、８チップ
または１２チップのシンクロナスＤＲＡＭが用いられ
る。ＣＰＵ１０１の外部アクセスはＡＳＩＣ１０７を介
して行われる。
して使用する場合は、前述した通り画像メモリは複数の
シンクロナスＤＲＡＭのチップにより形成される。一般
には画像メモリとしての使用容量にもよるが、８チップ
または１２チップのシンクロナスＤＲＡＭが用いられ
る。ＣＰＵ１０１の外部アクセスはＡＳＩＣ１０７を介
して行われる。
【００２２】第２図は、第１図中のＡＳＩＣ１０７の内
部ブロック図である。
部ブロック図である。
【００２３】ＣＰＵインタ−フェイスユニット２０１
は、ＣＰＵ１０１とのインタ−フェイスを司り、ＣＰＵ
１０１が外部アクセス要求を発行した場合、ア−ビタ−
２０３に対してバスの使用権を要求する。バスが獲得で
きた場合には、ＣＰＵ１０１に対するサ−ビスを開始す
る。
は、ＣＰＵ１０１とのインタ−フェイスを司り、ＣＰＵ
１０１が外部アクセス要求を発行した場合、ア−ビタ−
２０３に対してバスの使用権を要求する。バスが獲得で
きた場合には、ＣＰＵ１０１に対するサ−ビスを開始す
る。
【００２４】リフレッシュ制御ユニット２０２は、内部
にカウンタを持ち、このカウンタの値が一定の値になっ
たときにア−ビタ−２０３に対してリフレッシュを要求
する。
にカウンタを持ち、このカウンタの値が一定の値になっ
たときにア−ビタ−２０３に対してリフレッシュを要求
する。
【００２５】ア−ビタ−２０３は、ＣＰＵインタ−フェ
イスユニット２０１とリフレッシュ制御ユニット２０２
からのリクエストのア−ビトレ−ションを行い、要求内
容に応じてシンクロナスＤＲＡＭ制御ユニット２０４、
Ｉ／Ｏ制御ユニット２０５に命令を発行する。
イスユニット２０１とリフレッシュ制御ユニット２０２
からのリクエストのア−ビトレ−ションを行い、要求内
容に応じてシンクロナスＤＲＡＭ制御ユニット２０４、
Ｉ／Ｏ制御ユニット２０５に命令を発行する。
【００２６】シンクロナスＤＲＡＭ制御ユニット２０４
は、シンクロナスＤＲＡＭに対するアクセス要求、及び
リフレッシュ要求に対するサ−ビスを実行する。尚、こ
のシンクロナスＤＲＡＭ制御ユニット内には、パワ−ダ
ウン制御レジスタを備え、特定の領域についてのみ省電
力モ−ドであるパワ−ダウンモ−ドにすること、解除す
ること、リフレッシュ要求の無効化が可能である。Ｉ／
Ｏ制御ユニット２０５は、Ｉ／Ｏ空間に対するアクセス
要求に対するサ−ビスを実行する。
は、シンクロナスＤＲＡＭに対するアクセス要求、及び
リフレッシュ要求に対するサ−ビスを実行する。尚、こ
のシンクロナスＤＲＡＭ制御ユニット内には、パワ−ダ
ウン制御レジスタを備え、特定の領域についてのみ省電
力モ−ドであるパワ−ダウンモ−ドにすること、解除す
ること、リフレッシュ要求の無効化が可能である。Ｉ／
Ｏ制御ユニット２０５は、Ｉ／Ｏ空間に対するアクセス
要求に対するサ−ビスを実行する。
【００２７】第３図は、通常のリフレッシュ実行のタイ
ミングチャ−トを示したもので、０クロックめにリフレ
ッシュ制御ユニット２０２が信号ＲＥＦＲＥＱをＬ（ロ
−）レベルとすることで、リフレッシュ要求を発行す
る。ア−ビタ−２０３はこれを受け、シンクロナスＤＲ
ＡＭ制御ユニットがリフレッシュ要求受付可能状態にな
っていることを確認し、優先順位の高いリクエストがな
いことを判断し、１クロック目に信号ＲＥＦＡＣＫをＬ
（ロ−）にしてリフレッシュ・リクエストが認められた
ことを示す。リフレッシュ制御ユニット２０２は、２ク
ロック目でリフレッシュ・リクエストが認められたこと
を認識し、リフレッシュ・リクエストをネゲ−トする
（信号ＲＥＦＲＥＱをＨ（ハイ）レベルにする）。
ミングチャ−トを示したもので、０クロックめにリフレ
ッシュ制御ユニット２０２が信号ＲＥＦＲＥＱをＬ（ロ
−）レベルとすることで、リフレッシュ要求を発行す
る。ア−ビタ−２０３はこれを受け、シンクロナスＤＲ
ＡＭ制御ユニットがリフレッシュ要求受付可能状態にな
っていることを確認し、優先順位の高いリクエストがな
いことを判断し、１クロック目に信号ＲＥＦＡＣＫをＬ
（ロ−）にしてリフレッシュ・リクエストが認められた
ことを示す。リフレッシュ制御ユニット２０２は、２ク
ロック目でリフレッシュ・リクエストが認められたこと
を認識し、リフレッシュ・リクエストをネゲ−トする
（信号ＲＥＦＲＥＱをＨ（ハイ）レベルにする）。
【００２８】一方、シンクロナスＤＲＡＭ制御ユニット
は、ＲＥＦＡＣＫをＬ（ロ−）レベルであることを検出
してシンクロナスＤＲＡＭに対してリフレッシュコマン
ドを発行するが、この場合には、内部のパワ−ダウン制
御レジスタがパワ−ダウンモ−ドになっていないため、
信号ＣＳ０と信号ＣＳ１をともにＬ（ロ−）レベルに
し、信号ＲＡＳ及びＣＡＳをＬ（ロ−）レベル、信号Ｗ
ＥをＨ（ハイ）レベルにすることで、全領域（本実施例
では２バンク構成となっている。）をリフレッシュする
ようコマンドを発行する。本実施例では、２バンク分に
同時リフレッシュコマンドを発行するようになっていい
るが、分割リフレッシュを行うよう構成してもかまわな
い。バンク０、バンク１にそれぞれ対応するクロックイ
ネ−ブル信号ＣＫＥ０、ＣＫＥ１は常に、Ｈ（ハイ）レ
ベルに固定されている。
は、ＲＥＦＡＣＫをＬ（ロ−）レベルであることを検出
してシンクロナスＤＲＡＭに対してリフレッシュコマン
ドを発行するが、この場合には、内部のパワ−ダウン制
御レジスタがパワ−ダウンモ−ドになっていないため、
信号ＣＳ０と信号ＣＳ１をともにＬ（ロ−）レベルに
し、信号ＲＡＳ及びＣＡＳをＬ（ロ−）レベル、信号Ｗ
ＥをＨ（ハイ）レベルにすることで、全領域（本実施例
では２バンク構成となっている。）をリフレッシュする
ようコマンドを発行する。本実施例では、２バンク分に
同時リフレッシュコマンドを発行するようになっていい
るが、分割リフレッシュを行うよう構成してもかまわな
い。バンク０、バンク１にそれぞれ対応するクロックイ
ネ−ブル信号ＣＫＥ０、ＣＫＥ１は常に、Ｈ（ハイ）レ
ベルに固定されている。
【００２９】第４図はバンク０の領域のみパワ−ダウン
モ−ドにし、パワ−ダウンモ−ド中であるため、リフレ
ッシュ要求を無効化している様子を示している。まず、
０クロック目で信号ＲＡＳ、ＣＡＳ、ＣＳ０、ＣＫＥ０
をＬ（ロ−）レベルとすることで、セルフリフレッシュ
状態でパワ−ダウンモ−ドにする。バンク１に対するク
ロックイネ−ブル信号ＣＫＥ１は、常にＨ（ハイ）に固
定されている。ここで、セルフリフレッシュ状態とは、
外部からリフレッシュ・コマンドを与えることなく内部
でリフレッシュを実行する状態をいう。
モ−ドにし、パワ−ダウンモ−ド中であるため、リフレ
ッシュ要求を無効化している様子を示している。まず、
０クロック目で信号ＲＡＳ、ＣＡＳ、ＣＳ０、ＣＫＥ０
をＬ（ロ−）レベルとすることで、セルフリフレッシュ
状態でパワ−ダウンモ−ドにする。バンク１に対するク
ロックイネ−ブル信号ＣＫＥ１は、常にＨ（ハイ）に固
定されている。ここで、セルフリフレッシュ状態とは、
外部からリフレッシュ・コマンドを与えることなく内部
でリフレッシュを実行する状態をいう。
【００３０】２クロック目では、リフレッシュ制御ユニ
ットがリフレッシュ要求を発行し、３クロック目でア−
ビタ−はこれを認めるが、シンクロナスＤＲＡＭ制御ユ
ニットは、内部のパワ−ダウン制御レジスタがパワ−ダ
ウンモ−ドであるため、リフレッシュコマンドの発行は
行わない。第４図中には示されていないが、６クロック
目でパワ−ダウン制御レジスタにＣＰＵからパワ−ダウ
ンモ−ドを解除するようにライト（書き込み）が行われ
たために、信号ＣＫＥ０をＨ（ハイ）レベルにしてパワ
−ダウンモ−ドから解除するようコマンドを発行する。
ットがリフレッシュ要求を発行し、３クロック目でア−
ビタ−はこれを認めるが、シンクロナスＤＲＡＭ制御ユ
ニットは、内部のパワ−ダウン制御レジスタがパワ−ダ
ウンモ−ドであるため、リフレッシュコマンドの発行は
行わない。第４図中には示されていないが、６クロック
目でパワ−ダウン制御レジスタにＣＰＵからパワ−ダウ
ンモ−ドを解除するようにライト（書き込み）が行われ
たために、信号ＣＫＥ０をＨ（ハイ）レベルにしてパワ
−ダウンモ−ドから解除するようコマンドを発行する。
【００３１】以上のように、バンク０の領域にはパワ−
ダウンモ−ド対応とし、バンク１の領域にはリフレッシ
ュを行わないようにしているので、ＣＫＥ信号に接続さ
れる負荷容量が小さくでき、またバンク１の領域はパワ
−ダウンモ−ドにしなくても消費電力の削減が可能とな
る。尚、バンク１については、メモリ内容が保証されな
いこととなるが、使用する前にクリアすれば何ら問題は
生じない。
ダウンモ−ド対応とし、バンク１の領域にはリフレッシ
ュを行わないようにしているので、ＣＫＥ信号に接続さ
れる負荷容量が小さくでき、またバンク１の領域はパワ
−ダウンモ−ドにしなくても消費電力の削減が可能とな
る。尚、バンク１については、メモリ内容が保証されな
いこととなるが、使用する前にクリアすれば何ら問題は
生じない。
【００３２】
【発明の効果】以上説明したように本願発明によれば、
一部のシンクロナスＤＲＡＭのみリフレッシュを行わ
れ、消費電力を大幅に抑えることができる。また、省電
力モ−ドであるパワ−ダウンモ−ドに近い効果達成しつ
つ、パワ−ダウンモ−ドに対応した場合に比べ、ハ−ド
ウエア量、波形品質を注意しなければならない信号の本
数を大幅に削減することができる。しかも、メモリ内容
を保持していなければならない領域についてはパワ−ダ
ウンモ−ドにできる。
一部のシンクロナスＤＲＡＭのみリフレッシュを行わ
れ、消費電力を大幅に抑えることができる。また、省電
力モ−ドであるパワ−ダウンモ−ドに近い効果達成しつ
つ、パワ−ダウンモ−ドに対応した場合に比べ、ハ−ド
ウエア量、波形品質を注意しなければならない信号の本
数を大幅に削減することができる。しかも、メモリ内容
を保持していなければならない領域についてはパワ−ダ
ウンモ−ドにできる。
【００３３】
図１は、本願発明に係る一実施例の全体ブロック図であ
る。図２は、図１に示されたＡＳＩＣ１０７の内部ブロ
ック図である。図３は、リフレッシュ実行のタイミング
チャ−トである。図４は、他のリフレッシュ実行のタイ
ミングチャ−トである。
る。図２は、図１に示されたＡＳＩＣ１０７の内部ブロ
ック図である。図３は、リフレッシュ実行のタイミング
チャ−トである。図４は、他のリフレッシュ実行のタイ
ミングチャ−トである。
【００３４】
１０１ ＣＰＵ １０２ ＲＯＭ １０３ スキャナインタ−フェイス １０４ ホストインタ−フェイス １０５ プリンタインタ−フェイス １０６ 画像メモリ １０７ ＡＳＩＣ ２０１ ＣＰＵインタ−フェイスユニット ２０２ リフレッシュ制御ユニット ２０３ ア−ビタ− ２０４ シンクロナスＤＲＡＭ制御ユニット ２０５ Ｉ／Ｏ制御ユニット
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石井 智樹 東京都大田区中馬込１丁目３番６号株式会 社リコー内
Claims (4)
- 【請求項１】 画像デ−タを記憶するための記憶手段と
して複数のシンクロナスＤＲＡＭを用いるメモリシステ
ムにおいて、前記複数のシンクロナスＤＲＡＭの内、一
部のシンクロナスＤＲＡＭのクロックイネ−ブル端子の
入力をハイレベルに固定したことを特徴とするメモリシ
ステム。 - 【請求項２】 画像デ−タを記憶するための記憶手段と
して複数のシンクロナスＤＲＡＭを用いるとともに、前
記複数のシンクロナスＤＲＡＭの内、一部のシンクロナ
スＤＲＡＭのクロックイネ−ブル端子の入力をハイレベ
ルに固定してメモリシステムを構成し、前記メモリシス
テムはプリンタインタ−フェイスを介してプリンタと接
続されることを特徴とする画像形成システム。 - 【請求項３】 前記画像デ−タはスキャナ装置から提供
される画像情報に基づくものであることを特徴とする請
求項２記載の画像形成システム。 - 【請求項４】 前記画像デ−タはホスト装置から提供
される画像情報に基づくものであることを特徴とする請
求項２記載の画像形成システム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22385994A JP3317592B2 (ja) | 1994-09-20 | 1994-09-20 | メモリシステム及び画像形成システム |
| US08/514,863 US5923829A (en) | 1994-08-25 | 1995-08-14 | Memory system, memory control system and image processing system |
| US09/300,769 US6321313B1 (en) | 1994-08-25 | 1999-04-27 | Memory system, memory control system and image processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22385994A JP3317592B2 (ja) | 1994-09-20 | 1994-09-20 | メモリシステム及び画像形成システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0887445A true JPH0887445A (ja) | 1996-04-02 |
| JP3317592B2 JP3317592B2 (ja) | 2002-08-26 |
Family
ID=16804831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22385994A Expired - Fee Related JP3317592B2 (ja) | 1994-08-25 | 1994-09-20 | メモリシステム及び画像形成システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3317592B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998041921A1 (en) * | 1997-03-17 | 1998-09-24 | Hitachi Ltd. | Microprocessor and data processing system |
-
1994
- 1994-09-20 JP JP22385994A patent/JP3317592B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998041921A1 (en) * | 1997-03-17 | 1998-09-24 | Hitachi Ltd. | Microprocessor and data processing system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3317592B2 (ja) | 2002-08-26 |
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