JPH0887486A - 拡張モード・マイクロコントローラ - Google Patents
拡張モード・マイクロコントローラInfo
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- JPH0887486A JPH0887486A JP7235924A JP23592495A JPH0887486A JP H0887486 A JPH0887486 A JP H0887486A JP 7235924 A JP7235924 A JP 7235924A JP 23592495 A JP23592495 A JP 23592495A JP H0887486 A JPH0887486 A JP H0887486A
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- external
- bus
- microcontroller
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
- G06F1/3215—Monitoring of peripheral devices
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/325—Power saving in peripheral device
- G06F1/3253—Power saving in bus
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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- Microcomputers (AREA)
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Abstract
(57)【要約】
【課題】 動作が内部でしか行われていない場合に、外
部線の電力消費および／または無線周波数妨害を低減す
るマイクロコントローラを提供する。 【解決手段】 拡張動作モードでは、マイクロプロセッ
サ（１００）は外部アドレス・バス（１）およびデータ
・バス（４）、ならびに外部メモリ、レジスタおよびそ
の他の周辺装置へのアクセスを許可するために必要なク
ロック線（３）およびリード／ライト線（２）のような
他の線に結合される。マイクロコントローラ（１００）
は、内部または外部リソースのどちらをアクセスするの
かを選択する選択器（８）、およびアクセスすべきリソ
ースが内部か外部かにしたがって外部線またはバスを制
御し、外部線またはバスが用いられていない場合これら
を凍結することによって、電力を節約するコントローラ
（５）とを含む。
部線の電力消費および／または無線周波数妨害を低減す
るマイクロコントローラを提供する。 【解決手段】 拡張動作モードでは、マイクロプロセッ
サ（１００）は外部アドレス・バス（１）およびデータ
・バス（４）、ならびに外部メモリ、レジスタおよびそ
の他の周辺装置へのアクセスを許可するために必要なク
ロック線（３）およびリード／ライト線（２）のような
他の線に結合される。マイクロコントローラ（１００）
は、内部または外部リソースのどちらをアクセスするの
かを選択する選択器（８）、およびアクセスすべきリソ
ースが内部か外部かにしたがって外部線またはバスを制
御し、外部線またはバスが用いられていない場合これら
を凍結することによって、電力を節約するコントローラ
（５）とを含む。
Description
【０００１】
【発明の属する技術分野】本発明はマイクロコントロー
ラに関し、更に特定すれば、単一チップ・モード、およ
びメモリのような付加外部リソースへのアクセスを必要
とする拡張モードの双方で動作することができるマイク
ロコントローラに関するものである。
ラに関し、更に特定すれば、単一チップ・モード、およ
びメモリのような付加外部リソースへのアクセスを必要
とする拡張モードの双方で動作することができるマイク
ロコントローラに関するものである。
【０００２】
【従来の技術】単一チップ動作モードでは、メモリやレ
ジスタのようなリソースは全て当該チップ内部にあり、
内部アドレスおよびデータ・バスを通じて中央処理装置
に接続されている。拡張動作モードでは、外部メモリ、
レジスタおよびその他の周辺装置へのアクセスを可能に
するためには、外部アドレスおよびデータ・バス、なら
びにクロックやリード／ライトのような他の線が必要と
なる。これらの外部バスは、全ての動作がマイクロコン
トローラ内部で行われている場合でも、電力を消費す
る。場合によっては、好ましくない無線周波妨害(rfi:r
adio frequency interference)が発生することもある。
ジスタのようなリソースは全て当該チップ内部にあり、
内部アドレスおよびデータ・バスを通じて中央処理装置
に接続されている。拡張動作モードでは、外部メモリ、
レジスタおよびその他の周辺装置へのアクセスを可能に
するためには、外部アドレスおよびデータ・バス、なら
びにクロックやリード／ライトのような他の線が必要と
なる。これらの外部バスは、全ての動作がマイクロコン
トローラ内部で行われている場合でも、電力を消費す
る。場合によっては、好ましくない無線周波妨害(rfi:r
adio frequency interference)が発生することもある。
【０００３】
【発明が解決しようとする課題】したがって、本発明の
目的は、動作が内部でしか行われていない場合に、上述
のような外部線の電力消費および／または無線周波数妨
害を低減することである。
目的は、動作が内部でしか行われていない場合に、上述
のような外部線の電力消費および／または無線周波数妨
害を低減することである。
【０００４】
【課題を解決するための手段】したがって、本発明は、
外部線またはバスを通じて外部リソースと通信するポー
トを有するマイクロコントローラを提供する。このマイ
クロコントローラは、内部または外部リソースのどちら
にアクセスするかを選択する手段と、アクセスすべきリ
ソースが内部かまたは外部かにしたがって、１本以上の
外部線またはバスの動作を制御する手段とを含む。
外部線またはバスを通じて外部リソースと通信するポー
トを有するマイクロコントローラを提供する。このマイ
クロコントローラは、内部または外部リソースのどちら
にアクセスするかを選択する手段と、アクセスすべきリ
ソースが内部かまたは外部かにしたがって、１本以上の
外部線またはバスの動作を制御する手段とを含む。
【０００５】好ましくは、制御手段をイネーブルおよび
ディゼーブルする手段が提供される。好ましくは、制御
手段は、外部リソースがアクセスされたときにのみ、外
部線またはバスをアクティブにすることができる。外部
線またはバスは、１本以上のアドレス・バス、データ・
バス、ならびにリード／ライト線および外部クロック線
のような制御線とすることができる。アドレス・バスが
アクティブでないとき、バス上に以前からあるアドレス
を維持することが好ましい。制御線は所定レベルに維持
することが好ましい。データ・バスがアクティブでない
とき、フローティング状態とするか、或いは既知の電圧
レベルに固定(pulled to)することができる。
ディゼーブルする手段が提供される。好ましくは、制御
手段は、外部リソースがアクセスされたときにのみ、外
部線またはバスをアクティブにすることができる。外部
線またはバスは、１本以上のアドレス・バス、データ・
バス、ならびにリード／ライト線および外部クロック線
のような制御線とすることができる。アドレス・バスが
アクティブでないとき、バス上に以前からあるアドレス
を維持することが好ましい。制御線は所定レベルに維持
することが好ましい。データ・バスがアクティブでない
とき、フローティング状態とするか、或いは既知の電圧
レベルに固定(pulled to)することができる。
【０００６】好適実施例では、制御手段は、選択手段か
らの第１入力と、イネーブル／ディゼーブル手段(enabl
e/disable means)からの第２入力と、第２ゲートの第１
入力に結合された出力とを含む。第２ゲートは、制御対
象の外部線またはバスに対応する内部線またはバスから
の第２入力と、出力とを有する。
らの第１入力と、イネーブル／ディゼーブル手段(enabl
e/disable means)からの第２入力と、第２ゲートの第１
入力に結合された出力とを含む。第２ゲートは、制御対
象の外部線またはバスに対応する内部線またはバスから
の第２入力と、出力とを有する。
【０００７】制御対象の線またはバスがアドレス・バス
の場合、制御手段は、論理回路の出力と外部アドレス・
バスとの間に結合されたラッチを含むことが好ましい。
の場合、制御手段は、論理回路の出力と外部アドレス・
バスとの間に結合されたラッチを含むことが好ましい。
【０００８】
【実施例】本発明の一実施例を、一例として、マイクロ
コントローラに組み込まれた論理回路を示す図面を参照
しながら、詳細に説明する。
コントローラに組み込まれた論理回路を示す図面を参照
しながら、詳細に説明する。
【０００９】図面に示すように、マイクロコントローラ
（１００）内の論理回路は、外部線またはバスが用いら
れていないとき、これらを凍結(freeze)即ちディゼーブ
ル(disable)するために用いられるものである。これら
の外部線またはバスには、外部アドレス信号ＥＸＴ＿Ａ
ＤＤＲを供給する外部アドレスバス１、外部リード／ラ
イト信号ＥＸＴ＿ＲＷを供給する外部リード／ライト・
バス２、外部クロック信号ＥＸＴ＿Ｅを供給する外部ク
ロック線３、および外部データ信号ＥＸＴ＿ＤＡＴＡを
供給する外部データ・バス４が含まれる。外部データ信
号ＥＸＴ＿ＤＡＴＡは、外部リード／ライト信号ＥＸＴ
＿ＲＷに応じて、外部データ・バス４からの読み取り
や、外部データ・バスへの書き込みを行うことができ
る。
（１００）内の論理回路は、外部線またはバスが用いら
れていないとき、これらを凍結(freeze)即ちディゼーブ
ル(disable)するために用いられるものである。これら
の外部線またはバスには、外部アドレス信号ＥＸＴ＿Ａ
ＤＤＲを供給する外部アドレスバス１、外部リード／ラ
イト信号ＥＸＴ＿ＲＷを供給する外部リード／ライト・
バス２、外部クロック信号ＥＸＴ＿Ｅを供給する外部ク
ロック線３、および外部データ信号ＥＸＴ＿ＤＡＴＡを
供給する外部データ・バス４が含まれる。外部データ信
号ＥＸＴ＿ＤＡＴＡは、外部リード／ライト信号ＥＸＴ
＿ＲＷに応じて、外部データ・バス４からの読み取り
や、外部データ・バスへの書き込みを行うことができ
る。
【００１０】外部データ線またはバスを凍結すべきかを
決定するために、ＯＲゲート５は３本の入力を有する。
第１入力６はリセット信号ＲＥＳＥＴであり、マイクロ
コントローラを起動し、外部線およびバスの凍結を防止
することによって、これら外部線およびバスを初期化す
るときに用いられる。第２入力７は信号ＦＲＥＥＺ＿Ｄ
ＩＳであり、外部バスおよび線を常にアクティブな状態
でマイクロコントローラを動作させたい場合に、選択的
に凍結動作をディゼーブルするために用いられる。第３
入力８は信号ＩＭＭＰであり、アクティブにすべき線ま
たはバスが内部か或いは外部かを示すために、マイクロ
コントローラ内部で発生される。この信号ＩＭＭＰは、
動作が内部のときは通常レベル「１」であるので、信号
ＩＭＭＰはＯＲゲート５に渡される前に、反転器９を通
される。ＯＲゲート５は、その入力のいずれかが「１」
であれば「１」を与えるので、マイクロコントローラが
リセットされている場合、凍結モードがディゼーブルさ
れている場合、または動作が外部バスまたは線上で行わ
れている場合、ＯＲゲート５の出力信号ＦＲＩＭＢは
「１」となる。
決定するために、ＯＲゲート５は３本の入力を有する。
第１入力６はリセット信号ＲＥＳＥＴであり、マイクロ
コントローラを起動し、外部線およびバスの凍結を防止
することによって、これら外部線およびバスを初期化す
るときに用いられる。第２入力７は信号ＦＲＥＥＺ＿Ｄ
ＩＳであり、外部バスおよび線を常にアクティブな状態
でマイクロコントローラを動作させたい場合に、選択的
に凍結動作をディゼーブルするために用いられる。第３
入力８は信号ＩＭＭＰであり、アクティブにすべき線ま
たはバスが内部か或いは外部かを示すために、マイクロ
コントローラ内部で発生される。この信号ＩＭＭＰは、
動作が内部のときは通常レベル「１」であるので、信号
ＩＭＭＰはＯＲゲート５に渡される前に、反転器９を通
される。ＯＲゲート５は、その入力のいずれかが「１」
であれば「１」を与えるので、マイクロコントローラが
リセットされている場合、凍結モードがディゼーブルさ
れている場合、または動作が外部バスまたは線上で行わ
れている場合、ＯＲゲート５の出力信号ＦＲＩＭＢは
「１」となる。
【００１１】外部アドレス・バス１は、ラッチ１０を介
して内部アドレス・バス１１に結合されている。ラッチ
１０は実際には半フリップ・フロップで構成される。内
部アドレス・バス１１はこのラッチのＤポートに結合さ
れ、外部アドレス・バス１はこのラッチのＱポートに結
合されている。ラッチは更にポートＣを有し、ポートＣ
への信号入力が「１」のときポートＤがポートＱに結合
されるが、ポートＣの信号が「０」のときポートＤ，Ｑ
は結合されないという特性を有する。
して内部アドレス・バス１１に結合されている。ラッチ
１０は実際には半フリップ・フロップで構成される。内
部アドレス・バス１１はこのラッチのＤポートに結合さ
れ、外部アドレス・バス１はこのラッチのＱポートに結
合されている。ラッチは更にポートＣを有し、ポートＣ
への信号入力が「１」のときポートＤがポートＱに結合
されるが、ポートＣの信号が「０」のときポートＤ，Ｑ
は結合されないという特性を有する。
【００１２】外部アドレス・バス１を用いるとき、ラッ
チ１０が「透過(transparent)」となって、内部アドレ
ス・バス１１と外部アドレス・バス１双方に同一値が存
在することが望ましい。しかしながら、外部アドレス・
バス１を凍結する、即ちインアクティブにするとき、ラ
ッチ１０はバス１，１１上の以前の値を保持しなければ
ならない。
チ１０が「透過(transparent)」となって、内部アドレ
ス・バス１１と外部アドレス・バス１双方に同一値が存
在することが望ましい。しかしながら、外部アドレス・
バス１を凍結する、即ちインアクティブにするとき、ラ
ッチ１０はバス１，１１上の以前の値を保持しなければ
ならない。
【００１３】したがって、ＯＲゲート５からの出力信号
ＦＲＩＭＢは、ＡＮＤゲート１２の一方の入力として用
いられる。ＡＮＤゲート１２の他方の入力は、アドレス
・クロック線１３からのアドレス・クロック信号ＡＤＤ
Ｒ＿ＳＴＲＯＢである。したがって、ＡＮＤゲート１２
の出力が「１」となるのは、信号ＦＲＩＭＢ，ＡＤＤＲ
＿ＳＴＲＯＢ両方とも「１」であるときのみ、即ち、動
作が外部の場合、凍結がディゼーブルされている場合、
または状態がリセット・モードにありアドレス・クロッ
クが同相であるときである。この場合、ＡＮＤゲート１
２の出力「１」がラッチ１０のポートＣに通され、ポー
トＤ，Ｑが結合される。ＡＮＤゲート１２の出力が
「０」の場合、ポートＤ，Ｑは切断されるので、外部ア
ドレス・バス１は事実上凍結される。ＡＮＤゲート１２
からの出力信号は、反転器１３を通じて、ラッチ１０の
反転Ｃポートにも入力される。
ＦＲＩＭＢは、ＡＮＤゲート１２の一方の入力として用
いられる。ＡＮＤゲート１２の他方の入力は、アドレス
・クロック線１３からのアドレス・クロック信号ＡＤＤ
Ｒ＿ＳＴＲＯＢである。したがって、ＡＮＤゲート１２
の出力が「１」となるのは、信号ＦＲＩＭＢ，ＡＤＤＲ
＿ＳＴＲＯＢ両方とも「１」であるときのみ、即ち、動
作が外部の場合、凍結がディゼーブルされている場合、
または状態がリセット・モードにありアドレス・クロッ
クが同相であるときである。この場合、ＡＮＤゲート１
２の出力「１」がラッチ１０のポートＣに通され、ポー
トＤ，Ｑが結合される。ＡＮＤゲート１２の出力が
「０」の場合、ポートＤ，Ｑは切断されるので、外部ア
ドレス・バス１は事実上凍結される。ＡＮＤゲート１２
からの出力信号は、反転器１３を通じて、ラッチ１０の
反転Ｃポートにも入力される。
【００１４】外部リード／ライト・バス２を凍結するた
めには、外部リード／ライト信号ＥＸＴ＿ＲＷを「１」
にして事実上ＲＥＡＤモードにしなければならない。内
部リード／ライト・バス１４は、ＲＥＡＤの場合
「１」、ＷＲＩＴＥの場合「０」となる、内部リード／
ライト信号ＩＮＴ＿ＲＷを有する。この内部リード／ラ
イト信号ＩＮＴ＿ＲＷは、反転器１６を通じて、ＮＡＮ
Ｄゲート１５の一方の入力として用いられる。ＮＡＮＤ
ゲート１５の他方の入力は、ＯＲゲート５からの出力信
号ＦＲＩＭＢである。したがって、内部リード／ライト
信号ＩＮＴ＿ＲＷが「１」でＲＥＡＤを示すとき、反転
器１６の出力は「０」となり、ＯＲゲート５からの出力
信号ＦＲＩＭＢの値とは無関係に、ＮＡＮＤゲート１５
の出力も「１」となって、ＲＥＡＤを示す。しかしなが
ら、内部リード／ライト信号ＩＮＴ＿ＲＷが「０」でＷ
ＲＩＴＥを示す場合、ＯＲゲート５からの出力信号ＦＲ
ＩＭＢが「１」であれば、即ち、動作が外部であるか、
凍結がディゼーブルされているか、或いは状態がリセッ
ト・モードにある場合、ＮＡＮＤゲート１５の出力は
「０」のみであり、ＷＲＩＴＥを示す。
めには、外部リード／ライト信号ＥＸＴ＿ＲＷを「１」
にして事実上ＲＥＡＤモードにしなければならない。内
部リード／ライト・バス１４は、ＲＥＡＤの場合
「１」、ＷＲＩＴＥの場合「０」となる、内部リード／
ライト信号ＩＮＴ＿ＲＷを有する。この内部リード／ラ
イト信号ＩＮＴ＿ＲＷは、反転器１６を通じて、ＮＡＮ
Ｄゲート１５の一方の入力として用いられる。ＮＡＮＤ
ゲート１５の他方の入力は、ＯＲゲート５からの出力信
号ＦＲＩＭＢである。したがって、内部リード／ライト
信号ＩＮＴ＿ＲＷが「１」でＲＥＡＤを示すとき、反転
器１６の出力は「０」となり、ＯＲゲート５からの出力
信号ＦＲＩＭＢの値とは無関係に、ＮＡＮＤゲート１５
の出力も「１」となって、ＲＥＡＤを示す。しかしなが
ら、内部リード／ライト信号ＩＮＴ＿ＲＷが「０」でＷ
ＲＩＴＥを示す場合、ＯＲゲート５からの出力信号ＦＲ
ＩＭＢが「１」であれば、即ち、動作が外部であるか、
凍結がディゼーブルされているか、或いは状態がリセッ
ト・モードにある場合、ＮＡＮＤゲート１５の出力は
「０」のみであり、ＷＲＩＴＥを示す。
【００１５】外部クロック信号ＥＸＴ＿Ｅを供給する外
部クロック線３は、ＡＮＤゲート１７の出力に結合され
ている。ＡＮＤゲート１７の一方の入力はＯＲゲート５
からの出力信号ＦＲＩＭＢを受けるように結合され、他
方の入力は内部クロック線１８からの内部クロック信号
ＩＮＴ＿Ｅを受けるように結合されている。したがっ
て、ＯＲゲート５からの出力信号ＦＲＩＭＢが「１」の
場合、即ち、動作が外部であるか、凍結がディゼーブル
されているか、或いは状態がリセット・モードにある場
合、外部クロック信号ＥＸＴ＿Ｅは内部クロック信号Ｉ
ＮＴ＿Ｅと同じになる(mimic)。しかしながら、ＯＲゲ
ート５からの出力信号ＦＲＩＭＢが「０」の場合、即
ち、動作が内部であり、凍結がディゼーブルされておら
ず、更に状態がリセット・モードでない場合、ＡＮＤゲ
ート１７の出力は、内部クロック信号ＩＮＴ＿Ｅには関
係なく「０」となり、外部クロック線がディゼーブルさ
れる。
部クロック線３は、ＡＮＤゲート１７の出力に結合され
ている。ＡＮＤゲート１７の一方の入力はＯＲゲート５
からの出力信号ＦＲＩＭＢを受けるように結合され、他
方の入力は内部クロック線１８からの内部クロック信号
ＩＮＴ＿Ｅを受けるように結合されている。したがっ
て、ＯＲゲート５からの出力信号ＦＲＩＭＢが「１」の
場合、即ち、動作が外部であるか、凍結がディゼーブル
されているか、或いは状態がリセット・モードにある場
合、外部クロック信号ＥＸＴ＿Ｅは内部クロック信号Ｉ
ＮＴ＿Ｅと同じになる(mimic)。しかしながら、ＯＲゲ
ート５からの出力信号ＦＲＩＭＢが「０」の場合、即
ち、動作が内部であり、凍結がディゼーブルされておら
ず、更に状態がリセット・モードでない場合、ＡＮＤゲ
ート１７の出力は、内部クロック信号ＩＮＴ＿Ｅには関
係なく「０」となり、外部クロック線がディゼーブルさ
れる。
【００１６】外部データ・バス４は、トランジスタ１９
の一方の電流電極に結合されている。トランジスタ１９
の他方の電流電極は正電圧基準Ｖddに結合されている。
トランジスタ１９は、外部データ・バス４が凍結された
ときに、正しく規定された電圧レベルをこの外部データ
・バス４に与えるために、弱い抵抗を有する。したがっ
て、トランジスタ１９は、その制御電極が、ＯＲゲート
５からの出力信号ＦＲＩＭＢを、反転器２０を通じて受
けるように結合されているので、ＯＲゲート５からの出
力信号ＦＲＩＭＢが「０」のとき、即ち、動作が内部で
あり、凍結がディゼーブルされており、更に状態がリセ
ット・モードでない場合、トランジスタ１９は「オン」
に切り替えられる。
の一方の電流電極に結合されている。トランジスタ１９
の他方の電流電極は正電圧基準Ｖddに結合されている。
トランジスタ１９は、外部データ・バス４が凍結された
ときに、正しく規定された電圧レベルをこの外部データ
・バス４に与えるために、弱い抵抗を有する。したがっ
て、トランジスタ１９は、その制御電極が、ＯＲゲート
５からの出力信号ＦＲＩＭＢを、反転器２０を通じて受
けるように結合されているので、ＯＲゲート５からの出
力信号ＦＲＩＭＢが「０」のとき、即ち、動作が内部で
あり、凍結がディゼーブルされており、更に状態がリセ
ット・モードでない場合、トランジスタ１９は「オン」
に切り替えられる。
【００１７】ＯＲゲート５からの出力信号ＦＲＩＭＢ
は、ＡＮＤゲート２１の一方の入力にも入力される。Ａ
ＮＤゲート２１の他方の入力には、反転器２２を介し
て、内部リード／ライト・バス１４からの内部リード／
ライト信号ＩＮＴ＿ＲＷが入力される。したがって、内
部リード／ライト信号ＩＮＴ＿ＲＷが「０」でＷＲＩＴ
Ｅを示し、しかもＯＲゲート５からの出力信号ＦＲＩＭ
Ｂが「１」の場合、即ち、動作が外部であるか、凍結が
ディゼーブルされているか、或いは状態がリセット・モ
ードにある場合、ＡＮＤゲート２１の出力は「１」とな
る。ＡＮＤゲート２１の出力は、内部データ・バス２４
と外部ライト経路４との間にある三状態バッファ２３を
制御するために用いられ、内部データ信号ＩＮＴ＿ＤＡ
ＴＡを発生する。この信号は、外部データ信号ＥＸＴ＿
ＤＡＴＡとして、外部データ・バス４上に書き込まれ
る。ＡＮＤゲート２１の出力が「１」のとき、三状態バ
ッファ２３はイネーブルされ、ライト経路をアクティブ
にする。
は、ＡＮＤゲート２１の一方の入力にも入力される。Ａ
ＮＤゲート２１の他方の入力には、反転器２２を介し
て、内部リード／ライト・バス１４からの内部リード／
ライト信号ＩＮＴ＿ＲＷが入力される。したがって、内
部リード／ライト信号ＩＮＴ＿ＲＷが「０」でＷＲＩＴ
Ｅを示し、しかもＯＲゲート５からの出力信号ＦＲＩＭ
Ｂが「１」の場合、即ち、動作が外部であるか、凍結が
ディゼーブルされているか、或いは状態がリセット・モ
ードにある場合、ＡＮＤゲート２１の出力は「１」とな
る。ＡＮＤゲート２１の出力は、内部データ・バス２４
と外部ライト経路４との間にある三状態バッファ２３を
制御するために用いられ、内部データ信号ＩＮＴ＿ＤＡ
ＴＡを発生する。この信号は、外部データ信号ＥＸＴ＿
ＤＡＴＡとして、外部データ・バス４上に書き込まれ
る。ＡＮＤゲート２１の出力が「１」のとき、三状態バ
ッファ２３はイネーブルされ、ライト経路をアクティブ
にする。
【００１８】内部リード／ライト・バス１４上の内部リ
ード／ライト信号ＩＮＴ＿ＲＷが「１」でＲＥＡＤを示
すときに、外部データ・バス４から内部データ・バス２
４に外部データ信号ＥＸＴ＿ＤＡＴＡを読み込むため
に、更に別の三状態バッファ２５がリード経路に設けら
れている。このバッファ２５はＡＮＤゲート２６の出力
によって制御される。ＡＮＤゲート２６の入力は、内部
リード／ライト・バス１４からの内部リード／ライト信
号ＩＮＴ＿ＲＷおよび反転器９からの反転ＩＭＭＰ信号
である。したがって、ＩＭＭＰ信号が「０」で外部動作
(external activity)を示す場合、内部リード／ライト
信号は「１」となってＲＥＡＤを示し、三状態バッファ
２５がイネーブルされ、リード経路をアクティブにす
る。リード動作では、マイクロコントローラを起動し外
部線およびバスの凍結を防止しこれらを初期化するとき
に用いられるＲＥＳＥＴ信号も、凍結動作を選択的にデ
ィゼーブルするために用いられるＦＲＥＥＺ＿ＤＩＳ信
号も適切ではない(appropriate)ので、ＡＮＤゲート２
６はＯＲゲート５からの出力信号ＦＲＩＭＢを受け取ら
ないが、反転器９からの反転ＩＭＭＰ信号のみを受け取
ることは明白であろう。
ード／ライト信号ＩＮＴ＿ＲＷが「１」でＲＥＡＤを示
すときに、外部データ・バス４から内部データ・バス２
４に外部データ信号ＥＸＴ＿ＤＡＴＡを読み込むため
に、更に別の三状態バッファ２５がリード経路に設けら
れている。このバッファ２５はＡＮＤゲート２６の出力
によって制御される。ＡＮＤゲート２６の入力は、内部
リード／ライト・バス１４からの内部リード／ライト信
号ＩＮＴ＿ＲＷおよび反転器９からの反転ＩＭＭＰ信号
である。したがって、ＩＭＭＰ信号が「０」で外部動作
(external activity)を示す場合、内部リード／ライト
信号は「１」となってＲＥＡＤを示し、三状態バッファ
２５がイネーブルされ、リード経路をアクティブにす
る。リード動作では、マイクロコントローラを起動し外
部線およびバスの凍結を防止しこれらを初期化するとき
に用いられるＲＥＳＥＴ信号も、凍結動作を選択的にデ
ィゼーブルするために用いられるＦＲＥＥＺ＿ＤＩＳ信
号も適切ではない(appropriate)ので、ＡＮＤゲート２
６はＯＲゲート５からの出力信号ＦＲＩＭＢを受け取ら
ないが、反転器９からの反転ＩＭＭＰ信号のみを受け取
ることは明白であろう。
【００１９】本発明の一特定実施例のみを詳細に説明し
たが、本発明の範囲から逸脱することなく、種々の変更
や改善が当業者によって行われ得ることは認められよ
う。
たが、本発明の範囲から逸脱することなく、種々の変更
や改善が当業者によって行われ得ることは認められよ
う。
【図１】マイクロコントローラに組み込まれた論理回路
を示す図。
を示す図。
１ 外部アドレスバス ２ 外部リード／ライト・バス ３ 外部クロック線 ４ 外部データ・バス ５ＯＲゲート ９，１３，１６，２０ 反転器 １０ ラッチ １１ 内部アドレス・バス １２，１７，２１，２６ ＡＮＤゲート １４ 外部ライト経路 １５ ＮＡＮＤゲート １８ 内部クロック線 １９ トランジスタ ２３，２５ 三状態バッファ ２４ 内部データ・バス １００ マイクロコントローラ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミシェル・ブロン スイス国セー・アシュ1212、セー・アシュ −1006ローザンネ州、ルー・ドゥ・サンプ ロン３ベー (72)発明者 エリック・ボウリアン スイス国グラン・ランシィ州、シェム・ デ・パレッテ17
Claims (9)
- 【請求項１】外部線またはバスを通じて外部リソースと
通信するためのポートを有するマイクロコントローラで
あって：内部または外部リソースのどちらをアクセスす
るのかを選択する選択手段；およびアクセスすべきリソ
ースが内部か外部かによって、前記外部線またはバスの
少なくとも一方の動作を制御する制御手段；から成るこ
とを特徴とするマイクロコントローラ。 - 【請求項２】更に、前記制御手段をイネーブルおよびデ
ィゼーブルするイネーブル／ディゼーブル手段を含むこ
とを特徴とする、請求項１記載のマイクロコントロー
ラ。 - 【請求項３】前記制御手段は：前記選択手段からの第１
入力と、前記イネーブル／ディゼーブル手段からの第２
入力と、制御される外部線またはバスに対応する内部線
またはバスからの第２入力を有する第２ゲートの第１入
力に結合された出力とを有する第１ゲートから成る論理
回路；および出力；を含むことを特徴とする、請求項２
記載のマイクロコントローラ。 - 【請求項４】前記制御手段は、外部リソースをアクセス
するときにのみ、少なくとも１種類の外部線またはバス
をアクティブにすることを特徴とする、請求項１ないし
３のいずれか１項記載のマイクロコントローラ。 - 【請求項５】前記外部線またはバスは、１種類以上のア
ドレス・バス、データ・バス、ならびにリード／ライト
線および外部クロック線のような制御線とすることがで
きることを特徴とする請求項１ないし４記載のマイクロ
コントローラ。 - 【請求項６】前記少なくとも１種類の外部線またはバス
はアドレス・バスであり、該アドレス・バスがアクティ
ブでないとき、前記アドレス・バス上の以前のアドレス
が保持されることを特徴とする、請求項５記載のマイク
ロコントローラ。 - 【請求項７】前記制御手段は、前記論理回路の出力と前
記外部アドレス・バスとの間に結合されたラッチを含む
ことを特徴とする、請求項６記載のマイクロコントロー
ラ。 - 【請求項８】前記少なくとも１種類の外部線またはバス
は制御線であり、アクティブでないとき、所定レベルに
保持されることを特徴とする、請求項５記載のマイクロ
コントローラ。 - 【請求項９】前記少なくとも１種類の外部線またはバス
はデータ・バスであり、該データ・バスがアクティブで
ないとき、既知の電圧レベルに固定されることを特徴と
する、請求項５記載のマイクロコントローラ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9418226.8 | 1994-09-09 | ||
| GB9418226A GB2294339A (en) | 1994-09-09 | 1994-09-09 | Power-saving in an expanded mode microcontroller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0887486A true JPH0887486A (ja) | 1996-04-02 |
Family
ID=10761116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7235924A Pending JPH0887486A (ja) | 1994-09-09 | 1995-08-23 | 拡張モード・マイクロコントローラ |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP0701193A1 (ja) |
| JP (1) | JPH0887486A (ja) |
| KR (1) | KR960011682A (ja) |
| CN (1) | CN1139778A (ja) |
| GB (1) | GB2294339A (ja) |
| SG (1) | SG38873A1 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2228348A (en) * | 1989-01-13 | 1990-08-22 | Texas Instruments Ltd | Memory interface integrated circuit |
| JPH04236682A (ja) * | 1991-01-18 | 1992-08-25 | Mitsubishi Electric Corp | マイクロコンピュータシステム |
| JP3529805B2 (ja) * | 1992-03-27 | 2004-05-24 | ナショナル・セミコンダクター・コーポレイション | ハードウェア制御パワー管理機能と選択可能な入出力制御ピンとを有するマイクロプロセッサ |
-
1994
- 1994-09-09 GB GB9418226A patent/GB2294339A/en not_active Withdrawn
-
1995
- 1995-08-17 EP EP95112908A patent/EP0701193A1/en not_active Withdrawn
- 1995-08-23 JP JP7235924A patent/JPH0887486A/ja active Pending
- 1995-09-06 CN CN95116199A patent/CN1139778A/zh active Pending
- 1995-09-06 SG SG1995001290A patent/SG38873A1/en unknown
- 1995-09-07 KR KR1019950029653A patent/KR960011682A/ko not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0701193A1 (en) | 1996-03-13 |
| SG38873A1 (en) | 1997-04-17 |
| CN1139778A (zh) | 1997-01-08 |
| KR960011682A (ko) | 1996-04-20 |
| GB2294339A (en) | 1996-04-24 |
| GB9418226D0 (en) | 1994-10-26 |
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