JPH0365745A - Ｉｃカード - Google Patents
ＩｃカードInfo
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- JPH0365745A JPH0365745A JP1203213A JP20321389A JPH0365745A JP H0365745 A JPH0365745 A JP H0365745A JP 1203213 A JP1203213 A JP 1203213A JP 20321389 A JP20321389 A JP 20321389A JP H0365745 A JPH0365745 A JP H0365745A
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- switching
- card
- semiconductor memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野ｊ
この発明は半導体記憶素子を搭載したＩＣカードに関す
るものである。
るものである。
第２図および第３図は従来のＩＣカードの内部構造を示
すブロック図で、第２図は８ピツト専用のＩＣカード、
第３図は１６ビツト専用のＩＣカドである。
すブロック図で、第２図は８ピツト専用のＩＣカード、
第３図は１６ビツト専用のＩＣカドである。
まず、第３図の８ビツト専用のＩＣカードの場合、半導
体記憶素子（２） （３）にはアドレスバス（１９）が
それぞれに接続され、さらに半導体記憶素子（２）（３
）にはアドレスデコーダ回路（１）からのチップセレク
ト信号Ｍ （２９） （３０）が接続されている。また
、アドレスデコーダ回路（１）にはカードイネープル信
号線（３５）＞よび最上位アドレス線（４０）が接続さ
れている。
体記憶素子（２） （３）にはアドレスバス（１９）が
それぞれに接続され、さらに半導体記憶素子（２）（３
）にはアドレスデコーダ回路（１）からのチップセレク
ト信号Ｍ （２９） （３０）が接続されている。また
、アドレスデコーダ回路（１）にはカードイネープル信
号線（３５）＞よび最上位アドレス線（４０）が接続さ
れている。
この回路を動作（読みだしもしくは書き込み）可能な状
態にさせるためには、カードイネープル信号（３５）が
１Ｌ”レベル状態にされる。これにより、アドレスデコ
ーダ回路（１）がアクティブな状態となる。つぎに、最
上位アドレス信号（４０）ｂよびアドレス信号（１９）
が与えられる。アドレスデコーダ回路（１）は例えば最
上位アドレス信号（４０）が′Ｌ”レベル状態の場合、
チップセレクト信号（２９） ヲ”Ｉ、”レベル状態、
チップセレクト信ｉ （３０） ヲ”Ｈ”レベル状態に
するので、半導体記憶素子（３）がアクティブ状態、半
導体記憶素子（２）がスタンドバイ状態となり、データ
バス（２５）を介して半導体記憶素子（３）への書き込
みもしくは読みだしが可能となる。最上位アドレス信号
（４０）が＠Ｒ”レベル状態のときはこれと反対となり
、データバス（２４）を介して半導体記憶素子（２）へ
の書き込みもしくは読みだしが可能になる。
態にさせるためには、カードイネープル信号（３５）が
１Ｌ”レベル状態にされる。これにより、アドレスデコ
ーダ回路（１）がアクティブな状態となる。つぎに、最
上位アドレス信号（４０）ｂよびアドレス信号（１９）
が与えられる。アドレスデコーダ回路（１）は例えば最
上位アドレス信号（４０）が′Ｌ”レベル状態の場合、
チップセレクト信号（２９） ヲ”Ｉ、”レベル状態、
チップセレクト信ｉ （３０） ヲ”Ｈ”レベル状態に
するので、半導体記憶素子（３）がアクティブ状態、半
導体記憶素子（２）がスタンドバイ状態となり、データ
バス（２５）を介して半導体記憶素子（３）への書き込
みもしくは読みだしが可能となる。最上位アドレス信号
（４０）が＠Ｒ”レベル状態のときはこれと反対となり
、データバス（２４）を介して半導体記憶素子（２）へ
の書き込みもしくは読みだしが可能になる。
次に、第３図の１６ビツト専用のＩＣカードの場合には
、カードイネープル信号（３５）を５Ｌ”レベル状態に
してアドレス信号（１９）を与えると、半導体記憶素子
４（２）とおよび半導体記憶素子（３）がそれぞれ同時
にアクティブ状態となるため、それぞれの８ビツトデー
タバス（２４） （２５）を介して１６ビツトのデータ
の読みだしもしくは書き込みが可能となる。すなわち、
２つの半導体記憶素子（２） （３）が並列に動作する
ことになる。なか実際には書き込み、読みだし動作ため
の制御信号も設けられているが、その説明に９いてはこ
こでは省略する。
、カードイネープル信号（３５）を５Ｌ”レベル状態に
してアドレス信号（１９）を与えると、半導体記憶素子
４（２）とおよび半導体記憶素子（３）がそれぞれ同時
にアクティブ状態となるため、それぞれの８ビツトデー
タバス（２４） （２５）を介して１６ビツトのデータ
の読みだしもしくは書き込みが可能となる。すなわち、
２つの半導体記憶素子（２） （３）が並列に動作する
ことになる。なか実際には書き込み、読みだし動作ため
の制御信号も設けられているが、その説明に９いてはこ
こでは省略する。
〔発明が解決しようとする課題］
従来のＩＣカードは以上のように構成されていたので、
８ビツト専用のものと１６ビツト専用のものが別々にあ
り、それぞれの内部構造が異なっているために、１枚の
ＩＣカードを８ビツトと１６ビツトで兼用することがで
きないという問題点があった。
８ビツト専用のものと１６ビツト専用のものが別々にあ
り、それぞれの内部構造が異なっているために、１枚の
ＩＣカードを８ビツトと１６ビツトで兼用することがで
きないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、所定の信号を与えることによって半導体記憶
素子の記憶構成を変更し、ＸＣカードのデータバス幅を
切換えることができるＩＣカードを得ることを目的とす
る。
たもので、所定の信号を与えることによって半導体記憶
素子の記憶構成を変更し、ＸＣカードのデータバス幅を
切換えることができるＩＣカードを得ることを目的とす
る。
この発明に係るＩＣカードは、ＩＣカードの記憶部分と
して設けられたＮビット用の複数の半導体記憶素子と、
カード外部からの上位アドレス信号に従って複数の半導
体記憶素子のうちの所定の記憶素子を動作可能な状態に
するアドレスデコーダ回路と、複数の半導体記憶素子へ
接続される各Ｎビットデルタバスにそれぞれ挿入され、
データの入出力制御を行うデータバスバッファ回路と、
アドレスデコーダと複数の半導体記憶素子の間、複数の
半導体記憶素子とデータバスバッファ回路の間、及びア
ドレスデコーダ回路への上位アドレス線上に挿入された
切換回路によって、上記アドレスデコーダ回路、複数の
半導体記憶素子およびデータバスバッファ回路の接続を
切換えるための記憶構成切換手段と、この記憶構成切換
手段の上記各切換回路に切換制御を行うための複数のデ
ータバス切換信号を与えると共に、これらのデータバス
切換信号によって上記データバスバッファ回路へのこれ
を動作可能な状態にするためのカードイネープル信号の
制御を行う切換制御手段とを備え、上記複数の半導体記
憶素子を各々独立に、あるいは複数の半導体記憶素子が
並行に動作するよう記憶構成を切換えて、ＩＣカードの
データバス幅をＮビットと２Ｎピツトと３Ｈビツトと４
Ｎビツト・・・ＭＮビット（Ｎ％Ｍは自然数）とで切換
えを可能にしたものである。
して設けられたＮビット用の複数の半導体記憶素子と、
カード外部からの上位アドレス信号に従って複数の半導
体記憶素子のうちの所定の記憶素子を動作可能な状態に
するアドレスデコーダ回路と、複数の半導体記憶素子へ
接続される各Ｎビットデルタバスにそれぞれ挿入され、
データの入出力制御を行うデータバスバッファ回路と、
アドレスデコーダと複数の半導体記憶素子の間、複数の
半導体記憶素子とデータバスバッファ回路の間、及びア
ドレスデコーダ回路への上位アドレス線上に挿入された
切換回路によって、上記アドレスデコーダ回路、複数の
半導体記憶素子およびデータバスバッファ回路の接続を
切換えるための記憶構成切換手段と、この記憶構成切換
手段の上記各切換回路に切換制御を行うための複数のデ
ータバス切換信号を与えると共に、これらのデータバス
切換信号によって上記データバスバッファ回路へのこれ
を動作可能な状態にするためのカードイネープル信号の
制御を行う切換制御手段とを備え、上記複数の半導体記
憶素子を各々独立に、あるいは複数の半導体記憶素子が
並行に動作するよう記憶構成を切換えて、ＩＣカードの
データバス幅をＮビットと２Ｎピツトと３Ｈビツトと４
Ｎビツト・・・ＭＮビット（Ｎ％Ｍは自然数）とで切換
えを可能にしたものである。
この発明にかけるＩＣカードは、ＩＣカード内のアドレ
スデコーダ回路、複数の半導体記憶素子４よびこれらの
各データバスバッファ回路の接続を切換えるために設け
られたメモリ選択信号切換回路、パス切換回路、最上位
アドレス切換回路訃よびデータバスバッファ回路に与え
るカードイネープル信号を制御するＮビット禁止回路に
複数のデータバス切換信号を与えて、複数の半導体記憶
素子を各々独立に、あるいは複数の半導体記憶素子が並
行に動作するようＩＣカード内の記憶構成を切換えるこ
とによって、−股間にｒｉ ／ ２ Ｎ ／ ３Ｎ／・
−／ｖｎビットの切換え、特に通常使用されるものとし
て８／１６／３２ビツトのデータバス幅の変更が可能と
なる。
スデコーダ回路、複数の半導体記憶素子４よびこれらの
各データバスバッファ回路の接続を切換えるために設け
られたメモリ選択信号切換回路、パス切換回路、最上位
アドレス切換回路訃よびデータバスバッファ回路に与え
るカードイネープル信号を制御するＮビット禁止回路に
複数のデータバス切換信号を与えて、複数の半導体記憶
素子を各々独立に、あるいは複数の半導体記憶素子が並
行に動作するようＩＣカード内の記憶構成を切換えるこ
とによって、−股間にｒｉ ／ ２ Ｎ ／ ３Ｎ／・
−／ｖｎビットの切換え、特に通常使用されるものとし
て８／１６／３２ビツトのデータバス幅の変更が可能と
なる。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例によるＩＣカードの内部構成を
示すブロック図であり、Ｎ／２８／３Ｎ／・・・７ＭＮ
ビット兼用のＩＣカードとして、例えば８／１６／３２
ビツト兼用のＩＣカードが示されている。なか、前記従
来のものと同一もしくは相当する部分は同一符号で示さ
れる。（１）はアドレスデコーダ回路、 （２） （３
） （４） （５）は半導体記憶素子、（６） （７）
（８） （９）はデータバスバッファ回路、（１０）
はメモリ選択信号切換回路、（１５） （１６）は上位
アドレス切換回路、（１１） （１２）は内部データバ
ス（２０） （２１）（２２） （２３）を８／１６／
３２ビツトに切換えるバス切換回路、（１３）はデータ
バスバッファ＜６） ＜７）を制御するための８・１６
ビツト禁止回路、（１４）はデータバスバッファ（８）
を制御するための８ピッｌ−９Ｌ回路、（３３）は８７
１６デ一タパス切換信号、（３４）は３２／８・１＼６
デ一タバス切換信号である。
図はこの発明の一実施例によるＩＣカードの内部構成を
示すブロック図であり、Ｎ／２８／３Ｎ／・・・７ＭＮ
ビット兼用のＩＣカードとして、例えば８／１６／３２
ビツト兼用のＩＣカードが示されている。なか、前記従
来のものと同一もしくは相当する部分は同一符号で示さ
れる。（１）はアドレスデコーダ回路、 （２） （３
） （４） （５）は半導体記憶素子、（６） （７）
（８） （９）はデータバスバッファ回路、（１０）
はメモリ選択信号切換回路、（１５） （１６）は上位
アドレス切換回路、（１１） （１２）は内部データバ
ス（２０） （２１）（２２） （２３）を８／１６／
３２ビツトに切換えるバス切換回路、（１３）はデータ
バスバッファ＜６） ＜７）を制御するための８・１６
ビツト禁止回路、（１４）はデータバスバッファ（８）
を制御するための８ピッｌ−９Ｌ回路、（３３）は８７
１６デ一タパス切換信号、（３４）は３２／８・１＼６
デ一タバス切換信号である。
次に第１図を参照にしなから８／１６／３２ビツト共用
カードの３２ビツト時の動作について説明する。３２ビ
ツト動作をさせるときは３２７８・１６デ一タバス切換
信号（３４）を１■”レベルとする。このときメモリ選
択信号切換回路（１１）はセレクト信号線（３２） （
３１） （３０）とアドレスデコーダ回路（１）との間
を切断し、セレクト信号＠ （２９）とセレクト信号線
（３０） （３１） （３２）を接続するようになって
いる。上位アドレス切換回路（１５） （１６）はオフ
状態のため、アドレスデコーダ回路（１）の入力は上位
アドレス（４０） （４１）の入力にかかわらず、プル
ダウン抵抗（１７） （１ｇ）により１Ｌ”レベルとな
っている。！た、内部データバス切換回路（１１） （
１２）はオフ状態であるので、内部データバス（２０）
（２１） （２２） （２３）が相互に干渉をうける
ことはない。以上の状態にかいて、アドレスバス（１９
）にアドレス入力ヲ与工、カードイネープル入力を１Ｌ
”レベルとすると、セレクト信号線（２９） （３０）
（３１）（３２）は同時に１Ｌ５レベルとなり、半導
体記憶素子（２）（３） （４） （５）はアクティブ
状態となる。このとき、データバスバッファ（９）はカ
ードイネープル入力（３５）の入力によってアクティブ
、筐たデータバスバッファ（８）は８ビツト禁止回路（
１４）の出力信号（３７）が＠Ｌ”Ｖぺ〜となるためア
クティブ、またデータバスバッファ（６）σ）は８・１
６ビツト禁止回路（１３）の出力信号線（３６）が１Ｌ
”レベルとなるためアクティブであるので、外部データ
バス（２４） （２５） （２６） （２７）を通して
３２ビツトの読みだし書き込みが可能となる。
カードの３２ビツト時の動作について説明する。３２ビ
ツト動作をさせるときは３２７８・１６デ一タバス切換
信号（３４）を１■”レベルとする。このときメモリ選
択信号切換回路（１１）はセレクト信号線（３２） （
３１） （３０）とアドレスデコーダ回路（１）との間
を切断し、セレクト信号＠ （２９）とセレクト信号線
（３０） （３１） （３２）を接続するようになって
いる。上位アドレス切換回路（１５） （１６）はオフ
状態のため、アドレスデコーダ回路（１）の入力は上位
アドレス（４０） （４１）の入力にかかわらず、プル
ダウン抵抗（１７） （１ｇ）により１Ｌ”レベルとな
っている。！た、内部データバス切換回路（１１） （
１２）はオフ状態であるので、内部データバス（２０）
（２１） （２２） （２３）が相互に干渉をうける
ことはない。以上の状態にかいて、アドレスバス（１９
）にアドレス入力ヲ与工、カードイネープル入力を１Ｌ
”レベルとすると、セレクト信号線（２９） （３０）
（３１）（３２）は同時に１Ｌ５レベルとなり、半導
体記憶素子（２）（３） （４） （５）はアクティブ
状態となる。このとき、データバスバッファ（９）はカ
ードイネープル入力（３５）の入力によってアクティブ
、筐たデータバスバッファ（８）は８ビツト禁止回路（
１４）の出力信号（３７）が＠Ｌ”Ｖぺ〜となるためア
クティブ、またデータバスバッファ（６）σ）は８・１
６ビツト禁止回路（１３）の出力信号線（３６）が１Ｌ
”レベルとなるためアクティブであるので、外部データ
バス（２４） （２５） （２６） （２７）を通して
３２ビツトの読みだし書き込みが可能となる。
次に１６ビツト動作時は、８７１６デ一タバス切換信号
（３３）を１ｖレベル、３２／８・１６デ一タパス切換
信号（３４）を１Ｌ″レベルとすると、メモリ選択信号
切換回路（ｌＯ）はセレクト信号線（３２） （３０）
とアドレスデコーダ回路（１）との接続を断ち、セレク
ト信号線（３１）と（３２）、セレクト信号線（２９）
と（３０）をそれぞれ接続する。上位アドレス切換回路
（１５）はオフ状態、（１６）はオン状態のため、従っ
て上位アドレス入力（４１）がデコードされてセレクト
信号線（２９） （３１）に現われる。一方、バス切換
回路（１１）はオフ状態で（１２）はオン状態なので、
内部データバス（２０） （２１）は内部データバス（
２２） （２３）にそれぞれ接続されている。さて、カ
ードイネープｌし入力（３５）を１Ｌ”レベルにすると
、上位アドレス入力（４１）に対応して半導体記憶素子
（２） （３）−または（４）（５）のどちらかが選択
される。データバスバッファ（８）は８ビツト禁止回路
（１４）の出力（３７）によってアクティブ、カードイ
ネープル入力（３５）によってデータバスバッファ（９
）もアクティブであるため、外部データバス（２６）
（２７）を通して、半導体記憶素子（２） （３）また
は（４） （５）にデータは書き込みまたは読みだしさ
れる。尚、このときデータバスバッファ（２４）（２５
）は８・１６ビツト禁止回路（１３）からの出力（３６
）が１°Ｖベルであるため非アクティブであって、外部
データバス（２４） （２５）は高インピーダンスに保
たれ、上部書き込みまたは読み出しには何等影響しない
。
（３３）を１ｖレベル、３２／８・１６デ一タパス切換
信号（３４）を１Ｌ″レベルとすると、メモリ選択信号
切換回路（ｌＯ）はセレクト信号線（３２） （３０）
とアドレスデコーダ回路（１）との接続を断ち、セレク
ト信号線（３１）と（３２）、セレクト信号線（２９）
と（３０）をそれぞれ接続する。上位アドレス切換回路
（１５）はオフ状態、（１６）はオン状態のため、従っ
て上位アドレス入力（４１）がデコードされてセレクト
信号線（２９） （３１）に現われる。一方、バス切換
回路（１１）はオフ状態で（１２）はオン状態なので、
内部データバス（２０） （２１）は内部データバス（
２２） （２３）にそれぞれ接続されている。さて、カ
ードイネープｌし入力（３５）を１Ｌ”レベルにすると
、上位アドレス入力（４１）に対応して半導体記憶素子
（２） （３）−または（４）（５）のどちらかが選択
される。データバスバッファ（８）は８ビツト禁止回路
（１４）の出力（３７）によってアクティブ、カードイ
ネープル入力（３５）によってデータバスバッファ（９
）もアクティブであるため、外部データバス（２６）
（２７）を通して、半導体記憶素子（２） （３）また
は（４） （５）にデータは書き込みまたは読みだしさ
れる。尚、このときデータバスバッファ（２４）（２５
）は８・１６ビツト禁止回路（１３）からの出力（３６
）が１°Ｖベルであるため非アクティブであって、外部
データバス（２４） （２５）は高インピーダンスに保
たれ、上部書き込みまたは読み出しには何等影響しない
。
次に、８ビット動作時はデータバス切換信号（３３）
（３４）をＬ”レベルとすると、メモリ選択信号回路（
ｌＯ）はセレクト信号線（２９） （３０） （３１）
（３２）とアドレスデコーダ回路（１）とを接続しセ
レクト信号線間を非接続とする。また、上位アドレス切
換回路（１５） （１６）はオン状態となっているため
、従って上位アドレス（４０） （４１）がデコードさ
れて、セレクト信号線（２９） （３０） （３１）
（３２）に現われる。一方パス切換回路（１１）はオン
状態、（１２）はオフ状態であり、内部データバス（２
０） （２１） （２２）を内部データバス（２３）に
接続している。さて、カードイネープル入力（３５）を
“Ｌ”レベルにすると、上位アドレス入力（４０） （
４１）に対応して、半導体記憶素子（２）（３） （４
） （５）のどれかが選択される。データバスバッファ
（９）はカードイネープル入力によってアクティブであ
るため、外部データバス（２７）を通して半導体記憶素
子（２） （３） （４） （５）にデータ書き込みま
たは読み出しされるＯなか、このときデータバスバッフ
ァ（６） （７） （８）は８ビツト禁止回路（１３）
８・１６ビツト禁止回路（１４）の出力（３６） （
３７）がＨ”レベルであるため非アクティブであって、
データバス（２４） （２５） （２６）は高インピー
ダンスに保たれ、上記書き込みまたは読み出しには何等
関係しない。
（３４）をＬ”レベルとすると、メモリ選択信号回路（
ｌＯ）はセレクト信号線（２９） （３０） （３１）
（３２）とアドレスデコーダ回路（１）とを接続しセ
レクト信号線間を非接続とする。また、上位アドレス切
換回路（１５） （１６）はオン状態となっているため
、従って上位アドレス（４０） （４１）がデコードさ
れて、セレクト信号線（２９） （３０） （３１）
（３２）に現われる。一方パス切換回路（１１）はオン
状態、（１２）はオフ状態であり、内部データバス（２
０） （２１） （２２）を内部データバス（２３）に
接続している。さて、カードイネープル入力（３５）を
“Ｌ”レベルにすると、上位アドレス入力（４０） （
４１）に対応して、半導体記憶素子（２）（３） （４
） （５）のどれかが選択される。データバスバッファ
（９）はカードイネープル入力によってアクティブであ
るため、外部データバス（２７）を通して半導体記憶素
子（２） （３） （４） （５）にデータ書き込みま
たは読み出しされるＯなか、このときデータバスバッフ
ァ（６） （７） （８）は８ビツト禁止回路（１３）
８・１６ビツト禁止回路（１４）の出力（３６） （
３７）がＨ”レベルであるため非アクティブであって、
データバス（２４） （２５） （２６）は高インピー
ダンスに保たれ、上記書き込みまたは読み出しには何等
関係しない。
なか、上記実施例では外部からのデータバス切換信号（
３３） （３４）によう半導体記憶素子（２）（３）
（４） （５）の記憶構成及びデータバス幅を変更する
ようにしたが、ＩＣカード内部に機械的スイッチを設け
てそれ単独かまたはデータバス切換信号（３３） （３
４）との組み合わせによってデータバス幅を変更する方
式な訃、上記実施例では８／１６／３２のデータバス幅
切換えであったが、データバス切換信号線、上位アドレ
ス入力を増やし、メモリ選択切換回路、パス切換回路、
アドレス切換回路、禁止回路をこの発明と同様にして増
やすことにより、Ｎ／２ Ｎ ／３ Ｎ／４ Ｎ ／ｓ
Ｎ ／−／Ｍ Ｎビットのデータバス切換えを可能に
することができる。
３３） （３４）によう半導体記憶素子（２）（３）
（４） （５）の記憶構成及びデータバス幅を変更する
ようにしたが、ＩＣカード内部に機械的スイッチを設け
てそれ単独かまたはデータバス切換信号（３３） （３
４）との組み合わせによってデータバス幅を変更する方
式な訃、上記実施例では８／１６／３２のデータバス幅
切換えであったが、データバス切換信号線、上位アドレ
ス入力を増やし、メモリ選択切換回路、パス切換回路、
アドレス切換回路、禁止回路をこの発明と同様にして増
やすことにより、Ｎ／２ Ｎ ／３ Ｎ／４ Ｎ ／ｓ
Ｎ ／−／Ｍ Ｎビットのデータバス切換えを可能に
することができる。
筐た、上記実施例ではアドレスデコーダ回路（ＩＬメモ
リ選択信号切換回路（１０）、パス切換回路（１１）（
１２）、上位アドレス切換回路（１５） （１６）、８
ビツト禁止回路（１４）、８・１６ビツト禁止回路（１
３）、データバスバッファ（６） （７） （８）（９
）を別々に構成していたが、半導体記憶素子（２）（３
） （４） （５）を除いて他を１つのＩＣ内にまとめ
たものをＩＣカードに使用した方式でもよい。
リ選択信号切換回路（１０）、パス切換回路（１１）（
１２）、上位アドレス切換回路（１５） （１６）、８
ビツト禁止回路（１４）、８・１６ビツト禁止回路（１
３）、データバスバッファ（６） （７） （８）（９
）を別々に構成していたが、半導体記憶素子（２）（３
） （４） （５）を除いて他を１つのＩＣ内にまとめ
たものをＩＣカードに使用した方式でもよい。
以上のようにこの発明によれば、データバス切換信号（
３３） （３４＞によりＩＣカードの半導体記憶素子（
２）（３） （４） （５）の記憶構成及びデータバス
幅を変更できるようにしたので、システム側のデータバ
スが変更しても１枚のカード対応ができる利便性が得ら
れ、筐た例えば、ＮビットデータバスＩＣカードに記憶
されたデータは２Ｎビツトバスシステムまたは４Ｎビツ
トパスシステムに転用が可能である。また、その逆も可
能であることからシステム側のバス幅がかわってもＩＣ
カードの記憶内容の有効活用、相互利用が可能となる。
３３） （３４＞によりＩＣカードの半導体記憶素子（
２）（３） （４） （５）の記憶構成及びデータバス
幅を変更できるようにしたので、システム側のデータバ
スが変更しても１枚のカード対応ができる利便性が得ら
れ、筐た例えば、ＮビットデータバスＩＣカードに記憶
されたデータは２Ｎビツトバスシステムまたは４Ｎビツ
トパスシステムに転用が可能である。また、その逆も可
能であることからシステム側のバス幅がかわってもＩＣ
カードの記憶内容の有効活用、相互利用が可能となる。
【図面の簡単な説明】
第１図はこの発明の一実施例による８／１６／３２／ビ
ツト共用カードの回路ブロック図、第２図、第３図は従
来の８ビツト専用カード及び１６ピツト専用カードの回
路ブロック図である。 図にかいて、（１）はアドレスデコーダ回路、（２）（
３）（４） （５）は半導体記憶素子、（６） （７）
（８） （９）はデータバスバッファ、（１０）はメ
モリ選択信号切換回路、（１１） （１２）はパス切換
回路、（１３）は８・１６ビツト禁止回路、（１４）は
８ビツト禁止回路、（１５） （１６）は上位アドレス
切換回路、（１７） （１８）はプルダウン抵抗、（１
９）はアドレスバス、（２０） （２１） （２２）
（２３）は内部データバス、（２４） （２５） （２
６） （２７）は外部データバス、（２９） （３０）
（３１） （３２）はセレクト信号線、（３３） （
３４）はデータバス切換入力、（３５）はカードイネー
プル入力（４０） （４１）は上位アドレス入力を示す
。 なか、図中、同一符号は同一、ｌたは相当部分を示す。 代 埋 人 大 岩 増 雄１９ 第３図
ツト共用カードの回路ブロック図、第２図、第３図は従
来の８ビツト専用カード及び１６ピツト専用カードの回
路ブロック図である。 図にかいて、（１）はアドレスデコーダ回路、（２）（
３）（４） （５）は半導体記憶素子、（６） （７）
（８） （９）はデータバスバッファ、（１０）はメ
モリ選択信号切換回路、（１１） （１２）はパス切換
回路、（１３）は８・１６ビツト禁止回路、（１４）は
８ビツト禁止回路、（１５） （１６）は上位アドレス
切換回路、（１７） （１８）はプルダウン抵抗、（１
９）はアドレスバス、（２０） （２１） （２２）
（２３）は内部データバス、（２４） （２５） （２
６） （２７）は外部データバス、（２９） （３０）
（３１） （３２）はセレクト信号線、（３３） （
３４）はデータバス切換入力、（３５）はカードイネー
プル入力（４０） （４１）は上位アドレス入力を示す
。 なか、図中、同一符号は同一、ｌたは相当部分を示す。 代 埋 人 大 岩 増 雄１９ 第３図
Claims (1)
- ＩＣカードの記憶部分として設けられたＮビツト用の
複数の半導体記憶素子と、カード外部からの上位アドレ
ス信号に従つて上記複数の半導体記憶素子のうちの所定
の記憶素子を動作可能な状態にするアドレスデコーダ回
路と、上記複数の半導体記憶素子へ接続される各Ｎビツ
トデータバスにそれぞれ挿入され、データの入出力制御
を行うデータバスバツフア回路と、上記アドレスデコー
ダと複数の半導体記憶素子の間、上記複数の半導体記憶
素子とデータバスバツフア回路の間、及び上記アドレス
デコーダ回路への上位アドレス線上に挿入された切換回
路によつて、上記アドレスデコーダ回路、複数の半導体
記憶素子およびデータバスバツフア回路の接続を切換え
るための記憶構成切換手段と、この記憶構成切換手段の
上記各切換回路に切換制御を行うための複数のデータバ
ス切換信号を与えると共に、これらのデータバス切換信
号によつて上記データバスバツフア回路へのこれを動作
可能な状態にするためのカードイネープル信号の制御を
行う切換制御手段とを備え、上記複数の半導体記憶素子
を各々独立に、あるいは複数の記憶素子が並行に動作す
るよう記憶構成を切換えて、ＩＣカードのデータバス幅
をＮビツトと２Ｎビツトと３Ｎビツトと４Ｎビツト・・
・ＭＮビツト（Ｎ，Ｍは自然数）に切換えを可能にした
ことを特徴とするＩＣカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1203213A JPH0365745A (ja) | 1989-08-03 | 1989-08-03 | Ｉｃカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1203213A JPH0365745A (ja) | 1989-08-03 | 1989-08-03 | Ｉｃカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0365745A true JPH0365745A (ja) | 1991-03-20 |
Family
ID=16470340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1203213A Pending JPH0365745A (ja) | 1989-08-03 | 1989-08-03 | Ｉｃカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0365745A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5343030A (en) * | 1991-04-12 | 1994-08-30 | Mitsubishi Denki Kabushiki Kaisha | IC card having flash erase means |
| JP2002023891A (ja) * | 2000-05-01 | 2002-01-25 | Matsushita Electric Ind Co Ltd | 特定用途向けのプログラムを格納したモジュール |
| JP2002355282A (ja) * | 2001-05-31 | 2002-12-10 | Kyushu Hitachi Maxell Ltd | マッサージ機 |
| KR100399620B1 (ko) * | 2001-04-28 | 2003-09-29 | 황돌수 | 물리치료용 안마매트 |
| US7234031B2 (en) | 2003-06-21 | 2007-06-19 | Samsung Electronics Co., Ltd. | Portable storage apparatus and method for freely changing data bus width |
| JP2007193841A (ja) * | 2000-05-01 | 2007-08-02 | Matsushita Electric Ind Co Ltd | 特定用途向けのプログラムを格納したモジュール |
| JP2007220136A (ja) * | 2000-05-01 | 2007-08-30 | Matsushita Electric Ind Co Ltd | モジュールを装着可能なデータ端末装置 |
-
1989
- 1989-08-03 JP JP1203213A patent/JPH0365745A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5343030A (en) * | 1991-04-12 | 1994-08-30 | Mitsubishi Denki Kabushiki Kaisha | IC card having flash erase means |
| JP2002023891A (ja) * | 2000-05-01 | 2002-01-25 | Matsushita Electric Ind Co Ltd | 特定用途向けのプログラムを格納したモジュール |
| JP2007193841A (ja) * | 2000-05-01 | 2007-08-02 | Matsushita Electric Ind Co Ltd | 特定用途向けのプログラムを格納したモジュール |
| JP2007220136A (ja) * | 2000-05-01 | 2007-08-30 | Matsushita Electric Ind Co Ltd | モジュールを装着可能なデータ端末装置 |
| KR100399620B1 (ko) * | 2001-04-28 | 2003-09-29 | 황돌수 | 물리치료용 안마매트 |
| JP2002355282A (ja) * | 2001-05-31 | 2002-12-10 | Kyushu Hitachi Maxell Ltd | マッサージ機 |
| US7234031B2 (en) | 2003-06-21 | 2007-06-19 | Samsung Electronics Co., Ltd. | Portable storage apparatus and method for freely changing data bus width |
| US7363441B2 (en) * | 2003-06-21 | 2008-04-22 | Samsung Electronics Co., Ltd. | Portable storage apparatus and method for freely changing data bus width |
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