JPH0887591A - 画像処理システム - Google Patents

Abstract

(57)【要約】 【目的】低コストで高性能なファクシミリやプリンタシ
ステムを提供すること。 【構成】バス使用ビット幅を限定する手段と、複数のプ
ロセッサからメモリに同時アクセスするバス制御部手段
を設けた。 【効果】従来専用ＬＳＩと局所メモリで構成していたシ
ステムのメモリの統合が可能になり、低コストで高速な
ファクシミリやプリンタシステムを提供できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はファクシミリ，プリン
タ，グラフィックス装置，パーソナル携帯端末，ナビゲ
ーションシステム，アミューズメント機器などの情報端
末機器分野における、画像データを入力，加工，編集，
蓄積，通信，出力，表示する画像処理システムにかかわ
り、特に高速にメモリをアクセスする画像処理システム
を低コストに構築する技術に関するものである。

【０００２】

【従来の技術】従来の画像処理システムにおいては、例
えば特願平5−258040 号公報，特開平5−120114 号公報
などに示されるように、高速転送が可能なシンクロナス
DRAMを用いてデータプロセッシングシステム構築した例
がある。

【０００３】しかしながら、このような画像処理システ
ムでは、複数の画像処理をマルチタスクで実行する際時
間がかかり、実用的ではなかった。また、シンクロナス
DRAMを用いてタイムスロット方式でバス制御を行うと、
ミスヒット制御が多発しスループットが上げられないと
いう問題があった。

【０００４】また、GAIN No.96 1993.1 pp6−11に記
載のように、組み込み用ＲＩＳＣを用いて機器の小型
化，低コスト化を行う例があった。しかし、高速画像処
理を実現する為のメモリのアクセス方法やバスの使用方
法については具体的に示されていなかった。

【０００５】また、特開平4−107056 号公報には、復号
化器からプリンタに画像を転送するバスをＭＰＵバスと
独立させることで高速化する手法が述べられている。

【０００６】また、画像処理システムの応用例であるフ
ァクシミリでは、従来、沖電気研究開発1992.10 第156
号 65..70に示されるように、画像入出力部では画像処
理専用プロセッサと高速メモリでひずみ補正し、高画質
化を実現していた。しかし、１チップマイコンを用いた
制御部の集約に伴い、この画像処理部の占める割合が大
きくなりコストが圧迫される。

【０００７】また、近年のビジネス用ファクシミリにお
ける画像処理システムの動向としては、高画質化，高速
処理，大容量メモリ化が進み、画像処理用，符号化用専
用ＬＳＩに、それぞれのＳＲＡＭをもつ構成が多くなっ
てきた。これに伴い、装置コストが上昇するという問題
点があった。

【０００８】また、従来、ファクシミリやプリンタ，グ
ラフィックス装置で用いられている画像処理システムで
は、特開昭61−261969号公報に示されるように、高速に
周辺画素を参照する局所的な処理用としてＳＲＡＭ（ス
タティックメモリ），符号データやフォントデータ格納
用の低速ではあるが大容量のメモリとしてＤＲＡＭ（ダ
イナミックメモリ）が使用されており、装置を小型化
し、ＬＳＩとして集約する上で、この２種類のメモリを
統合できないことが装置構成，コスト，製品シリーズの
展開上大きな問題となっていた。

【０００９】

【発明が解決しようとする課題】本発明の目的は、画像
処理を高速に実行できる画像処理システムを提供するこ
とにある。

【００１０】本発明の他の目的は、従来独立に処理され
ていた画像入出力処理，符号復号処理，通信処理を統合
することにあり、また高速局所処理用メモリと大容量メ
モリを統合し、低コストで高速な画像処理システムを提
供することにある。

【００１１】従来の技術で上記目的を達成できなかった
理由は、画像入出力処理や通信処理機能に極端なリアル
タイム性と４〜２０ＭＢ／ｓ程度の高速なバススループ
ットが求められるため専用プロセッサおよび主記憶とは
独立した局所的な処理用の専用メモリで処理するしかな
かったことによる。

【００１２】一方、半導体の微細化技術とプロッセッサ
アーキテクチャの進展により、RISC等の高速プロセッサ
やRAMBUSやシンクロナスＤＲＡＭ等動作速度が１００Ｍ
Ｈｚ以上のデバイスも登場している。

【００１３】たとえば、高速で、大容量のメモリとして
シンクロナスＤＲＡＭが注目され始めている。シンクロ
ナスＤＲＡＭは、従来のＤＲＡＭにくらべ、クロックに
同期してデータ，アドレス，制御信号を入出力できるた
め、従来のＳＲＡＭに匹敵する高速転送が実現でき、か
つ従来のＤＲＡＭ以上の大容量を低価格で実現可能とな
るメモリである。

【００１４】しかし、画像通信処理特有の性質つまり、
処理アドレスが連続するなどアドレス更新に規則性があ
り、処理量や処理内容が単純で事前予測が容易であり、
処理結果の波及範囲が近傍に限定されるなどの構成上有
利な点と、リアルタイム性が強く、一定時間内に処理が
終了しなければシステムダウンにつながるといった不利
な点を認識して処理の最適化を実行する必要がある。

【００１５】

【課題を解決するための手段】高速な画像処理システム
を実現するためには、システム内での並列処理と高速な
メモリアクセスが不可欠である。このためにはＣＰＵ以
外のプロセッサがメモリをアクセスするときもＣＰＵの
処理性能が低下しないようにした。

【００１６】具体的には、複数のプロセッサが同時にメ
モリにアクセスできるように、プロセッサのバス使用ビ
ット範囲を制御可能とした。

【００１７】また、メモリをモジュールごとに独立に制
御するため、少なくとも１本の制御線を個別に制御でき
る構成とした。

【００１８】また、メモリモジュール間で異なる行アド
レスをアクセスできるように行アドレス活性化コマンド
を選択的にメモリにセットできるように、制御する手段
を設けた。

【００１９】また、画像入出力処理における高画質化画
像処理演算は多値情報を用いた空間フィルタリングであ
り、符号復号処理演算は変化点検出，ビットパターンに
基づいたテーブル検索であり、通信処理におけるモデム
演算は積和演算を用いたディジタルフィルタリングであ
る。これらの処理を高速ＲＩＳＣと画像処理コアで構成
した１チッププロセッサと高速メモリを専用バスで接続
し、処理及びメモリを統合化した。

【００２０】また各処理用のメモリを同一メモリアドレ
ス上にマッピングした。

【００２１】また各処理をマルチタスクで実行するた
め、それぞれの処理が、リアルタイム動作を保証するた
めの最小バススループットを下回らないように予め決め
ておいた処理負荷に応じてダイナミックにバスの占有時
間を割り当てるレジスタを設けた。上記レジスタは、ソ
フトウェアで容易に変更が可能で、処理シーケンスや動
作モードで設定値を変更できるようにした。

【００２２】またバス効率を向上させるため、行アドレ
スの変更タイミングを予測し、先行してアドレス制御コ
マンドを発行する手段を設けた。

【００２３】またタスクスイッチング時に内部演算レジ
スタへ有効データが再設定されるように読み出しアドレ
スを戻して処理再開を実行する手段を設けた。

【００２４】

【作用】プロセッサのバス使用ビット範囲を制御するこ
とで、ビット範囲の競合が起こらなければ、同時にアク
セスが可能である。

【００２５】メモリのバスをビット範囲で調停を行える
ため、モードに応じてＣＰＵと画像処理用プロセッサが
メモリアクセスを並列動作でき、ミスヒットのオーバー
ヘッドなしに、処理を続行できるために高速の処理が可
能である。

【００２６】現在の高速ＲＩＳＣプロセッサは100MIPS
程度の処理性能を低価格で実現しており、また１００Ｍ
Ｈｚの転送レートを実現するシンクロナスＤＲＡＭなど
の高速メモリも出現している。このため従来別々のチッ
プであった処理をＣＰＵ１つに集約しても処理をこなし
うる性能を有している。ＣＰＵはメモリ上の特定部分を
従来の専用ＬＳＩのメモリに割り付けることで同等の機
能を時分割で実現する。

【００２７】各処理は優先順位付けによるスケジューリ
ングで管理されるが、データバスを共有しているため処
理の優先順位のみではタスク間でのデッドロック発生の
危険がある。このためバスのスループットを制御するレ
ジスタを設け、ソフトウェアによる変更を可能とし高速
処理を実現した。

【００２８】

【実施例】本発明の実施例を図を用いて説明する。

【００２９】図１は本発明の一実施例を示すブロック図
である。画像処理プロセッサ１０はＣＰＵバスＣＰＵＢ
と高速バスＨＳＢと低速バスＬＳＢの内部３バス構成を
用いている。

【００３０】ＣＰＵバスＣＰＵＢには、中央処理装置Ｃ
ＰＵとキャッシュＣＣＣＡと浮動小数点演算器ＦＵを接
続する。ＣＰＵバスメモリバスコントローラＭＢＵに接
続する。中央処理装置ＣＰＵにはＲＩＳＣ形式のＣＰＵ
を用いる。

【００３１】このことにより従来個別のＬＳＩでしか実
現できなかった性能をソフトウェアで実行可能となっ
た。具体的には100MIPS を超えるＲＩＳＣを用いること
で１０ＭＨｚ程度の画像処理を代替できる。このように
従来個別ＬＳＩで実行していた処理をＣＰＵで統合する
ことによりメモリも統合できる。このことはメモリや個
別ＬＳＩの部品コストを下げるだけではなく、実装基盤
の面積，部品取り付け工数も削減できる。

【００３２】高速バスＨＳＢには高速ＩＯプロセッサＨ
ＰＵ，高速バスインターフェイスＨＩＯ，高速バスバッ
ファＨＣＡ，メモリバスコントローラＭＢＵを接続す
る。高速ＩＯプロセッサＨＰＵは、ひずみ補正，高画質
化画像処理，ラスター情報と符号，ベクトル情報との変
換などファクシミリに必要な画像処理を行うユニットで
ある。具体的機能は除算器，空間フィルタ，符号データ
を復号しラスター情報に展開したり、ラスター情報の変
化点を検出し、符号化したり、ベクトル情報を展開す
る。高速バスインターフェイスＨＩＯは、高速バスＨＳ
Ｂのデータと高速入出力装置のインターフェイスを行
う。具体的にはディスプレイへの表示データ，レーザー
プリンタへの印字データや光センサからの画像データを
扱う。高速バスＨＳＢのデータはメモリバスコントロー
ラＭＢＵにより他のバスとインターフェイスする。

【００３３】低速バスＬＳＢには低速ＩＯプロセッサＬ
ＰＵ，低速バスインターフェイスＬＩＯ，低速バスバッ
ファＬＣＡ，メモリバスコントローラＭＢＵを接続す
る。低速バスインターフェイスＬＩＯは低速バスＬＳＢ
のデータと低速入出力装置のインターフェイスを行う。
具体的には外部の入出力制御Ｉ／Ｏを介してリードオン
リメモリＲＯＭ，ファイルＦＩＬＥ，プリンタへの出力
データ，紙搬送メカなどの制御を行うためのデータを扱
う。

【００３４】低速ＩＯプロセッサＬＰＵはタイマーなど
の制御を行い、また網制御ユニットＮＣＵを経由し通信
路に接続されモデム信号を入出力する。網制御ユニット
NCUには電話ＴＥＬとシリアル通信コントローラＳＣＵ
からの信号を切り替える機能も含まれている。メモリバ
スコントローラＭＢＵは高速バスＨＳＢのデータをシン
クロナスDRAM SDRAMに転送する。

【００３５】このようにメモリ用バスを独立に設けるこ
とで高速メモリを簡単に接続できる。また高速入出力と
低速入出力を分離することで、アドレッシングが容易に
なり、バスの負荷も軽くなり高速データ電送に貢献す
る。

【００３６】さて、信号の流れを説明する前にファクシ
ミリの機能フローを図２を用いて説明する。

【００３７】図２はファクシミリ用画像処理システムの
機能フローを説明する図である。まず送信モードについ
て説明する。センサ１５は原稿の光学的濃淡情報を読み
取り、電気的画像データに変換する。センサ１５は現在
のファクシミリではＣＣＤラインセンサが用いられるこ
とが多いが、密着センサも使われ始めており、エリアセ
ンサなども今後適用されていく。画像補正部１００１で
は、読み取った画像データに含まれる歪み除去を実行す
る。この画像補正を行うためには、読み取った画像がど
のように歪んでいるかを記憶するメモリが必要で、画像
を読み取る前に基準白データを読み取ることで参照デー
タを記憶する目的で使用される。

【００３８】高画質化部１１０１ではエッジ強調や像域
分離などの画質向上を行う。この高画質化処理には周辺
画素の状態を記憶するラインメモリが必要であった。

【００３９】ズーミング部１２０１では、画像の線密度
の整合や拡大縮小を行う。この処理は二値化処理後に実
施したのでは大きく画像品質が劣化するため、多値デー
タを用いて、周辺画素データを参照し補間処理により行
う。

【００４０】一般にこの画像補正や高画質化，ズーミン
グは多値データを記憶する必要および高速処理を必要と
することなどで専用ＬＳＩと専用に局所高速スタティッ
クメモリを用いることが多かった。

【００４１】符号復号部では画像の符号化を実行する。
圧縮率の高い二次元符号化を実行するためには前のライ
ンの情報を参照しながら異なる変化点を符号化するた
め、前のラインの情報を記憶するラインメモリが不可欠
である。Ａ４サイズの原稿を１２秒以上で電送する低速
処理であれば、このラインメモリをＣＰＵの主メモリと
兼用することができるが、ＭＭＲ（モディファイドモデ
ィファイドリード）符号化方式で電送する９秒電送を実
現するためには、処理時間の関係上ＣＰＵとは別プロセ
ッサで構成する方法が主流になっていた。

【００４２】電送誤りを除去するＥＣＭ（エラーコレク
ションモード）の場合は符号化したデータを、フレーム
（例えば２５６バイト）単位で符号メモリに蓄え、正し
く電送されたのを確認してから処理を進めるため、通信
用のバッファが必要とされていた。

【００４３】通信手順部１５０１は、受信側のファクシ
ミリとの接続，通信プロトコル手順を実行し、符号化し
たデータを通信路に電送するための変換を行う。

【００４４】モデム処理１９０１はディジタル信号を変
調しアナログ信号に変換する。この処理に必要なディジ
タルフィルタリングを実行するためには10MIPS程度のＤ
ＳＰ機能が必要であるため、従来は特殊ＬＳＩを使用し
ていた。

【００４５】最後に網接続部２００１で電話線へ信号を
送り出していた。

【００４６】この外ＣＰＵは、システム全体のデータ制
御，メカ，モータ，入出力パネルの管理を司る。以上が
送信時のフローである。

【００４７】受信時は網接続部２００１，モデム処理１
９０１，通信手順部１５０１を送信時の逆をたどりファ
イル２４に符号を蓄える。復号部１６０１では符号デー
タを画像データに復元し、ズーミング部１７０１にて拡
大縮小処理後、編集合成部１８０１にてあらかじめ用意
しているパターンとの合成などの編集処理を行い、記録
手段としてレーザープリンタ１６にて紙に印字する。こ
こで記録手段は感熱ヘッドやインクジェットを用いても
よい。受信時の機能でも送信時と同様に画像処理用や復
号処理用にラインメモリを必要としていた。

【００４８】コピーは通信処理関係の網接続部２００
１，モデム処理１９０１，通信手順部１５０１の処理は
必要としないが、送信時の読み取り処理，受信時の記録
処理を並行して実行する必要があり、符号処理と復号処
理，読み取り画像処理と記録画像処理を切り替えて利用
することは困難であった。

【００４９】さて、再び図１を用いてデータの流れを示
す。

【００５０】まず送信時は、センサ１５で読み取った画
像データはＡ／Ｄ変換器１７にてディジタルデータに変
換され高速バスインターフェイスＨＩＯを経由し、高速
バスＨＳＢに読み込まれ、高速ＩＯプロセッサＨＰＵに
より読み取り画像処理が実行される。このうち空間フィ
ルタリングなどの積和演算は浮動小数点演算器ＦＵを用
いて効率的に実行できる。図２におけるラインメモリな
どのローカルメモリは全て主メモリの高速メモリ１１に
統合されている。ＣＰＵは通常キャッシュメモリＣＣＡ
を用いて演算処理を行うが、キャッシュにないデータ要
求が発生すると、メモリバスユニットＭＢＵ要求を出
し、高速メモリ中の所定データをフェッチする。しか
し、読み取り画像処理であるひずみ補正処理，高画質化
処理，符号化処理などを実行する場合は必要なデータお
よびタイミングがあらかじめ決定できるため、バスのス
ケジューリングを決定しておくことが可能である。この
タイミングの詳細については後で述べる。モデム処理の
ような、従来別ＬＳＩで実行していた処理も、バススケ
ジューリングを行うことで、ＣＰＵ処理時実現できる。
ここではアナログ電話網を前提にモデム処理に言及した
が、これはＩＳＤＮや無線電送に関しても同様に実現可
能である。通信用データに変換後は低速バスインターフ
ェイスＬＩＯを経由し網制御ユニットＮＣＵへ電送し、
電話網と接続される。１ライン単位での画像処理が終了
すると、ＣＰＵは低速ＩＯプロセッサLPU,低速バスイン
ターフェイスＬＩＯを経由し、Ｉ／Ｏ制御部２９に指示
し、読み取りメカ１３を駆動する。

【００５１】受信時は電話網からのデータを網制御ユニ
ットＮＣＵを介して入力し、低速ＩＯプロセッサＬＰＵ
を経由し、高速ＩＯプロセッサＨＰＵで復号化などの記
録画像処理を行う。画像データは高速バスインターフェ
イスＨＩＯを経由しディスプレイ２０に表示することも
パラシリ変換器Ｐ／Ｓにて直列データに変換後、レーザ
ープリンタ１６で印字可能である。

【００５２】さてメモリバスのスケジューリングについ
て図３を用いて説明する。一般的にＣＰＵでマルチタス
キング処理を行うためには、タイマーによる割り込みに
よりタスクをスイッチングし、見掛け上の並列処理を実
行している。この周期は現状は２０ミリ秒程度である。
この周期でのスイッチングでは、ファクシミリなどの画
像機器の処理は成立しない。たとえばファクシミリの１
ライン操作時間は１ミリ秒から１０ミリ秒程度である。
この間に４０００画素の処理を完了する必要がある。し
かしこの画像処理は高速ではあるが、処理の順番が固定
されており、スケジューリングが容易である。このため
メモリバスの使用時間をあらかじめ割り当てておくこと
が可能である。図３には即時送信，即時受信，メモリ送
信，コピー時のメモリバス割当例を示した。

【００５３】即時送信とは、読み込んだ原稿をそのまま
送信するモードであり、通常のファクシミリ送信モード
である。図の縦方向はビット位置を示しており、横方向
はブロック単位で進む時間の流れを示している。この１
ブロックは、たとえば２５６ワードのアクセス処理を一
まとめにしたものである。しかし、これは１バイト単位
でもよく、もっと大きな単位でも問題はないが、２のベ
キ乗となるほうが好ましい。図の画処理準備の期間で
は、まず６４ビット全てのバスを用い、中央処理装置Ｃ
ＰＵがメカや制御を行い、次に０から１５ビットを高速
ＩＯプロセッサＨＰＵに開放し高速バスインターフェイ
スＨＩＯから取り込んだセンサ信号を高速メモリに書き
込みを行う。中央処理装置ＣＰＵは１６ビットから６３
ビットに記述されている歪み補正プログラムを読み込み
実行する。このようにメモリバスユニットＭＢＵは、メ
モリモジュール毎にアクセス形態を変化させる機能を有
している。つまり、アドレス線は共通であるが、これは
列アドレスを揃えるのみで、行アドレス，リードライト
モード，バーストレングスなどは個別設定可能としてい
る。このことにより複数プロセッサからメモリへの同時
アクセスを実現している。センサからの原稿信号読み取
りを開始すると、高速ＩＯプロセッサＨＰＵが使用する
バス幅を０から４７ビットに拡大し高速画像処理を行
う。４８から６３ビットのバスは必要に応じ、中央処理
装置ＣＰＵと低速ＩＯプロセッサＬＰＵでタイムシェア
リングする。

【００５４】即時受信は受けた信号をそのまま印字する
モードである。記録画像処理は読み取り画像処理に比べ
処理量が少ないためバスを０から３１ビットに限定し、
復号化，制御等の中央処理装置ＣＰＵ処理用に３２から
６３ビットを与えている。これは復号化が処理量が多
く、ボトルネックに成っていることを配慮している。

【００５５】メモリ送信は、あらかじめ原稿情報を読み
取り、メモリに記憶したデータを送信するモードであ
る。送信符号情報はメモリ中にあるため、符号を一旦復
号化し、サイズ変換し、再度相手の化能力に応じ符号化
する。中央処理装置ＣＰＵと高速ＩＯプロセッサＨＰＵ
の負荷に応じてバス幅割り当てを行う。

【００５６】コピーは符号復号処理が必要ないため制御
は簡単化されるが、読み取り画像処理と記録画像処理が
同時に実行する必要があるため、高速ＩＯプロセッサＨ
ＰＵへのバス割り当てを大きくする必要がある。

【００５７】図４はメモリのマッピング例を示す。ここ
でのファクシミリはＡ３サイズの原稿を４００ドット／
インチの解像度で扱うとすると１ラインは約５０００ド
ットである。１ドットは８ビットとして、６４ビットバ
スとすると８ドット格納できる。８ドット分をパックし
てアクセスすることも考えられるが、その変換レジスタ
が大きなハード量になるという問題やアクセスするアド
レスが連続しないためミスヒットが頻出し、アクセス効
率が著しく低下するという問題が発生する。このため本
発明ではバスにビット範囲を設け分離してアクセス可能
とし、パック論理を不要としてアドレスの連続性を確保
した。

【００５８】また読み取り系のプログラムをバスの上位
に記述するとデータが下位に来るようにマッピングする
ことで、同時アクセスを容易に実現することとした。

【００５９】図５は画像処理プロセッサ１０と高速メモ
リ１１の接続関係を示す。アドレス線は共通化し、デー
タ線は個別に配線する。ＲＡＳ，ＣＡＳなどの信号は共
通配線としてリードライト制御，チップセレクトは個別
配線とする。このことで行アドレスの個別設定やリード
ライトのチップモジュール別設定が可能にできる。

【００６０】次に図２に示した各機能の実現方法に関し
フローチャートを用いて説明する。図６はひずみ補正の
フローチャートを示す。読み取った原稿の画像データを
取り込み１００２、該当する画素位置のシェーディング
波形の値を読み出し１００２、補正演算を実行１００４
する。演算後のデータは、引き続く高画質化処理演算に
利用すると共に、次ライン読み出しのためメモリに書き
込みを行う。バスを分割する事により、上記動作は高速
ＩＯプロセッサＨＰＵにより実行され中央処理装置ＣＰ
Ｕと並列に実行できる。

【００６１】図７は高画質化処理，ズーミング処理，二
値化処理の概念図を示している。現ラインデータはメモ
リバスから読み出した前ラインデータ，前々ラインデー
タと共に空間フィルタ１１２に入力され、エッジ強調，
像域分離などの処理後、誤差拡散部１１３に送られる。
誤差拡散部では、すでに誤差拡散されたラインのデータ
を読み出し二値化処理し、その際発生した二値化誤差を
入力したデータや引き続いて二値化される画素に拡散さ
せながら誤差拡散処理する。次ライン演算のための誤差
データはメモリバスへ書き込む。従来これらの処理をハ
ードウェアで実行していたが、本発明ではソフトウェア
で実行する。

【００６２】図８は高画質化処理のフローチャート１１
０１を示す。現ライン，前ライン，前々ラインのデータ
を読み出し１１０２，１１０３，１１０４空間フィルタ
リング演算を実行する。これらの処理が高速性を必要と
するため、従来の技術ではハードウェアで実現するしか
なかった。しかし、本発明ではビット分割バスおよび高
速ＲＩＳＣプロセッサを用いることによりソフトウェア
での実現を可能にした。この現ラインと前ライン，前々
ラインのデータは同時にバス上をビット分割されて信号
が流れる。処理した結果は、一定の遅れをもってバスの
異なるビット上を流れる。

【００６３】図９は読み取りズーミングのフローを示
す。拡大縮小率に基づきＤＤＡ演算を行い縮小処理であ
れば１２０３，前ライン，前々ラインの読み出し１２０
４後、縮小演算を行う１２０５。これにより縮小による
画素ぬけを防止し、データ出力する。高画質化処理と同
様、これらも高速処理が要求され、従来の技術ではソフ
ト化が不可能とされていた処理である。処理手順は高画
質化処理と同様であるので省略する。

【００６４】図１０は二値化フローを示す。誤差拡散処
理であれば二値化該当ラインのデータを読み込み１３０
３、二値化する１３０４。二値化した前後の誤差を周辺
画素に拡散する１３０５。これらのデータはバス上を間
断なく流れるようにメモリバスのビット分割を行うこと
ができる。このように、従来ハードウェアで実施してい
た処理をソフト化することにより処理にかかるゲート数
や消費電力を抑えることができた。単純二値化であれ
ば、単なるしきい値との比較により二値化する１３１
０。

【００６５】図１１は符号化フローを示す。符号化対象
ラインを読み出し１４０２，二次元符号化であれば前ラ
インを読み出し前ラインの変化点との差を符号化する14
05，１４０６。一次元符号化であれば現ラインの変化点
を符号化する。符号化処理は高画質化処理などのように
参照データが順番通りでないため、処理ハードウェアが
複雑で、従来もＣＰＵのコアを用いて作成されることが
あったが、本発明を適用することで、高速に、最適処理
を低コストで実現できることになる。

【００６６】図１２は通信手順フローを示す。符号を読
み出し１５０２、バッファが満杯でなければ１５０３、
符号処理を要求し１５０４、モデム処理を実行する１５
０５。通信バッファは少量のメモリであるが、速度の違
いを吸収する速度変換手段として必要不可欠なバッファ
であり、従来のシステムを構成する上で低コスト化を阻
むものであった。このバッファを主メモリ上に統合でき
る効果は大きい。モデム処理はＤＳＰ（ディジタルシグ
ナルプロセッサ）で10MIPS程度の処理が必要な負荷の大
きな処理であったが、100MIPS のＣＰＵを用いてその１
／１０程度の処理を割り当てることで、特殊なプロセッ
サやＤＳＰを必要とすることなく実現可能となり、低コ
スト処理，低消費電力処理を達成できる。

【００６７】図１３は受信処理における復号化フローを
示す。コード検索１６０２後、二次元符号化ラインであ
れば、前ラインを読み出し１６０４、変化点の復元を実
行する１６０５，１６０６。一次元符号化であれば現ラ
インの変化点を復元する。復号処理は、符号処理の逆で
あるが、従来は復号処理と符号処理を同時に実行し、コ
ピーやエラーチェックを行うモードがあるため、システ
ムに符号用プロセッサと復号用プロセッサを別に設ける
こともあったが、ソフトで実行することにより、コピー
は必要であれば実行速度を落すことで簡単に実現するこ
とも可能である。

【００６８】図１４は記録画像処理の概念図を示す。主
走査変換部１７７０では、主走査方向の縮小演算を行
い、変換オペレータ１７７１により補間処理する。読み
取り系の高画質化処理と基本的には同じ処理であるが、
一般的にシステム制御クロックとプリンタ部のクロック
は異なり、プリンタは一定速度で印字しているため一ラ
イン単位で同期する必要がある。このため、システム制
御クロックで動作する画像処理部とプリンタ部のクロッ
クで動作する読み出し部を分離する必要がある。図では
このうち、画像処理部を示している。従来は、図に示し
ているようなハードウェアをそのまま実現するしかなか
った。

【００６９】図１５は記録ズーミングのフローを示す。
拡大縮小率に応じた変化分を演算し１７０２，縮小ライ
ンであれば周辺ラインを読み出し１７０４、縮小演算17
05する。その後補間処理１７０６し、データ出力する１
７０７。読み取り系の処理と同様、これらもＬＢＰへの
一定速度のデータ供給を補償するため、高速処理が要求
され、従来の技術ではソフト化が不可能とされていた処
理である。また、拡大縮小率やズームのピッチ精度がシ
ステムによって異なり、演算精度を最後まで決定できな
いためＬＳＩの構成上課題が大きい部分であった。ソフ
ト化することで、柔軟かつ迅速にシステムを構築でき
る。

【００７０】図１６は編集合成フローを示す。決められ
たパターンと合成するモードであれば１８０２、パター
ンを読み出し１８０３、出力データとの合成を実行し、
データ出力１８０５する。従来、定形パターンを印字画
像に重ねることは行われていたが、このパターンは、高
速に読み出す必要があるため、特種メモリに格納してお
く必要があった。このため、パターンのサイズが限定さ
れ、柔軟な変更ができないという問題があった。本発明
によれば、主メモリ上の大きなメモリ空間を自由に割り
当てることができるため、大きな定形パターンであって
も、低コストに記憶できる。また、付加位置に関して
も、自由度が大きく取れるというメリットがある。

【００７１】図１７はプリンタへの適用例である。スキ
ャナと電話の接続がなく、ＬＡＮとの接続が追加された
だけで基本的な動作はファクシミリに適用した例と同様
である。近年のプリンタではポストスクリプトやアウト
ラインフォントなど、ベクトル情報や輪郭情報により文
字を表現するものが増えつつあるが、本発明を適用する
ことで特殊なフォント展開プロセッサを用いることな
く、主メモリとRISC CPUによって低コストで高速，高機
能なプリンタを供給することができる。

【００７２】図１８はメモリバスコントローラ１４の一
実施例を示す。アドレス入力１５２をミスヒット検出部
１２およびマルチプレクサ１４７に供給する。ミスヒッ
ト検出部１２ｂでは分離回路１４２で行アドレス部を分
離し、前回発行したアドレスを記憶するラッチ１４１の
出力と比較器１４３で比較することでミスヒットを検知
する。このミスヒット検出信号とコントロール入力１６
１によりシーケンサ１４４の遷移を制御する。シーケン
サ１４４の出力はラッチ１４６，１４５を経由し、シー
ケンサ１４４の入力にフィードバックされている。シー
ケンサ１４４の状態に基づきマルチプレクサ１４７およ
びバスバッファ１４８が制御され、バスのビット分割制
御が実行される。

【００７３】図１９は、メモリモジュールへの異なる行
アドレス設定の様子を概念的に示す。（ａ）から（ｄ）
は、６４ビットバス中の各１６ビットの読み出しアドレ
スを模式的に表している。行アドレスを設定する際、チ
ップセレクトを制御することで、別々の行アドレスの設
定が可能である。（ａ）と（ｂ）は、Ｒａに行アドレス
が設定され、（ｃ）はＲｂに、（ｄ）はＲｃ行アドレス
が設定されており、別々の行アドレスへのアクセスが可
能である。

【００７４】

【発明の効果】このように、バス分割モードによるＳＤ
ＲＡＭを同時アクセスすることで、ファクシミリの高速
画像処理が可能になり、低コストで高性能な装置を提供
できる。

【図面の簡単な説明】

【図１】本発明の実施例のブロック図である。

【図２】ファクシミリ用画像処理システムの機能フロー
を示す図である。

【図３】即時送信，即時受信，メモリ送信，コピー時の
メモリバス割当例を示す図である。

【図４】メモリのマッピング例を示す図である。

【図５】画像処理プロセッサとメモリの接続関係を示す
図である。

【図６】ひずみ補正のフローチャートである。

【図７】読み取り高画質化処理の概念図である。

【図８】高画質化処理のフローチャートである。

【図９】読み取りズーミングのフローである。

【図１０】二値化フローである。

【図１１】符号化フローである。

【図１２】通信手順フローである。

【図１３】復号化フローである。

【図１４】記録画像処理の概念図である。

【図１５】記録ズーミングのフローである。

【図１６】編集合成フローである。

【図１７】プリンタへの適用例を示す図である。

【図１８】メモリバスコントローラの一実施例を示す図
である。

【図１９】行アドレス設定の様子を概念的に示す図であ
る。

【符号の説明】

ＣＰＵ…中央処理装置、ＦＵ…浮動小数点演算器、ＣＡ
Ｃ…キャッシュメモリ、ＴＩＭ…タイマー、ＳＣＵ…シ
リアル通信コントローラ、ＣＢＵ…ＣＰＵバスコントロ
ーラ、ＰＢＵ…周辺バスコントローラ、ＭＢＵ…メモリ
バスユニット、ＲＵ…ラスターユニット、ＨＢＵ…高速
バスコントローラ、ＤＭＡＣ…ＤＭＡコントローラ、Ｌ
ＢＵ…低速バスコントローラ、ＴＥＬ…電話、ＮＣＵ…
網制御ユニット、ＳＤＲＡＭ，２２…シンクロナスＤＲ
ＡＭ、Ａ／Ｄ…アナログディジタル変換器、Ｐ／Ｓ…パ
ラレルシリアル変換器、ＲＯＭ…リードオンリメモリ、
１１…高速メモリ、１４…バスコントローラ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中塚 康弘 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 松尾 茂 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 成田 正久 茨城県日立市幸町三丁目２番１号 日立エ ンジニアリング株式会社内 (72)発明者 桂 晃洋 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内

Claims (24)

【特許請求の範囲】
1. 【請求項１】画像検出手段と，上記画像検出手段によっ
   て読み取った画像データをディジタル化する手段と，上
   記ディジタル化されたデータを予め読み取った参照デー
   タを用いて補正する補正処理手段と，上記補正結果を二
   値化処理する二値化処理手段と，上記二値化処理された
   データを符号データに変換する符号化処理手段と，上記
   符号データを送信信号に変換するモデム処理手段と，シ
   ステム制御手段とを有する画像処理システムにおいて、 上記補正処理手段，二値化処理手段，符号化処理手段，
   モデム処理手段及びシステム制御手段は、それぞれソフ
   トウェア処理機能を有することを特徴とする画像処理シ
   ステム。
2. 【請求項２】請求項１における画像処理システムにおい
   て各処理をバスをビット分割して割り当てるバス制御部
   を有することを特徴とする画像処理システム。
3. 【請求項３】請求項２における画像処理およびシステム
   において、 上記補正処理手段と，符号化処理手段と，通信処理手段
   と，システム制御を行うＣＰＵとを単一のチップに形成
   したことを特徴とする画像処理システム。
4. 【請求項４】請求項１における画像処理システムにおい
   て、 各処理をタイムスライスに割り当てるバス制御部を有す
   ることを特徴とする画像処理システム。
5. 【請求項５】請求項４における画像処理システムにおい
   て、 タイムスライスに割り当てをソフトウェアで指定可能と
   したことを特徴とする画像処理システム。
6. 【請求項６】請求項４における画像処理システムにおい
   て、 タイムスライスに割り当てを指定するレジスタを有する
   ことを特徴とする画像処理プロセッサおよびシステム。
7. 【請求項７】請求項４における画像処理システムにおい
   て、 タイムスライスに割り当てを動作モードにより切り替え
   ることを特徴とする画像処理プロセッサおよびシステ
   ム。
8. 【請求項８】請求項４における画像処理システムにおい
   て、 バスの時分割使用頻度を、上記それぞれの処理が、リア
   ルタイム動作を保証するための最小バススループットを
   下回らないようにダイナミックに割り当てることを特徴
   とする画像処理システム。
9. 【請求項９】請求項４における画像処理システムにおい
   て、 タスクスイッチング時に内部演算レジスタへ有効データ
   が再設定されるように読み出しアドレスを戻して処理再
   開を実行することを特徴とする画像処理システム。
10. 【請求項１０】複数のプロセッサと，上記プロセッサを
    接続するバスと，上記バスの調停を行うバス制御部と，
    上記バス制御部を介してアクセスされるメモリとを有す
    る画像処理システムにおいて上記複数のプロセッサの少
    なくとも１つのプロセッサが上記バスを使用するビット
    範囲を限定する手段を有し、上記バス制御部は、複数の
    プロセッサによる上記メモリの同時アクセスを可能なら
    しめる制御を行う機能を有するものであることを特徴と
    する画像処理システム。
11. 【請求項１１】請求項１０における画像処理システムに
    おいて、 上記メモリは複数モジュールで構成され、上記メモリと
    プロセッサの接続を、アドレス線は全て共通配線とし、
    データ線は全て個別配線とし、さらにコントロール線の
    少なくとも１本を個別配線としたことを特徴とする画像
    処理システム。
12. 【請求項１２】請求項１１における画像処理システムに
    おいて上記複数のモジュールのうち、少なくとも２つの
    モジュールは異なる行アドレスを設定する手段を有する
    ことを特徴とする画像処理システム。
13. 【請求項１３】請求項１１における画像処理システムに
    おいて、 上記複数のモジュールのうち、少なくとも２つのモジュ
    ールに異なる行アドレスを設定する手段として、行アド
    レスを発行するタイミングで少なくとも１つのモジュー
    ルのチップイネーブル信号をネゲートする手段を含むこ
    とを特徴とする画像処理システム。
14. 【請求項１４】請求項１０における画像処理システムに
    おいて、 バスを使用するビット範囲を限定する手段として、少な
    くとも１つのプロセッサからソフトウェアで各プロセッ
    サの使用ビット範囲を設定可能としたことを特徴とする
    画像処理システム。
15. 【請求項１５】請求項１０における画像処理システムに
    おいて、 少なくとも１つのプロセッサの起動，終了指示を他のプ
    ロセッサからのレジスタアクセスによることを特徴とす
    る画像処理システム。
16. 【請求項１６】請求項１０における画像処理システムに
    おいて、 少なくとも１つのプロセッサの処理能力が100MIPS を超
    えることを特徴とする画像処理システム。
17. 【請求項１７】請求項１０における画像処理システムに
    おいて、 少なくとも１つのプロセッサをＲＩＳＣ構成としたこと
    を特徴とする画像処理システム。
18. 【請求項１８】請求項１０における画像処理システムに
    おいて、 上記メモリはシンクロナスＤＲＡＭであることを特徴と
    する画像処理システム。
19. 【請求項１９】光検出手段と，上記光検出手段で読み取
    った情報を多値ディジタルデータに変換する手段と，上
    記多値ディジタルデータをあらかじめ入力した参照デー
    タを用いて補正する補正処理手段と，上記参照データを
    記憶する第１のメモリと、 上記補正手段の出力を二値化する手段と，上記二値化結
    果を符号データに変換する符号化処理手段と，上記符号
    化処理の参照データを記憶する第２のメモリと，上記符
    号データを蓄積する第３のメモリと，上記符号データを
    送信信号に変換する通信処理手段と，上記通信処理の参
    照データを記憶する第４のメモリと，システム制御を行
    うＣＰＵと，主メモリとを有する画像処理システムにお
    いて、 上記第１のメモリ，第２のメモリ，第３のメモリ及び第
    ４のメモリを主メモリと同一メモリアドレス上にマッピ
    ングしたことを特徴とする画像処理システム。
20. 【請求項２０】請求項１９における画像処理システムに
    おいて、 上記第１のメモリ，第２のメモリ，第３のメモリ及び第
    ４のメモリを同一メモリバスとしたことを特徴とする画
    像処理システム。
21. 【請求項２１】通信回線からの受信信号を符号データに
    変換する通信処理手段と，上記通信処理の参照データを
    記憶する第１のメモリと，上記符号データを蓄積する第
    ２のメモリと，上記符号データを出力データに変換する
    復号化処理手段と，上記復号化処理の参照データを記憶
    する第３のメモリと，システム制御を行うＣＰＵと、 主メモリとを有する画像処理プロセッサおよびシステム
    において、 上記第１のメモリ，第２のメモリ及び第３のメモリを主
    メモリと同一メモリアドレス上にマッピングしたことを
    特徴とする画像処理システム。
22. 【請求項２２】請求項２１における画像処理システムに
    おいて、 上記第１のメモリ，第２のメモリ及び第３のメモリを同
    一メモリバスとしたことを特徴とする画像処理システ
    ム。
23. 【請求項２３】光検出手段と，上記光検出手段で読み取
    った情報を多値ディジタルデータに変換する手段と，上
    記多値ディジタルデータをあらかじめ入力した参照デー
    タを用いて補正する補正処理手段と，上記参照データを
    記憶する第１のメモリと上記補正手段の出力を二値化す
    る手段と，上記二値化結果を符号データに変換する符号
    化処理手段と，上記符号化処理の参照データを記憶する
    第２のメモリと上記符号データを蓄積する第３のメモリ
    と，上記符号データを送信信号に変換する通信処理手段
    と，上記通信処理の参照データを記憶する第４のメモリ
    と通信回線からの受信信号を符号データに変換する通信
    処理手段と，上記通信処理の参照データを記憶する第５
    のメモリと，上記符号データを出力データに変換する復
    号化処理手段と，上記復号化処理の参照データを記憶す
    る第６のメモリとシステム制御を行うＣＰＵと，主メモ
    リとを有する画像処理システムにおいて、 上記第１のメモリ，第２のメモリ，第３のメモリ，第４
    のメモリ，第５のメモリ及び第６のメモリを主メモリと
    同一メモリアドレス上にマッピングしたことを特徴とす
    る画像処理システム。
24. 【請求項２４】請求項２３における画像処理システムに
    おいて、 上記第１のメモリ，第２のメモリ，第３のメモリ，第４
    のメモリ，第５のメモリ及び第６のメモリを同一メモリ
    バスとしたことを特徴とする画像処理システム。