JPH0887900A - 冗長性実施回路 - Google Patents

冗長性実施回路

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JPH0887900A
JPH0887900A JP21449395A JP21449395A JPH0887900A JP H0887900 A JPH0887900 A JP H0887900A JP 21449395 A JP21449395 A JP 21449395A JP 21449395 A JP21449395 A JP 21449395A JP H0887900 A JPH0887900 A JP H0887900A
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  • Read Only Memory (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】 【課題】 迅速にテストされるとともにレイアウトのル
ートに要求される接続数を最少にする冗長性実施回路に
関する。 【解決手段】 冗長性実施回路は冗長メモリ位置を特定
するアドレスのアドレスビットを格別に格納する１組の
メモリセル、およびメモリセルに格納されるアドレスビ
ットと入力アドレスビットとを比較するように各別に接
続される１組のコンパレータ回路とを備えている。テス
トモード中に、スイッチは、メモリセルの出力を入力ア
ドレスビットを供給する冗長アドレスラインに選択的に
接続する。通常モードにおいて、冗長アドレスラインド
ライバが冗長アドレスラインに入力アドレスビットを供
給するために活性化され、テストモードにおいてテスト
ライン出力ドライバがテストパスにテスト信号を供給す
るために冗長アドレスラインを用いて冗長アドレスライ
ンに接続される。このような構成によりメモリチップが
必要とするワイヤ数を減少する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はメモリをテストする
ための回路に係り、とくに、冗長性を実施する回路に関
する。
【０００２】本発明は他のものを排除することはないが
特に複数のメモリセルをそなえたフラッシュＥＰＲＯＭ
（電気的プログラム可能な読み出し専用メモリ）に関す
るものである。これらのメモリセルはプログラム可能
で、かつ、消去し得る浮動ゲート単一トランジスタメモ
リセルおよびここでＵＰＲＯＭ（プログラム可能で消去
不能な読み出し専用メモリ）セルと呼ばれる一度だけプ
ログラムできる他のセルを含んでいる。フラッシュＥＰ
ＲＯＭに冗長性を実施するために、これらＵＰＲＯＭセ
ルは冗長アドレスを特定する各ビットを含んでいる。そ
の技術分野において知られているように、各ＵＰＲＯＭ
セルのビットは入力アドレスがＥＰＲＯＭセルに格納さ
れて訂正されるアドレスに一致することを検出するため
に各アドレスビットと比較される。
【０００３】
【従来の技術および発明が解決しようとする課題】図１
は先行技術による冗長性実施回路を示す。図１はアドレ
スビットを受け入れるための複数のアドレスパッドＡo
、Ａ1 、Ａ2 、Ａ3 を示している。このアドレスパッ
ドＡo …Ａ3 は冗長アドレスラインのアドレスビットを
ドライブするためのラインドライバ４0 、４1 、４2 、
４3 にそれぞれアドレスバス３１を介して接続されてい
る。冗長アドレスラインの２つのグループは図１におい
てＧＲＯＵＰO 、ＧＲＯＵＰ1 として示されている。こ
れらはＧＲＯＵＰO のＲＡＬ00、ＲＡＬ01等およびＧＲ
ＯＵＰ1 のＲＡＬ10、ＲＡＬ11等として示されている。
冗長アドレスラインＲＡＬ00、ＲＡＬ10はパッドＡO に
接続された共通アドレスラインＡＬ0 を共用し、また、
これが各グループにおける他の対の冗長アドレスライン
でも同様であることが判るであろう。冗長アドレスライ
ンは、図１において各グループ毎に４つづつ示されてい
るようにコンパレータ８a 、８b 、８c 、８d にそれぞ
れ接続されている。このアドレスのビット数に応じコン
パレータの数を何らかの異なった数にできることが判る
であろう。コンパレータ８a …８dは冗長アドレスライ
ンＲＡＬのアドレスビットを対応する複数のメモリセル
１０a 、１０b 、１０c 、１０d からの出力と比較す
る。フラッシュメモリにおいては、これらのメモリセル
は通常ＵＰＲＯＭセルであろう。各ＵＰＲＯＭセル１０
a …１０d は別々に出力ライン１２a …１２d を備えて
おり、この出力ライン上にそのメモリセルに格納された
ビットがコンパレータ８a …８d での比較のために出力
される。
【０００４】各グループにおけるコンパレータ８a …８
d の出力は、メモリエレメント１０a …１０d に格納さ
れている全てのビットが冗長アドレスの入力ビットと一
致するときにヒット信号ＨＩＴ0 、ＨＩＴ1 を発生する
各比較回路１４0 、１４1 に供給される。ヒット信号
は、入力アドレスが欠陥エレメントのアドレスであると
き、欠陥エレメントよりはむしろメモリアレイのスペア
エレメントにアクセスするために、デコードロジックへ
のライン１６0 、１６1 に供給される。
【０００５】これらメモリセル１０a …１０d がプログ
ラムされた後、およびチップが使用される前に、これら
メモリセルに格納されたデータをテストすることが明ら
かに望ましい。図１の先行技術回路では、これが複数の
入力アドレスに対応するヒット信号ＨＩＴ0 、ＨＩＴ1
を調べることによりなされる。しかしながら、特定のメ
モリセル１０a …１０d の何れが欠陥かを全ての可能な
アドレスを試すことなく知ることが難しいため適切にチ
ップをテストするためのは、全ての可能なアドレスにつ
き予期した結果が得られないかを一見て回る必要があ
る。
【０００６】これに替わる一法は、チップ用のテストバ
スにライン１２a …１２d の出力個別に供給することで
ある。これはテスト中に個別に調べられる各メモリセル
１０a …１０d の出力を可能にするが、チップに要求さ
れるワイヤの数を大幅に増大する。
【０００７】
【課題を解決するための手段】本発明は、チップエリア
を最小にするために、容易にテストされながらレイアウ
トの際にルートが決定される接続の数を最少にする冗長
性実施回路を備えたものである。
【０００８】本発明によれば冗長メモリ位置を特定する
アドレスのアドレスビットを格納するメモリセルと、こ
のメモリセルに格納されたアドレスビットと冗長アドレ
スラインに供給される入力アドレスビットとを比較する
ように接続されたコンパレータ回路と、テストモード中
にメモリセルの出力を前記冗長アドレスラインに選択的
に接続するスイッチと、通常モードにおいて、入力アド
レスビットを冗長アドレスラインに供給するために活性
化される冗長アドレスラインドライバと、冗長アドレス
ラインドライバが活性化させられていないときに冗長ア
ドレスライン信号をテストパスにドライブするためにテ
ストモードにおいて冗長アドレスラインに接続できるテ
ストライン出力ドライバとが備えられている。
【０００９】テストパスは、テストバスまたはいずれか
他の適当なテストパスにしてもよい。
【００１０】スイッチを設けることは冗長アドレスライ
ンがアドレスビット供給あるいはテスト用の格納ビット
の出力の二重機能を行なわせる。そして、使用されるチ
ップエリアが減少し、一方で、各メモリセルの出力は個
別にテストされる。
【００１１】本発明の思想は、また、冗長アドレスビッ
トを格納しないがテストされるために必要とされるビッ
トは格納するメモリセルを含めるように拡張することが
できる。これらメモリセルの出力は、適切なスイッチを
介して冗長アドレスビットを含むメモリセルの出力と同
様な方法で、冗長アドレスラインに接続することができ
る。
【００１２】
【発明の実施の形態】本発明を好ましい形態で実施する
ために、図１の構成を如何に修正するかについての説明
が以下になされる。図２は、１アドレスパッドおよび１
アドレスラインの場合、例えば、図１におけるＡo 、Ａ
Ｌo を示している。この回路は各アドレスパッドに対し
繰り返されていることが容易に理解されるであう。アド
レスビットを受けるためのアドレスパッド２０はアドレ
スバッファ２２に接続され、その出力が冗長アドレスラ
インドライバ２４（例えば図１における４ｏと同等）に
接続されている。冗長アドレスラインドライバ２４は、
チップの通常動作において、各別にセットされるライン
２６および２８の相補信号ＲＥＡＤおよびインバースＲ
ＥＡＤによって制御され、冗長アドレスラインドライバ
２４がオンになる。ライン２６および２８の信号ＲＥＡ
ＤおよびインバースＲＥＡＤは、また、出力テストライ
ンドライバ３０に反対の関係で供給され、冗長アドレス
ラインドライバ２４がオンすると出力テストラインドラ
イバ３０がオフし、これと逆の関係を生じる。テストラ
インドライバに各アドレスラインドライバー４0 …４3
が組み合わされていることが理解されるであろう。出力
テストラインドライバ３０は、その信号をテストＩＯバ
ス３４へのライン３２に供給する。テストＩＯバス３４
は、テストモードにおいて信号をチップ外し供給するた
めに出力パッド（図示せず）に接続されている。
【００１３】冗長アドレスラインドライバ２４は、入力
アドレスビットをアドレスライン３５および冗長アドレ
スライン３６を介してコンパレータ３８（例えば図１に
おける８a と同等）の入力部にドライブする。アドレス
ライン３５は例えば図１におけるＡＬo と同等である。
冗長アドレスライン３６は例えば図１におけるＲＡＬ00
あるいはＲＡＬ10と同等である。コンパレータ３８はメ
モリセル４２（図１におけるメモリセル１０a と同等）
からの他の入力をライン４０に受ける。フラッシュメモ
リチップにおいて、メモリセル４２は冗長アドレスビッ
トを格納するとともに図３に示された形を有するＵＰＲ
ＯＭセルにすることができる。図３に示されたＵＰＲＯ
Ｍセルは第１および第２の浮動ゲートトランジスタ７
８、８０を備えている。そのトランジスタ７８、８０の
ソースはともに接地されている。そのトランジスタのゲ
ートはＵＰＲＯＭワードラインＵＷＬに接続され、この
ＵＰＲＯＭワードラインは浮動ゲートトランジスタ７
８、８のゲートをプログラムのための適切な電圧に選択
的に接続できる。このトランジスタのドレインはそのセ
ル用のビットラインＵＢＬ、インバースＵＢＬに接続さ
れる。フラッシュトランジスタ７８、８０のドレイン
は、セルがプログラムされたとき公知の方法で直流電流
を除去するように協同する一対のＰ−チャネル交差接続
トランジスタ８８、９０に、スイッチトランジスタ８
４、８６を介して接続される。そして、これら交差接続
トランジスタは電源ＶＣＣに接続される。ＵＰＲＯＭセ
ルの出力４０は、トランジスタ９０およびスイッチトラ
ンジスタ８６の間からインバータ９２を介して取り出さ
れる。スイッチトランジスタ８４、８６のゲートは、セ
ルを活性化するためのＲＣＡＳＣ信号を受ける。プログ
ラム中ＲＣＡＳＡ信号はローでＰ−チャネルトランジス
タ８８、９０を切り離し、トランジスタ８２がライン１
１２のデイスエーブル信号に応答してＰ−チャネルを既
知の状態にドライブする。
【００１４】ライン４０におけるメモリセル４２の出力
は、また、ライン４６および４８の信号ＲＥＡＤ0 およ
びインバースＲＥＡＤ0 により制御されるパスゲート４
４の形態のスイッチにそれぞれ供給される。各グループ
には、各メモリセルに組み合わされたスイッチ４４があ
る。ＧＲＯＵＰ0 におけるスイッチは、すべてが信号Ｒ
ＥＡＤ0 およびインバースＲＥＡＤ0 により制御され
る。ＧＲＯＵＰ1 におけるスイッチは、共用アドレスラ
インが異なった冗長アドレスライン（たとえば、ＡＬO
の場合のＲＡＬOO、ＲＡＬ1O）に同時に接続されないよ
うに異なったリード信号ＲＥＡＤ1 、インバースＲＥＡ
Ｄ1 によってすべてが制御される。
【００１５】この回路は、破線５０の内側に示されたメ
モリセル４２、パスゲート４４とその制御ライン４６、
４８およびコンパレータ３８を備えている。破線５０に
よって示された回路は、図１の先行技術において示され
たＵＰＲＯＭセル１０a …１０d およびコンパレータ８
a …８d に置き換わることが容易に理解されるであろ
う。上に先行技術を参照して説明したように、冗長アド
レスはメモリセル４２に格納され、コンパレータ３８の
出力は通常動作モードにおいて比較回路に与えられヒッ
ト信号を発生する。冗長性実施の正確な方法のさらなる
説明は当業者に良く知られているため、ここでは行わな
い。しかしながら、図２の回路はそれぞれのメモリセル
４２が組み合わされたスイッチ装置４４が設けられてい
ること、および各アドレスラインドライバが組み合わさ
れるとともに共用アドレスライン３５に接続された出力
テストラインドライバ３０が設けられている点において
図１の回路とは異なることが明らかであろう。
【００１６】メモリチップの通常動作において、冗長ア
ドレスラインドライバ２４がオンするようにライン２６
および２８の信号ＲＥＡＤおよびインバースＲＥＡＤが
セットされる。アドレスビットは、アドレスパッド２０
およびアドレスバッファ２２を介してコンパレータ３８
に供給され、メモリセル４２の出力と比較される。入力
アドレスがメモリセル４２に格納された冗長アドレスに
一致するとき、ヒット信号が比較回路により発生され
る。
【００１７】本発明は特殊テストモードを提供する。こ
のテストモードにおいて、信号ＲＥＡＤおよびインバー
スＲＥＡＤは冗長アドレスラインドライバ２４をオフし
出力テストラインドライバ３０をオンするように状態を
変える。選択されたメモリセルの出力は、その制御ライ
ン４６、４８により制御されるゲートパス４４を介して
冗長アドレスライン３６に接続されることができる。図
２に示すメモリセル４２を選択するために、信号ＲＥＡ
Ｄ0 およびインバースＲＥＡＤO が適切にセットされる
であろう。各スイッチ４４は、メモリセルから共用アド
レスライン３５に出力を選択的に供給する制御ライン４
６、４８によって制御されることが判るるであろう。こ
れらの信号は、次いで出力テストラインドライバ３０を
介してテストＩＯバス３４に供給される。これは、各メ
モリ４２の出力がチップ上に余分なルーチングラインを
必要とすることなく別個にテストされることを可能にす
る。
【００１８】本発明はこのようにしてテストモードにお
けるテストデータをテストＩＯバスに出力するために冗
長アドレスラインが共用されることを可能にする。本発
明の原理は、また、メモリセル４２が冗長アドレス情報
を保持しないでメモリ装置の制御動作をするとともにテ
ストされることが要求される他のビットを保持するもの
にも適用することができる。この場合において、メモリ
セル４２の出力４０が３８のようなコンパレータに供給
されないでＩＣ装置の他の部分に直接に供給される。図
４は、この場合における変形ブロック５０１を示す。同
様な部分が、図２におけると同様な数にダッシュを付し
て示されている。出力端子４０′は、テスト目的で冗長
アドレスライン３６にパスゲート４４′を介して同様に
接続されている。
【００１９】図５は、図１に示されたＧＲＯＵＰO に実
施された本発明の好ましい実施例の詳細な回路図であ
る。同様な数字は、図１のそれらに対応したサフィック
スa …ｄによって図２における同様な部分を示す。冗長
アドレスラインＲＡＬOO…ＲＡＬ03′を介してアドレス
ラインＡＬO …ＡＬ3 に各別に接続される。冗長性を実
施するためのブロック５０a …５０ｄに加えて、図５に
示された２つの変形ブロック５０′が各別にアドレスラ
インＡＬO …ＡＬ１に接続される。これらアドレスライ
ンＡＬO …ＡＬ１が、ブロック５０a および５０b から
のテストデータを出力するためにメモリの通常動作ある
いは特殊なテストモードで使用されていない場合には、
これらの変形ブロック５０′は出力ドライバ３０ａおよ
び３０ｂを介して各別にパスゲート３４に出力するた
め、変形ブロック５０′内のメモリセルの出力をアドレ
スラインＡＬ0 およびＡＬ1 に出すようにパスゲート４
４′を選択することができる。
【００２０】アドレスバス３１およびテストバス３４
は、４ビット幅として図５に示されているが、本発明で
は如何なるバス幅に対しても実施できることが明らかで
あろう。各アドレスラインドライバはアドレスバスのア
ドレスラインをドライブし、各テスト出力ドライバはテ
ストバスのテストラインをドライブする。
【００２１】図１では２つのグループが示されている
が、本発明では１グループだけが同時に共通アドレスバ
スにアクセスしたならば適当な数のグループについても
実施できることが明らかになる。これは信号インバース
ＲＥＡＤとＲＥＡＤ（ＧＲＯＵＰO に対して）および他
のグループの同等信号の制御を介して行われる。
【００２２】本発明は、使用前のテストチップに対して
のみならず、また返却されたチップの欠陥を分析するた
めにも使用できる。これはまたデータがＵＰＲＯＭセル
にプログラムされている後テストにも使用できる。
【図面の簡単な説明】
【図１】公知の冗長性実施回路の回路図である。
【図２】本発明による冗長性実施回路の回路図である。
【図３】ＵＰＲＯＭセルの一実施例についてのトランジ
スタレベルの回路図である。
【図４】変形された格納ブロックの概略図である。
【図５】本発明の一実施例のさらに詳細な回路図であ
る。
【符号の説明】
４0 、４1 、４2 、４3 ラインドライバ ８a 、８b 、８c 、８d コンパレータ １０a 、１０b 、１０c 、１０d メモリセル １２a …１２d 出力ライン １４0 、１４1 比較回路 １６0 、１６1 ライン ３１ アドレスバス ２０ アドレスパッド ２２ アドレスバッファ ２４ 冗長アドレスラインドライバ ２６、２８ ライン ３０ 出力テストラインドライバ ３２ ライン ３４ テストＩＯバス ３５ アドレスライン ３６ 冗長アドレスライン ３８ コンパレータ ４２ メモリセル ４４ パスゲート ７８、８０ 浮動ゲートトランジスタ ８４、８６ トランジスタ ８８、９０ Ｐ−チャネル交差接続トタランジスタ ９２ インバータ １１２ ライン

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】冗長メモリ位置を特定するアドレスのアド
    レスビットを格納するメモリセルと、 前記メモリセルに格納されたアドレスビットと冗長アド
    レスラインに供給される入力アドレスビットとを比較よ
    うに接続されたコンパレータ回路と、 テストモード中に前記メモリセルの出力を前記冗長アド
    レスラインに選択的に接続するスイッチと、 通常モードにおいて入力アドレスビットを前記冗長アド
    レスラインに供給するために活性化される冗長アドレス
    ラインドライバと、 前記冗長アドレスラインドライバが活性化されていない
    ときに前記冗長アドレスライン上の信号をテストパスに
    ドライブするためにテストモードにおいて前記冗長アド
    レスラインに接続できるようにしたテストライン出力ド
    ライバと、 を備えたことを特徴とする冗長性実施回路。
  2. 【請求項２】アドレスバスの各アドレスラインに接続さ
    れる複数の冗長アドレスラインをそなえた請求項１に記
    載の冗長性実施回路において、それぞれアドレスライン
    と組み合わされた複数の冗長アドレスラインドライバお
    よびテストライン出力ドライバをさらにそなえ、前記冗
    長アドレスラインドライバは入力アドレスビットを前記
    冗長アドレスラインにドライブするために接続されてい
    る冗長性実施回路。
  3. 【請求項３】複数のメモリセルをそなえ、各メモリセル
    はそれぞれコンパレータ回路およびスイッチが組み合わ
    され、前記複数のメモリセルおよび対応するコンパレー
    タ回路およびスイッチは第１グループに配置され、前記
    コンパレータ回路の出力は入力アドレスビットが第１冗
    長メモリ位置を特定するアドレスに一致するときヒット
    信号を発生させるヒット発生回路に供給される請求項２
    に記載の冗長性実施回路。
  4. 【請求項４】少なく１つのグループを形成する複数のメ
    モリセル、対応するコンパレータ回路およびスイッチを
    そなえ、前記少なくとも１つのグループのコンパレータ
    回路の出力は、入力アドレスビットが他の冗長アドレス
    メモリ位置を特定するアドレスに一致するときにヒット
    信号を発生するように他のヒット発生回路に供給される
    請求項３に記載の冗長性実施回路。
  5. 【請求項５】各アドレスラインが前記第１および少なく
    とも１つの他のグループの冗長アドレスラインに接続さ
    れ、前記冗長性実施回路が各グループのスイッチを制御
    する回路をさらにそなえ、前記グループの１のみのメモ
    リセルの出力が一時にアドレスラインに接続される請求
    項４に記載の冗長性実施回路。
  6. 【請求項６】それぞれ付加ビットを格納する他の複数の
    メモリセルと、前記テストモード中に前記アドレスライ
    ンに前記他のメモリセルの出力を選択的に接続する対応
    した他の複数のスイッチとを備えた請求項３に記載の冗
    長性実施回路。
  7. 【請求項７】メモリセルがＵＰＲＯＭセルであるフラッ
    シュメモリチップに実施された前記請求項のいずれかに
    記載の冗長性実施回路。
  8. 【請求項８】冗長アドレスラインドライバがそれをオン
    あるいはオフにするために相補制御信号を受けるように
    接続され、かつ、前記テストライン出力ドライバが逆極
    性に前記相補制御信号を受けるように接続され、冗長ア
    ドレスラインドライバがオンするときに前記テストライ
    ン出力ドライバがオフし、さらに逆の関係になるように
    した請求項１に記載の冗長性実施回路。
  9. 【請求項９】複数の冗長アドレスラインドライバがそれ
    らをオンあるいはオフするために相補制御信号を受ける
    ように接続され、かつ、前記複数のテストライン出力ド
    ライバが逆極性に前記相補制御信号を受けるように接続
    され、前記複数の冗長アドレスラインドライバがオンす
    るときに複数のテストライン出力ドライバがオフするよ
    うにした請求項３に記載の冗長性実施回路。
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