JPS61120400A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS61120400A JPS61120400A JP59238582A JP23858284A JPS61120400A JP S61120400 A JPS61120400 A JP S61120400A JP 59238582 A JP59238582 A JP 59238582A JP 23858284 A JP23858284 A JP 23858284A JP S61120400 A JPS61120400 A JP S61120400A
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- circuit
- word
- redundant
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- transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体記憶装置に関し、特に不良メモリセ・
ル等の不良回路部分と置き喚えて使用するだめの冗長回
路部分を有し、不良回路部分と冗長回路部分との切り換
えをデコーダ線の電位を制御することによって行なうよ
うにした半導体記憶装置に関する。
ル等の不良回路部分と置き喚えて使用するだめの冗長回
路部分を有し、不良回路部分と冗長回路部分との切り換
えをデコーダ線の電位を制御することによって行なうよ
うにした半導体記憶装置に関する。
（従来の技術）
第３図は、従来形の半導体記憶装置としてのバイポーラ
型メモリ装置を部分的に示す。同図のメモリ装置は、メ
モリセルアレイ１、ワードドライバ２、ワードデコーダ
３、およびワードアドレス用のアドレスバッファ４を具
備する。メモリセルアレイｌは、高圧側ワード線ＷＬ＋
と低圧側ワード線ＷＬ−およびビット線ＢＬとＢＬＢの
間に接続されたメモリセルＭＣを複数個備えている。各
メモリセルＭＣは周知のフリップフロップ型のものであ
る。ワードドライバ２は、それぞれワード線に対応する
複数のワードドライバユニット２ａ。
型メモリ装置を部分的に示す。同図のメモリ装置は、メ
モリセルアレイ１、ワードドライバ２、ワードデコーダ
３、およびワードアドレス用のアドレスバッファ４を具
備する。メモリセルアレイｌは、高圧側ワード線ＷＬ＋
と低圧側ワード線ＷＬ−およびビット線ＢＬとＢＬＢの
間に接続されたメモリセルＭＣを複数個備えている。各
メモリセルＭＣは周知のフリップフロップ型のものであ
る。ワードドライバ２は、それぞれワード線に対応する
複数のワードドライバユニット２ａ。
２ｂ−・を有する。各ワードドライバユニットは同じ構
成を有しており、例えばワードドライバユニット２ａは
エミッタが共通接続されたトランジスタＱｌ、Ｑ２、こ
れらのトランジスタの共通接続されたエミッタと低圧側
電源端子Ｖｅｅ間に接続された定電流回路ＩＳｉ トラ
ンジスタＱ１のコレクタと高圧側電源端子Ｖｃｃ間に接
続された負荷抵抗Ｒ１、トランジスタＱ１のコレクタに
ベースが接続されたドライバ用のトランジスタＱ３を具
備する。アドレスバッファ４は複数のアドレスバッファ
ユニットヲ有し、１つのアドレスバッファユニット４ａ
は、エミッタが共通接続されたトランジスタＱ７．Ｑ８
、定電流回路ＩＳ３、負荷抵抗Ｒ３，Ｒ４、入カニミッ
タホロワ回路を構成するトランジスタＱ９と定電流回路
１３４、基準電圧印加用のエミッタホロワ回路を構成す
るトランジスタＱＩＯと定電流回路ＩＳ５を備えている
。また、ワードデコーダ３は、アドレスバッファユニッ
ト４ａの出力を受けるマルチエミッタトランジスタＱｌ
ｌ、Ｑ１２、およびこれらのマルチエミッタトランジス
タの各エミッタが接続された複数の信号線を有するアド
レス線５、およびアドレス線５の各信号線と低圧側電源
端子Ｖ２Ｏ間にそれぞれ接続された定電流源回路１５６
，１５７．Ｉｓ８、ＩＳ９を具備する。なお、アドレス
バッファユニット４ａに相当するユニットはワードアド
レスの各ビットごとに設けられその出力はそれぞれ２個
のマルチエミッタトランジスタを介してデコーダ線５の
各信号線に適宜接続されている。また、デコーダ線５の
各々は各ワードドライバユニット２ａ、２ｂ、−一・の
入力に接続されている。
成を有しており、例えばワードドライバユニット２ａは
エミッタが共通接続されたトランジスタＱｌ、Ｑ２、こ
れらのトランジスタの共通接続されたエミッタと低圧側
電源端子Ｖｅｅ間に接続された定電流回路ＩＳｉ トラ
ンジスタＱ１のコレクタと高圧側電源端子Ｖｃｃ間に接
続された負荷抵抗Ｒ１、トランジスタＱ１のコレクタに
ベースが接続されたドライバ用のトランジスタＱ３を具
備する。アドレスバッファ４は複数のアドレスバッファ
ユニットヲ有し、１つのアドレスバッファユニット４ａ
は、エミッタが共通接続されたトランジスタＱ７．Ｑ８
、定電流回路ＩＳ３、負荷抵抗Ｒ３，Ｒ４、入カニミッ
タホロワ回路を構成するトランジスタＱ９と定電流回路
１３４、基準電圧印加用のエミッタホロワ回路を構成す
るトランジスタＱＩＯと定電流回路ＩＳ５を備えている
。また、ワードデコーダ３は、アドレスバッファユニッ
ト４ａの出力を受けるマルチエミッタトランジスタＱｌ
ｌ、Ｑ１２、およびこれらのマルチエミッタトランジス
タの各エミッタが接続された複数の信号線を有するアド
レス線５、およびアドレス線５の各信号線と低圧側電源
端子Ｖ２Ｏ間にそれぞれ接続された定電流源回路１５６
，１５７．Ｉｓ８、ＩＳ９を具備する。なお、アドレス
バッファユニット４ａに相当するユニットはワードアド
レスの各ビットごとに設けられその出力はそれぞれ２個
のマルチエミッタトランジスタを介してデコーダ線５の
各信号線に適宜接続されている。また、デコーダ線５の
各々は各ワードドライバユニット２ａ、２ｂ、−一・の
入力に接続されている。
第３図のメモリ装置において、書き込みおよび読み出し
動作を行なう場合には、ワードアドレスバッファ４にワ
ードアドレスＡＤＤを印加すると共に、図示しないビッ
トアドレスバッファにビットアドレスを印加する。ワー
ドアドレスＡＤＤの各ビットのレベルに応じて各アドレ
スバッファユニット４ａ等からデコーダ線５の各信号線
にマルチエミッタトランジスタＱｌｌ、Ｑ１２等を介し
て高レベルまたは低レベルの信号が印加される。
動作を行なう場合には、ワードアドレスバッファ４にワ
ードアドレスＡＤＤを印加すると共に、図示しないビッ
トアドレスバッファにビットアドレスを印加する。ワー
ドアドレスＡＤＤの各ビットのレベルに応じて各アドレ
スバッファユニット４ａ等からデコーダ線５の各信号線
にマルチエミッタトランジスタＱｌｌ、Ｑ１２等を介し
て高レベルまたは低レベルの信号が印加される。
デコーダ線５の各信号線はそれぞれ複数のマルチエミッ
タトランジスタと接続されておりこれらのマルチエミッ
タトランジスタの出力のうち少なくとも１つが高レベル
であれば該信号線の電位は高レベルとなる。そして、ワ
ードドライバユニット、例えば、２ａの入力トランジス
タＱｌのベースに接続された信号線が低レベルになると
該ワードド。
タトランジスタと接続されておりこれらのマルチエミッ
タトランジスタの出力のうち少なくとも１つが高レベル
であれば該信号線の電位は高レベルとなる。そして、ワ
ードドライバユニット、例えば、２ａの入力トランジス
タＱｌのベースに接続された信号線が低レベルになると
該ワードド。
ライバユニッ）２ａが高レベルのワード線選択信号を出
力して高圧側ワード線ＷＬ＋に印加する。
力して高圧側ワード線ＷＬ＋に印加する。
このようにしてワード線が選択されると共に、図示しな
いビットデコーダ等により１対のビット線ＢＬおよびＢ
ＬＢが選択される。このようにして選択されたワード線
およびビット線対に接続されたメモリセルＭＣに対して
データの書き込みまたは読み出しが行われる。
いビットデコーダ等により１対のビット線ＢＬおよびＢ
ＬＢが選択される。このようにして選択されたワード線
およびビット線対に接続されたメモリセルＭＣに対して
データの書き込みまたは読み出しが行われる。
ところが、上述のような従来形のメモリ装置においては
、特にバイポーラ型メモリ装置等の高速度のメモリ装置
の場合、°冗長メモリセル等が設けられていなかった。
、特にバイポーラ型メモリ装置等の高速度のメモリ装置
の場合、°冗長メモリセル等が設けられていなかった。
このため、例えばメモリセルアレイ１内のあるメモリセ
ルあるいはあるワード線に接続されたワードドライバユ
ニット等が不良である場合Ｃよメモリ装置自体が不良品
となり、半導体メモリ装置の製造歩留りを高くすること
ができないという不都合があった。
ルあるいはあるワード線に接続されたワードドライバユ
ニット等が不良である場合Ｃよメモリ装置自体が不良品
となり、半導体メモリ装置の製造歩留りを高くすること
ができないという不都合があった。
（発明が解決しようとする問題点）
本発明は、前述の従来形における問題点に鑑み、半導体
記憶装置において、極めて簡単な回路構成により不良回
路部分と冗長回路部分との切り換えが行なわれるように
し、かつ記憶装置の製造歩留りの向上を図ることを目的
とするものである。
記憶装置において、極めて簡単な回路構成により不良回
路部分と冗長回路部分との切り換えが行なわれるように
し、かつ記憶装置の製造歩留りの向上を図ることを目的
とするものである。
（問題点を解決するための手段）
本発明に係わる半導体記憶装置においては、アドレスバ
ッファ回路出力が適宜接続されるデコーダ線と、該デコ
ーダ線に入力が接続されワード線等を駆動するドライバ
ゲート回路と、入力アドレスが不良回路部分のアドレス
と一敗するか否かを判定して冗長回路選択信号を出力す
る冗長アドレス判定回路と、冗長回路選択部とが設けら
れ、該冗長回路選択部は前記冗長回路選択信号にもとづ
きデコーダ線を非選択状態とする。
ッファ回路出力が適宜接続されるデコーダ線と、該デコ
ーダ線に入力が接続されワード線等を駆動するドライバ
ゲート回路と、入力アドレスが不良回路部分のアドレス
と一敗するか否かを判定して冗長回路選択信号を出力す
る冗長アドレス判定回路と、冗長回路選択部とが設けら
れ、該冗長回路選択部は前記冗長回路選択信号にもとづ
きデコーダ線を非選択状態とする。
（作用）
上述のような手段を用いることにより、冗長アドレス判
定回路から冗長回路選択信号が出力されると、デコーダ
線が非選択（例えば高電位レベル）２ 状態とされる。
定回路から冗長回路選択信号が出力されると、デコーダ
線が非選択（例えば高電位レベル）２ 状態とされる。
これにより、ドライバゲート回路から出力される駆動信
号が非選択レベルとなって不良回路部分を含むメモリセ
ルアレイが非選択となり、冗長回路部分が選択される。
号が非選択レベルとなって不良回路部分を含むメモリセ
ルアレイが非選択となり、冗長回路部分が選択される。
（実施例）
以下、図面により本発明の詳細な説明する。
第１図は、本発明の１実施例に係わる半導体記憶装置の
概略を示す。同図の記憶装置は、−例としてワード線単
位で不良回路部分と冗長回路部分との切り換えを行なう
ようにしたものであり、メモリセルアレイｌ、ワードト
ライバ２、ワードアドレス用アドレスバッファ４、デコ
ーダ線５の他に、冗長ワード線に接続された冗長メモリ
セルアレイＩＯ１冗長ワードドライバ１１、冗長回路部
分のアドレスを記憶するプログラマブルリードオンリメ
モリ （以下、単にＦＲＯＭと称する）１２、および入
力ワードアドレスＡＤＤとＰＲＯＭ１２からの読み出し
データを比較する比較ゲート１３を具備する。
概略を示す。同図の記憶装置は、−例としてワード線単
位で不良回路部分と冗長回路部分との切り換えを行なう
ようにしたものであり、メモリセルアレイｌ、ワードト
ライバ２、ワードアドレス用アドレスバッファ４、デコ
ーダ線５の他に、冗長ワード線に接続された冗長メモリ
セルアレイＩＯ１冗長ワードドライバ１１、冗長回路部
分のアドレスを記憶するプログラマブルリードオンリメ
モリ （以下、単にＦＲＯＭと称する）１２、および入
力ワードアドレスＡＤＤとＰＲＯＭ１２からの読み出し
データを比較する比較ゲート１３を具備する。
なお、第１図においては、ビットアドレス用アドレスバ
ッファ、ビットドライバ、および入出力回路等の図示は
省略されている。
ッファ、ビットドライバ、および入出力回路等の図示は
省略されている。
第１図の記憶装置においては、書き込みおよび読み出し
動作は第３図の回路と同様にワードアドレスＡＤＤおよ
び図示しないビットアドレス用のアドレスバッファにビ
ットアドレスを印加して行なわれる。そしてこの時、ワ
ードアドレスＡＤＤが比較ゲー）１３に印加されＰＲＯ
Ｍ１２からの不良回路部分例えば不良ワードを示すアド
レスデータと比較される。この比較の結果、両者のアド
レスが一敗しない場合には冗長回路選択信号（以下、単
に選択信号と称する）ＳＲが出力されず、ワードドライ
バ２によって第３図の場合と同様の手段でメモリセルア
レイｌがアクセスされデータ読み出しまたはデータ書き
込みが行なわれる。
動作は第３図の回路と同様にワードアドレスＡＤＤおよ
び図示しないビットアドレス用のアドレスバッファにビ
ットアドレスを印加して行なわれる。そしてこの時、ワ
ードアドレスＡＤＤが比較ゲー）１３に印加されＰＲＯ
Ｍ１２からの不良回路部分例えば不良ワードを示すアド
レスデータと比較される。この比較の結果、両者のアド
レスが一敗しない場合には冗長回路選択信号（以下、単
に選択信号と称する）ＳＲが出力されず、ワードドライ
バ２によって第３図の場合と同様の手段でメモリセルア
レイｌがアクセスされデータ読み出しまたはデータ書き
込みが行なわれる。
これに対して、ワードアドレスＡＤＤとＰＲＯＭ１２か
ら入力される不良ワードアドレスとが一致した場合には
比較ゲート回路１３から選択信号ＳＲが出力される。そ
して、この選択信号ＳＲによってデコーダ線５のすべて
の信号線が高レベルの非選択状態とされ、メモリセルア
レイｌに印加されるべきワード線選択信号が遮断される
。
ら入力される不良ワードアドレスとが一致した場合には
比較ゲート回路１３から選択信号ＳＲが出力される。そ
して、この選択信号ＳＲによってデコーダ線５のすべて
の信号線が高レベルの非選択状態とされ、メモリセルア
レイｌに印加されるべきワード線選択信号が遮断される
。
一方、冗長ワードドライバ１１は選択信号ＳＲの印加に
より冗長メモリセルアレイｌＯにワード線選択信号を入
力する。これにより、冗長メモリセルアレイ１０が選択
されて該メモリセルアレイ１０に対してデータの書き込
みまたは読み出しが行なわれる。
より冗長メモリセルアレイｌＯにワード線選択信号を入
力する。これにより、冗長メモリセルアレイ１０が選択
されて該メモリセルアレイ１０に対してデータの書き込
みまたは読み出しが行なわれる。
第２図は、第１図の記憶装置の詳細な回路構成を示す。
同図の回路は、前述の第３図の回路に冗長メモリセルア
レイ１０、冗長ワードドライバ１１、比較ゲート回路１
３、アンドゲートを構成するダイオードＤ２．Ｄ３．・
−・、Ｄｎおよび抵抗Ｒ７、およびマルチエミッタトラ
ンジスタＱ２３を追加したものである。マルチエミッタ
トランジスタＱ２３のベースには選択信号ＳＲが印加さ
れ、各エミッタはそれぞれデコーダ線５の各信号線およ
び冗長ワードドライバｌｌの人力ずなわらトランジスタ
Ｑ２０のベースに接続されている。その他の部分は第３
図の回路と同じ構成を有している。
レイ１０、冗長ワードドライバ１１、比較ゲート回路１
３、アンドゲートを構成するダイオードＤ２．Ｄ３．・
−・、Ｄｎおよび抵抗Ｒ７、およびマルチエミッタトラ
ンジスタＱ２３を追加したものである。マルチエミッタ
トランジスタＱ２３のベースには選択信号ＳＲが印加さ
れ、各エミッタはそれぞれデコーダ線５の各信号線およ
び冗長ワードドライバｌｌの人力ずなわらトランジスタ
Ｑ２０のベースに接続されている。その他の部分は第３
図の回路と同じ構成を有している。
冗長メモリセルアレイｌＯは、高圧側ワード線ＷＬ （
Ｒ） ＋と低圧側ワード線ＷＬ （Ｒ）−との間および
メモリセルアレイ１と共通のビット線対ＢＬ、ＢＬＢの
間に接続されたメモリセルＭＣを有する。冗長ワードド
ライバ１１は、ワードドライバ２の各ワードドライバユ
ニットと同じ構成を有し、トランジスタＱ２０．Ｑ２１
．Ｑ２２、抵抗Ｒ８および定電流回路ｌ５１４を有する
。なお、トランジスタＱ２１のベースにはトランジスタ
Ｑ２．Ｑ５と同様に基準電圧ＶＲＦＩが印加されている
。
Ｒ） ＋と低圧側ワード線ＷＬ （Ｒ）−との間および
メモリセルアレイ１と共通のビット線対ＢＬ、ＢＬＢの
間に接続されたメモリセルＭＣを有する。冗長ワードド
ライバ１１は、ワードドライバ２の各ワードドライバユ
ニットと同じ構成を有し、トランジスタＱ２０．Ｑ２１
．Ｑ２２、抵抗Ｒ８および定電流回路ｌ５１４を有する
。なお、トランジスタＱ２１のベースにはトランジスタ
Ｑ２．Ｑ５と同様に基準電圧ＶＲＦＩが印加されている
。
比較ゲート回路１３はワードアドレスＡＤＤの各ビット
に対応して設けられ、その内の１つの回路はトランジス
タＱ１３．Ｑ１４．・−・、Ｑ１９、定電流回路ｌ５Ｉ
Ｏ，ｒｓｌｌ、１３１２．ｌ５１３、ダイオードＤＩ、
抵抗Ｒ６，Ｒ７等によって構成される。トランジスタＱ
１３、ダイオードＤｉおよび定電流回路ｌ５ＩＯは入カ
ニミッタホロワ回路を構成する。トランジスタＱ１４．
Ｑ１５のエミッタは共通接続され定電流回路ｌ５１１を
介して低圧側電源端子Ｖｅｅに接続されている。トラン
ジスタＱ１６．Ｑ１７のエミッタも共通接続され定電流
回路ｌ５１２を介して低電圧側電源端子Ｖｅｅに接続さ
れている。なお、トランジスタＱ１５およびＱ１６のベ
ースにはそれぞれ基準電圧ＶＲＦ３およびＶＲＦ４が印
加され、かつトランジスタＱ１７のベースには図示しな
い不良アドレス記憶用のＦＲＯＭの出力が印加される。
に対応して設けられ、その内の１つの回路はトランジス
タＱ１３．Ｑ１４．・−・、Ｑ１９、定電流回路ｌ５Ｉ
Ｏ，ｒｓｌｌ、１３１２．ｌ５１３、ダイオードＤＩ、
抵抗Ｒ６，Ｒ７等によって構成される。トランジスタＱ
１３、ダイオードＤｉおよび定電流回路ｌ５ＩＯは入カ
ニミッタホロワ回路を構成する。トランジスタＱ１４．
Ｑ１５のエミッタは共通接続され定電流回路ｌ５１１を
介して低圧側電源端子Ｖｅｅに接続されている。トラン
ジスタＱ１６．Ｑ１７のエミッタも共通接続され定電流
回路ｌ５１２を介して低電圧側電源端子Ｖｅｅに接続さ
れている。なお、トランジスタＱ１５およびＱ１６のベ
ースにはそれぞれ基準電圧ＶＲＦ３およびＶＲＦ４が印
加され、かつトランジスタＱ１７のベースには図示しな
い不良アドレス記憶用のＦＲＯＭの出力が印加される。
トランジスタＱ１５．Ｑ１６のコレクタは共にトランジ
スタＱ１９のベースに接続され、トランジスタＱ１４お
よびＱ１７のコレツ゛りは共にトランジスタＱＩ８のベ
ースに接続されている。トランジスタＱ１８゜Ｑ１９お
よび定電流回路ｌ５１３は論理和（ＯＲ）回路を構成す
る。
スタＱ１９のベースに接続され、トランジスタＱ１４お
よびＱ１７のコレツ゛りは共にトランジスタＱＩ８のベ
ースに接続されている。トランジスタＱ１８゜Ｑ１９お
よび定電流回路ｌ５１３は論理和（ＯＲ）回路を構成す
る。
以上のような構成を有する半導体記憶装置の動作を説明
する。比較ゲート回路１３ば、排他的ノア（ＥＮＯＲ）
回路を構成しており、入力されるワードアドレス信号Ａ
ＤＤおよびＦＲＯＭからの不良アドレス信号が共に高レ
ベル共に低レベルの場合に高レベルの選択信号ＳＲを出
力し、これらの入力信号の一方が高レベル他方が低レベ
ルの場合には低レベルの選択信号ＳＲを出力する。より
詳細に説明すると、ワードアドレス信号ＡＤＤが高レベ
ルの場合にはトランジスタＱ１４がオン、トランジスタ
Ｑ１５がオフとなり、出力トランジスタＱｌＢのベース
電位が低レベルになる。このとき、Ｐｌ？ＯＭからトラ
ンジスタＱｌ？のベースに入力される不良ワードアドレ
ス信号が高レベルであればトランジスタＱ１７がオン、
トランジスタＱ１６がオフとなるから出力トランジスタ
Ｑ１９のベース電位は高レベルとなり選択信号ＳＲが高
レベルとなる。
する。比較ゲート回路１３ば、排他的ノア（ＥＮＯＲ）
回路を構成しており、入力されるワードアドレス信号Ａ
ＤＤおよびＦＲＯＭからの不良アドレス信号が共に高レ
ベル共に低レベルの場合に高レベルの選択信号ＳＲを出
力し、これらの入力信号の一方が高レベル他方が低レベ
ルの場合には低レベルの選択信号ＳＲを出力する。より
詳細に説明すると、ワードアドレス信号ＡＤＤが高レベ
ルの場合にはトランジスタＱ１４がオン、トランジスタ
Ｑ１５がオフとなり、出力トランジスタＱｌＢのベース
電位が低レベルになる。このとき、Ｐｌ？ＯＭからトラ
ンジスタＱｌ？のベースに入力される不良ワードアドレ
ス信号が高レベルであればトランジスタＱ１７がオン、
トランジスタＱ１６がオフとなるから出力トランジスタ
Ｑ１９のベース電位は高レベルとなり選択信号ＳＲが高
レベルとなる。
ワードアドレス信号ＡＤＤが高レベルであって不良ワー
ドアドレス信号が低レベルの場合には、トランジスタＱ
１７がオフ、トランジスタＱ１６がオンとなるため出力
トランジスタＱ１９のベース電位は低レベルとなり出力
トランジスタＱ１８のベース電位も前述のように低レベ
ルとなっている。
ドアドレス信号が低レベルの場合には、トランジスタＱ
１７がオフ、トランジスタＱ１６がオンとなるため出力
トランジスタＱ１９のベース電位は低レベルとなり出力
トランジスタＱ１８のベース電位も前述のように低レベ
ルとなっている。
したがって、選択信号ＳＲは低レベルとなる。ワードア
ドレス信号ＡＤＤが低レベルの場合には、トランジスタ
Ｑ１４がオフ、トランジスタＱ１５がオンとなって出力
トランジスタＱ１９のベースが低レベルとなる。このと
き、不良ワードアドレス信号が低レベルであればトラン
ジスタＱ１７がオフ、トランジスタＱ１６がオンとなっ
て出力トランジスタＱ１８のベースは高レベルとなるか
ら選択信号ＳＲが高レベルとなる。ワードアドレス信号
が低レベルであって不良ワードアドレス信号が高レベル
の場合には、出力トランジスタＱ１８のベースが低レベ
ルとなり出力トランジスタＱ１９のベースが低レベルと
なるため選択信号ＳＲは低レベルとなる。すなわち、比
較ゲート回路１３はワードアドレス信号ＡＤＤおよびＦ
ＲＯＭから入力される不良ワードアドレス信号の排他的
ノア（ＥＮＯＲ）演算を行なう。
ドレス信号ＡＤＤが低レベルの場合には、トランジスタ
Ｑ１４がオフ、トランジスタＱ１５がオンとなって出力
トランジスタＱ１９のベースが低レベルとなる。このと
き、不良ワードアドレス信号が低レベルであればトラン
ジスタＱ１７がオフ、トランジスタＱ１６がオンとなっ
て出力トランジスタＱ１８のベースは高レベルとなるか
ら選択信号ＳＲが高レベルとなる。ワードアドレス信号
が低レベルであって不良ワードアドレス信号が高レベル
の場合には、出力トランジスタＱ１８のベースが低レベ
ルとなり出力トランジスタＱ１９のベースが低レベルと
なるため選択信号ＳＲは低レベルとなる。すなわち、比
較ゲート回路１３はワードアドレス信号ＡＤＤおよびＦ
ＲＯＭから入力される不良ワードアドレス信号の排他的
ノア（ＥＮＯＲ）演算を行なう。
第２図の回路において、ワードアドレスＡＤＤが不良ワ
ードアドレスと一致しない場合、したがって選択信号Ｓ
Ｒが低レベルの場合には冗長ワードドライバＩＩの出力
が低レベルとなり冗長メモリセルアレイ１０の高圧側ワ
ード線ＷＬ （Ｒ）＋が低レベルとなって、該冗長メモ
リセルアレイ１０は非選択状態となる。そして、第３図
において説明したようなデータの読み書き動作が行なわ
れる。
ードアドレスと一致しない場合、したがって選択信号Ｓ
Ｒが低レベルの場合には冗長ワードドライバＩＩの出力
が低レベルとなり冗長メモリセルアレイ１０の高圧側ワ
ード線ＷＬ （Ｒ）＋が低レベルとなって、該冗長メモ
リセルアレイ１０は非選択状態となる。そして、第３図
において説明したようなデータの読み書き動作が行なわ
れる。
これに対して、ワードアドレスＡＤＤとＦＲＯＭから入
力される不良ワードアドレスとが一致する場合は前述の
動作によって各ビットに対応する比較ゲート回路１３の
出力がすべて高レベルとなり、選択信号ＳＲが高レベル
となる。これにより、マルチエミッタトランジスタＱ２
３を介してデコーダｖＡ５のすべての信号線の電位が高
レベルとなってメモリセルアレイ１のすべての高圧側ワ
ード線ＷＬ＋の電位が低レベルすなわち非選択レベルと
なる。そして、このとき、冗長ワードドライバ１１にお
いてトランジスタＱ２０がオンとなり、トランジスタＱ
２１がカントオフするから、冗長ワード線ＷＬ （Ｒ）
十が高レベルとなり冗長メモリセルアレイｌＯが選択さ
れる。このようにして、メモリセルアレイ１内の不良ワ
ードに代えて冗長メモリセルアレイ１０がアクセスされ
る。なお、ワードアドレスＡＤＤがＰＲＯＭに記憶され
た不良ワードアドレスと一致しない場合には選択信号Ｓ
Ｒが前述のように低レベルとなるから、冗長ワードドラ
イバ１１の出力が低しヘルとなりしたがって冗長メモリ
セルアレイ１０は非選択となる。
力される不良ワードアドレスとが一致する場合は前述の
動作によって各ビットに対応する比較ゲート回路１３の
出力がすべて高レベルとなり、選択信号ＳＲが高レベル
となる。これにより、マルチエミッタトランジスタＱ２
３を介してデコーダｖＡ５のすべての信号線の電位が高
レベルとなってメモリセルアレイ１のすべての高圧側ワ
ード線ＷＬ＋の電位が低レベルすなわち非選択レベルと
なる。そして、このとき、冗長ワードドライバ１１にお
いてトランジスタＱ２０がオンとなり、トランジスタＱ
２１がカントオフするから、冗長ワード線ＷＬ （Ｒ）
十が高レベルとなり冗長メモリセルアレイｌＯが選択さ
れる。このようにして、メモリセルアレイ１内の不良ワ
ードに代えて冗長メモリセルアレイ１０がアクセスされ
る。なお、ワードアドレスＡＤＤがＰＲＯＭに記憶され
た不良ワードアドレスと一致しない場合には選択信号Ｓ
Ｒが前述のように低レベルとなるから、冗長ワードドラ
イバ１１の出力が低しヘルとなりしたがって冗長メモリ
セルアレイ１０は非選択となる。
なお、上述においては、ワード線用の冗長回路について
説明したが、本発明によればビット線等についても同様
の回路によって冗長切換を行なうことができることは明
らかである。
説明したが、本発明によればビット線等についても同様
の回路によって冗長切換を行なうことができることは明
らかである。
（発明の効果）
以上のように、本発明によれば、きわめて簡ｊ■な回路
構成により、半導体記憶装置における冗長回路切換を的
確に行なうことが可能となり、製品歩留りを大幅に向上
させることが可能となる。
構成により、半導体記憶装置における冗長回路切換を的
確に行なうことが可能となり、製品歩留りを大幅に向上
させることが可能となる。
第１図は本発明の１実施例に係わる半導体記憶装置の概
略を示すブロック回路図、第２図は第１図の装置の詳細
を示すブロック回路図、そして第３図は従来形の半導体
記憶装置の構成を示すブロック回路図である。 １：メモリセルアレイ、 ２：ワードドライバ、 ３：ワードデコーダ、 ４：ワードアドレスバソファ、 ５：デコーダ線、 １０：冗長メモリセルアレイ、 １１：冗長ワードドライバ、 １２：プログラマブルリードオンリメモリ、１３：比較
ゲート回路、 ｕｉ、 Ｑ２．−、ａｚ３： トランジスタ、Ｒ１，Ｒ
２，・−・、Ｒ８：抵抗、 ＩＳＩ、１５２．−、．１５１４ ：定電流回路、Ｄ
Ｉ、Ｄ２．−”、Ｄｎ ：ダイオード。４、 特許出
願人 富士通株式会社 特許出願代理人
略を示すブロック回路図、第２図は第１図の装置の詳細
を示すブロック回路図、そして第３図は従来形の半導体
記憶装置の構成を示すブロック回路図である。 １：メモリセルアレイ、 ２：ワードドライバ、 ３：ワードデコーダ、 ４：ワードアドレスバソファ、 ５：デコーダ線、 １０：冗長メモリセルアレイ、 １１：冗長ワードドライバ、 １２：プログラマブルリードオンリメモリ、１３：比較
ゲート回路、 ｕｉ、 Ｑ２．−、ａｚ３： トランジスタ、Ｒ１，Ｒ
２，・−・、Ｒ８：抵抗、 ＩＳＩ、１５２．−、．１５１４ ：定電流回路、Ｄ
Ｉ、Ｄ２．−”、Ｄｎ ：ダイオード。４、 特許出
願人 富士通株式会社 特許出願代理人
Claims (1)
- メモリセルアレイ、冗長メモリセルアレイ、アドレス
バッファ回路、アドレスバツファ回路出力が適宜接続さ
れるデコーダ線、入力がデコーダ線に接続されたドライ
バゲート回路、入力アドレスが不良回路部分のアドレス
と一致するか否かを判定する冗長アドレス判定回路、お
よび冗長アドレス判定回路から出力される切換信号にも
とづきデコーダ線を非選択状態とすることにより不良回
路部分に代えて冗長メモリセルアレイを選択せしめる冗
長回路選択部を具備することを特徴とする半導体記憶装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59238582A JPS61120400A (ja) | 1984-11-14 | 1984-11-14 | 半導体記憶装置 |
| US06/788,587 US4796233A (en) | 1984-10-19 | 1985-10-17 | Bipolar-transistor type semiconductor memory device having redundancy configuration |
| DE8585307561T DE3585201D1 (de) | 1984-10-19 | 1985-10-18 | Bipolares transistorhalbleiterspeichergeraet mit einer redundanzkonfiguration. |
| KR1019850007704A KR900008658B1 (ko) | 1984-10-19 | 1985-10-18 | 용장서 구조를 갖춘 반도체 메모리 장치 |
| EP85307561A EP0178949B1 (en) | 1984-10-19 | 1985-10-18 | Bipolar-transistor type semiconductor memory device having a redundancy configuration |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59238582A JPS61120400A (ja) | 1984-11-14 | 1984-11-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61120400A true JPS61120400A (ja) | 1986-06-07 |
Family
ID=17032346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59238582A Pending JPS61120400A (ja) | 1984-10-19 | 1984-11-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61120400A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05313854A (ja) * | 1992-05-08 | 1993-11-26 | Fujitsu Ltd | レジスタファイル |
| US5757814A (en) * | 1994-08-26 | 1998-05-26 | Sgs-Thomson Microelectronics Limited | Memory and test method therefor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5794998A (en) * | 1980-12-03 | 1982-06-12 | Toshiba Corp | Nonvolatile semiconductor memory |
-
1984
- 1984-11-14 JP JP59238582A patent/JPS61120400A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5794998A (en) * | 1980-12-03 | 1982-06-12 | Toshiba Corp | Nonvolatile semiconductor memory |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05313854A (ja) * | 1992-05-08 | 1993-11-26 | Fujitsu Ltd | レジスタファイル |
| US5757814A (en) * | 1994-08-26 | 1998-05-26 | Sgs-Thomson Microelectronics Limited | Memory and test method therefor |
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