JPH0888373A - Manufacture of thin film transistor - Google Patents
Manufacture of thin film transistorInfo
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- JPH0888373A JPH0888373A JP6251296A JP25129694A JPH0888373A JP H0888373 A JPH0888373 A JP H0888373A JP 6251296 A JP6251296 A JP 6251296A JP 25129694 A JP25129694 A JP 25129694A JP H0888373 A JPH0888373 A JP H0888373A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、液晶ディスプレイやイ
メージセンサ等に用いられる薄膜トランジスタの製造方
法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a thin film transistor used in a liquid crystal display, an image sensor or the like.
【０００２】[0002]
【従来の技術】液晶ディスプレイやイメージセンサ等に
用いられる薄膜トランジスタには、主として、アモルフ
ァスシリコン薄膜トランジスタと、多結晶シリコン薄膜
トランジスタとがある。その内、多結晶シリコン薄膜ト
ランジスタは、アモルファスシリコン薄膜トランジスタ
より高い移動度が得られるという点で優れているが、リ
ーク電流が大きく、高耐圧が得られないという問題があ
る。そこで、ソース・ドレイン領域に不純物の濃度を低
くした低濃度領域を設けて、低リーク電流化及び高耐圧
化を図った、ＬＤＤ(Lightly Doped Drain) 構造の多結
晶シリコン薄膜トランジスタが広く採用されている。2. Description of the Related Art Thin film transistors used in liquid crystal displays, image sensors and the like mainly include amorphous silicon thin film transistors and polycrystalline silicon thin film transistors. Among them, the polycrystalline silicon thin film transistor is superior in that it can obtain higher mobility than the amorphous silicon thin film transistor, but it has a problem that a large leak current and a high breakdown voltage cannot be obtained. Therefore, a polycrystalline silicon thin film transistor having an LDD (Lightly Doped Drain) structure, in which a low-concentration region having a low impurity concentration is provided in the source / drain regions to achieve a low leak current and a high breakdown voltage, is widely adopted. .
【０００３】ここで、ＬＤＤ構造のｎチャネル薄膜トラ
ンジスタの従来の製造方法について説明する。図２は、
薄膜トランジスタの従来の製造方法を説明するための図
である。図２において、１はガラス基板等の絶縁性基
板、２は多結晶シリコン膜、３はゲート絶縁膜、４はゲ
ート電極膜、５はゲート電極、６はレジスト膜、７は高
濃度領域、８は低濃度領域、９は層間絶縁膜、１０はソ
ース・ドレイン配線、１１はパシベーション膜である。Here, a conventional method for manufacturing an n-channel thin film transistor having an LDD structure will be described. Figure 2
It is a figure for demonstrating the conventional manufacturing method of a thin film transistor. In FIG. 2, 1 is an insulating substrate such as a glass substrate, 2 is a polycrystalline silicon film, 3 is a gate insulating film, 4 is a gate electrode film, 5 is a gate electrode, 6 is a resist film, 7 is a high concentration region, 8 Is a low concentration region, 9 is an interlayer insulating film, 10 is a source / drain wiring, and 11 is a passivation film.
【０００４】（イ）先ず、絶縁性基板１上に多結晶シリ
コン膜２を形成し、エッチングにより分離した後、ＣＶ
Ｄ（化学気相成長）法等により酸化シリコン（Ｓｉ
Ｏ2 ）をゲート絶縁膜３として形成する。そして、その
上にタンタル（Ｔａ）によるゲート電極膜４を形成す
る。(A) First, a polycrystalline silicon film 2 is formed on an insulating substrate 1, separated by etching, and then CV
Silicon oxide (Si
O 2 ) is formed as the gate insulating film 3. Then, the gate electrode film 4 made of tantalum (Ta) is formed thereon.
【０００５】（ロ）続いて、ゲート電極膜４をエッチン
グしてゲート電極５を分離形成した後、そのゲート電極
５をマスクとして多結晶シリコン膜２にリン（Ｐ）をイ
オン導入してｎ型の低濃度領域８を形成する。(B) Subsequently, the gate electrode film 4 is etched to separately form the gate electrode 5, and then phosphorus (P) is ion-introduced into the polycrystalline silicon film 2 using the gate electrode 5 as a mask to form an n-type. To form the low concentration region 8.
【０００６】（ハ）次に、ゲート電極５及び低濃度領域
８の一部を覆うようにフォトレジストによるレジスト膜
６を被着形成した後、多結晶シリコン膜２にリン（Ｐ）
を多量にイオン導入してｎ型の高濃度領域７を形成す
る。(C) Next, after depositing a resist film 6 of photoresist so as to cover a part of the gate electrode 5 and the low concentration region 8, phosphorus (P) is formed on the polycrystalline silicon film 2.
Is ion-implanted in a large amount to form the n-type high concentration region 7.
【０００７】（ニ）次に、レジスト膜６を除去し、ＣＶ
Ｄ法により全面に酸化シリコン（ＳｉＯ2 ）を被着形成
して、層間絶縁膜９を形成した後、層間絶縁膜９，ゲー
ト絶縁膜３にコンタクト・ホールを開け、アルミニウム
（Ａｌ）層を被着形成する。そのＡｌ層をエッチングし
てソース・ドレイン配線１０を形成した後、パシベーシ
ョン膜１１を形成して薄膜トランジスタが完成する。(D) Next, the resist film 6 is removed, and CV
After depositing silicon oxide (SiO 2 ) on the entire surface by the D method to form the interlayer insulating film 9, contact holes are opened in the interlayer insulating film 9 and the gate insulating film 3 to cover the aluminum (Al) layer. Form. After the Al layer is etched to form the source / drain wiring 10, the passivation film 11 is formed to complete the thin film transistor.
【０００８】なお、このような薄膜トランジスタの製造
方法に関連する従来の文献としては、例えば、特開昭６
３−２０４７６９号公報がある。Incidentally, as a conventional document relating to the method of manufacturing such a thin film transistor, for example, Japanese Patent Laid-Open No.
There is an official gazette of 3-204769.
【０００９】[0009]
（問題点）しかしながら、前記した従来の技術には、次
のような問題点があった。第１の問題点は、フォトリソ
グラフィの回数が５回必要であり、また、不純物導入の
ためのイオン導入の回数は２回必要であり、その分工程
数が多くなってコスト高になるという点である。第２の
問題点は、ソース・ドレインの高濃度領域７が、ゲート
電極５に対して自己整合的に形成できないため、低濃度
領域８の長さがばらつき、薄膜トランジスタの動作にば
らつきが生じるという点である。(Problem) However, the above-mentioned conventional technique has the following problems. The first problem is that the number of times of photolithography is required to be five, and the number of times of ion introduction for introducing impurities is required to be two, which increases the number of steps and increases the cost. Is. The second problem is that the high-concentration regions 7 of the source / drain cannot be formed in a self-aligned manner with the gate electrode 5, so that the length of the low-concentration region 8 varies and the operation of the thin film transistor varies. Is.
【００１０】（問題点の説明）まず第１の問題点につい
て説明する。上記従来の製造方法では、フォトリソグラ
フィ、すなわち、フォトレジストの膜を形成し、その上
にマスクパターンを転写する処理は、多結晶シリコン膜
２，ゲート電極５，レジスト膜６，コンタクト・ホール
及びソース・ドレイン配線１０を形成する際に必要にな
り、その回数は５回となる。また、イオン導入は、低濃
度領域８の形成時と高濃度領域７の形成時の２回必要に
なる。そのように、フォトリソグラフィやイオン導入の
回数が多くなる分、薄膜トランジスタの製造工程数が多
くなってしまう。(Description of Problems) First, the first problem will be described. In the conventional manufacturing method described above, the photolithography, that is, the process of forming a photoresist film and transferring the mask pattern thereon is performed by the polycrystalline silicon film 2, the gate electrode 5, the resist film 6, the contact hole and the source. It is necessary when forming the drain wiring 10, and the number of times is 5 times. Further, the ion introduction is required twice when the low concentration region 8 is formed and when the high concentration region 7 is formed. In this way, the number of photolithography and ion introduction increases, and the number of manufacturing steps of the thin film transistor increases.
【００１１】次に第２の問題点について説明する。高濃
度領域７は、ゲート電極５及び低濃度領域８の一部を覆
うようにレジスト膜６を被着形成した後、多結晶シリコ
ン膜２にリン（Ｐ）を多量にイオン導入して形成する
が、ゲート電極５に対するレジスト膜６の位置は、必ず
しも一定にならず横方向に位置ずれが生じる可能性があ
る。レジスト膜６に位置ずれが生じると、それに応じ
て、高濃度領域７が形成される領域がずれることにな
り、結局、ソース・ドレインの高濃度領域７は、ゲート
電極５に対して自己整合的に形成できないことになる。
そのため、低濃度領域８の長さがばらつき、薄膜トラン
ジスタの動作にばらつきが生じてしまう。本発明は、以
上のような問題点を解決することを課題とするものであ
る。Next, the second problem will be described. The high-concentration region 7 is formed by depositing a resist film 6 so as to cover a part of the gate electrode 5 and the low-concentration region 8 and then ion-implanting a large amount of phosphorus (P) into the polycrystalline silicon film 2. However, the position of the resist film 6 with respect to the gate electrode 5 is not always constant, and there is a possibility that a lateral displacement occurs. If the resist film 6 is displaced, the region where the high-concentration regions 7 are formed is accordingly displaced, and as a result, the high-concentration regions 7 of the source / drain are self-aligned with the gate electrode 5. Cannot be formed.
Therefore, the length of the low-concentration region 8 varies, and the operation of the thin film transistor also varies. An object of the present invention is to solve the above problems.
【００１２】[0012]
【課題を解決するための手段】前記課題を解決するた
め、本発明の薄膜トランジスタの製造方法では、絶縁性
基板上に非単結晶シリコン膜を所定の形状に形成する工
程と、前記非単結晶シリコン膜上及び絶縁性基板上に絶
縁性膜を形成する工程と、前記絶縁性膜上にゲート電極
膜を形成する工程と、前記ゲート電極膜上にレジスト膜
を所定の形状に形成する工程と、前記ゲート電極膜を、
前記レジスト膜をマスクとして等方的にエッチングし、
該レジスト膜より狭い幅のゲート電極を形成する工程
と、前記絶縁性膜を、前記レジスト膜をマスクとして異
方的にエッチングし、前記ゲート電極より広い幅のゲー
ト絶縁膜を形成する工程と、前記ゲート電極とゲート絶
縁膜をマスクとして、前記非単結晶シリコン膜に不純物
を導入する工程とを具えることとした。In order to solve the above problems, in a method of manufacturing a thin film transistor according to the present invention, a step of forming a non-single crystal silicon film in a predetermined shape on an insulating substrate, and the non-single crystal silicon A step of forming an insulating film on the film and the insulating substrate, a step of forming a gate electrode film on the insulating film, a step of forming a resist film in a predetermined shape on the gate electrode film, The gate electrode film,
Isotropically etching using the resist film as a mask,
Forming a gate electrode having a width narrower than the resist film; and anisotropically etching the insulating film using the resist film as a mask to form a gate insulating film having a width wider than the gate electrode. And a step of introducing impurities into the non-single-crystal silicon film using the gate electrode and the gate insulating film as a mask.
【００１３】[0013]
【作 用】絶縁性基板上に形成した非単結晶シリコン
膜上に絶縁性膜とゲート電極膜を形成し、該ゲート電極
膜上にレジスト膜を所定の形状に形成する。そして、前
記ゲート電極膜を、前記レジスト膜をマスクとして等方
的にエッチングして、該レジスト膜より狭い幅のゲート
電極を形成した後、前記絶縁性膜を、前記レジスト膜を
マスクとして異方的にエッチングして、前記ゲート電極
より広い幅のゲート絶縁膜を形成する。その後、前記ゲ
ート電極とゲート絶縁膜をマスクとして、前記非単結晶
シリコン膜に不純物を導入して、ソース・ドレイン領域
の高濃度領域及び低濃度領域を形成する。[Operation] An insulating film and a gate electrode film are formed on a non-single crystal silicon film formed on an insulating substrate, and a resist film is formed in a predetermined shape on the gate electrode film. Then, the gate electrode film is isotropically etched using the resist film as a mask to form a gate electrode having a width narrower than the resist film, and then the insulating film is anisotropically processed using the resist film as a mask. Etching is performed to form a gate insulating film having a width wider than that of the gate electrode. Then, using the gate electrode and the gate insulating film as a mask, impurities are introduced into the non-single-crystal silicon film to form high-concentration regions and low-concentration regions of the source / drain regions.
【００１４】このようにしたため、フォトリソグラフィ
の回数は４回で済み、また、不純物導入の回数は１回で
済む。その結果、従来より工程を短縮化でき、コストを
低減化することができる。As a result, the number of times of photolithography is four, and the number of times of impurity introduction is one. As a result, the process can be shortened and the cost can be reduced as compared with the conventional case.
【００１５】また、同一のレジスト膜をマスクに用いて
ゲート電極とゲート絶縁膜とを加工し、さらにそれらを
マスクとして不純物を導入して、ソース・ドレイン領域
を形成する。そのため、ゲート電極の位置及びサイズと
ソース・ドレイン領域の高濃度領域，低濃度領域の位置
及びサイズとは、共にレジスト膜の位置及びサイズによ
って決まり、ゲート電極と高濃度領域，低濃度領域との
位置関係は常に一定になる。結局、ソース・ドレイン領
域の高濃度領域と低濃度領域を、ゲート電極に対して自
己整合的に形成することができるため、低濃度領域の長
さのばらつきを低減することができる。Further, the gate electrode and the gate insulating film are processed using the same resist film as a mask, and impurities are introduced by using them as masks to form source / drain regions. Therefore, the position and size of the gate electrode and the positions and sizes of the high-concentration region and the low-concentration region of the source / drain region are both determined by the position and size of the resist film. The positional relationship is always constant. After all, since the high-concentration region and the low-concentration region of the source / drain region can be formed in a self-aligned manner with respect to the gate electrode, the variation in the length of the low-concentration region can be reduced.
【００１６】[0016]
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の一実施例を説明するため
の図である。符号は、図２のものに対応している。 （イ）先ず、絶縁性基板１上に、例えば、ＬＰ(Low Pre
ssure)ＣＶＤ法により、アモルファス・シリコンを約１
００ｎｍ堆積した後、例えば、エキシマレーザを照射し
て多結晶シリコン膜２を形成し、エッチングにより所定
の形状に分離形成する。次に、例えば、ＥＣＲ（電子サ
イクロトロン共鳴）−プラズマＣＶＤ法により酸化シリ
コン（ＳｉＯ2 ）を約１００ｎｍ堆積して絶縁性膜１２
を形成し、さらにその上に、例えば、スパッタ法により
タンタル（Ｔａ）を約５００ｎｍ着膜してゲート電極膜
４を形成する。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 1 is a diagram for explaining one embodiment of the present invention. The reference numerals correspond to those in FIG. (A) First, on the insulating substrate 1, for example, LP (Low Pre
ssure) CVD method to make amorphous silicon about 1
After being deposited to a thickness of 00 nm, for example, an excimer laser is irradiated to form the polycrystalline silicon film 2, and the polycrystalline silicon film 2 is separated and formed into a predetermined shape by etching. Next, for example, silicon oxide (SiO 2 ) is deposited to a thickness of about 100 nm by ECR (electron cyclotron resonance) -plasma CVD method to form the insulating film 12.
Is formed, and tantalum (Ta) is deposited thereon to a thickness of about 500 nm to form the gate electrode film 4, for example.
【００１７】（ロ）続いて、フォトリソグラフィによ
り、レジスト膜６をパターニングし、例えば、ＣＤＥ
（ケミカル・ドライ・エッチング）法，プラズマエッチ
ング法等により、ゲート電極膜４を等方的にエッチング
し、レジスト膜６パターンより幅が狭くなるようにゲー
ト電極５を形成する。さらに、例えば、ＲＩＥ（リアク
ティブ・イオン・エッチング）法，ＥＣＲ−プラズマ・
エッチング法，ヘリコン波プラズマ・エッチング法等に
より、絶縁性膜１２を異方的にエッチングし、ゲート電
極５より幅が広くなるようにゲート絶縁膜３を形成す
る。(B) Next, the resist film 6 is patterned by photolithography, for example, CDE.
The gate electrode film 4 is isotropically etched by a (chemical dry etching) method, a plasma etching method or the like to form the gate electrode 5 so as to have a width narrower than the pattern of the resist film 6. Furthermore, for example, RIE (reactive ion etching) method, ECR-plasma
The insulating film 12 is anisotropically etched by an etching method, a helicon wave plasma etching method, or the like to form the gate insulating film 3 so as to be wider than the gate electrode 5.
【００１８】ここで、「等方的にエッチングする」と
は、基板面の垂直方向と水平方向とにほぼ同じ速度でエ
ッチングすることを指し、また、「異方的にエッチング
する」とは、主に基板面の垂直方向にエッチングするこ
とを指す。等方的エッチングと異方的エッチングのいず
れかを選択的に行う際には、選択する方に適合するエッ
チング方法を採用し、そのエッチング方法における各種
の条件を適当に設定することにより行うことができる。
例えば、異方的にエッチングする場合は、エッチング法
として、異方的エッチングに向いているＲＩＥ法を採用
し、それに用いるＣ2 Ｆ8 とＨ2 の流量比，それらのガ
ス圧力及びそれらをイオン化するための高周波電力等を
適当な値に設定することにより、異方的なエッチングを
行うことができる。Here, "isotropically etch" refers to etching at substantially the same rate in the vertical and horizontal directions of the substrate surface, and "isotropically etch" means It mainly refers to etching in the direction perpendicular to the substrate surface. When selectively performing either isotropic etching or anisotropic etching, it is necessary to adopt an etching method suitable for the selected person and set various conditions in the etching method appropriately. it can.
For example, in the case of anisotropic etching, the RIE method suitable for anisotropic etching is adopted as the etching method, and the flow rate ratio of C 2 F 8 and H 2 used for it, their gas pressures and their ionization are used. Anisotropic etching can be performed by setting a high frequency power or the like for controlling the etching to an appropriate value.
【００１９】（ハ）さらに、レジスト膜６を除去した
後、ゲート電極５及びゲート絶縁膜３の一部をマスクと
して、例えば、非質量分離型のイオンドーピング法によ
り、上方より多結晶シリコン膜２にリン（Ｐ）等の不純
物イオンを導入する。その結果、ゲート電極５の直下
は、ゲート電極５により完全にマスクされるため不純物
イオンの導入はなく、ゲート電極５と重ならないゲート
絶縁膜３の外側部分直下は、ゲート絶縁膜３のみにより
マスクされるため、少量の不純物イオンが導入される。
そして、ゲート電極５にもゲート絶縁膜３にもマスクさ
れない部分は、イオンの導入が直接行われるため、多量
の不純物イオンが導入される。そのようにして、ソース
・ドレイン領域の高濃度領域７及び低濃度領域８が、１
回の不純物導入工程により形成される。(C) Further, after removing the resist film 6, the polycrystalline silicon film 2 is applied from above by a non-mass separation type ion doping method using the gate electrode 5 and a part of the gate insulating film 3 as a mask. Impurity ions such as phosphorus (P) are introduced into. As a result, immediately below the gate electrode 5 is completely masked by the gate electrode 5, so that impurity ions are not introduced, and immediately below the outer portion of the gate insulating film 3 that does not overlap with the gate electrode 5 is masked only by the gate insulating film 3. Therefore, a small amount of impurity ions are introduced.
Then, since ions are directly introduced into a portion which is not masked by the gate electrode 5 and the gate insulating film 3, a large amount of impurity ions are introduced. Thus, the high concentration region 7 and the low concentration region 8 of the source / drain region are
It is formed by a single impurity introduction step.
【００２０】（ニ）次に、例えば、プラズマＣＶＤ法に
より酸化シリコンを約１μｍ堆積して層間絶縁膜９を形
成する。続いて、フォトリソグラフィによりコンタクト
・ホールを形成し、例えば、スパッタ法により約１μｍ
のアルミニウム・銅（Ａｌ−Ｃｕ）合金を着膜した後、
フォトリソグラフィによりパターニングして、ソース・
ドレイン配線１０を形成する。さらに、例えば、プラズ
マＣＶＤ法により酸化シリコンを約１μｍ堆積してパシ
ベーション膜１１を形成することにより薄膜トランジス
タが完成する。(D) Next, for example, by a plasma CVD method, silicon oxide is deposited to a thickness of about 1 μm to form an interlayer insulating film 9. Then, a contact hole is formed by photolithography, for example, about 1 μm by a sputtering method.
After depositing the aluminum-copper (Al-Cu) alloy of
Source by patterning by photolithography
The drain wiring 10 is formed. Further, for example, silicon oxide is deposited to a thickness of about 1 μm by the plasma CVD method to form the passivation film 11, whereby the thin film transistor is completed.
【００２１】なお、上記実施例において用いた方法は、
必ずしもこれに限るものではない。例えば、アモルファ
ス・シリコンの堆積には、ＬＰＣＶＤ法以外に、プラズ
マＣＶＤ法，ＥＣＲ−ＣＶＤ法，スパッタ法，蒸着法等
の方法を採用することができる。また、多結晶シリコン
膜２は、微結晶シリコン膜でもよく、その形成方法とし
ても、アモルファス・シリコンをアルゴン・レーザ，電
子線，赤外線ランプ等によりアニールして形成するな
ど、材料に適した方法を適宜採用することができる。ま
た、ゲート絶縁膜３等、絶縁膜材料も、窒化シリコン，
酸化窒化シリコン等でもよく、その成膜方法も、ＬＰＣ
ＶＤ法，ＥＣＲ−ＣＶＤ法，スパッタ法，蒸着法，スピ
ンコート法等、材料に適した方法を適宜用いればよい。
また、ゲート電極５も、チタン（Ｔｉ），タングステン
（Ｗ），クロム（Ｃｒ），モリブデン（Ｍｏ），アルミ
ニウム（Ａｌ），銅（Ｃｕ）等の金属材料及びそれらの
合金材料あるいはそれらの珪化材料等でもよく、その着
膜方法も材料に適した方法を適宜用いればよい。The method used in the above embodiment is as follows.
It is not necessarily limited to this. For example, in addition to the LPCVD method, a method such as a plasma CVD method, an ECR-CVD method, a sputtering method, or a vapor deposition method can be adopted for depositing amorphous silicon. Further, the polycrystalline silicon film 2 may be a microcrystalline silicon film, and the method of forming the polycrystalline silicon film 2 may be a method suitable for the material, such as forming amorphous silicon by annealing with an argon laser, an electron beam, an infrared lamp, or the like. It can be appropriately adopted. Insulating film materials such as the gate insulating film 3 are also silicon nitride,
Silicon oxynitride or the like may be used, and the film formation method is
A method suitable for the material, such as the VD method, the ECR-CVD method, the sputtering method, the vapor deposition method, the spin coating method, or the like may be appropriately used.
The gate electrode 5 is also made of a metal material such as titanium (Ti), tungsten (W), chromium (Cr), molybdenum (Mo), aluminum (Al), copper (Cu), an alloy material thereof, or a silicidation material thereof. Etc. may be used, and the film deposition method may be appropriately selected according to the material.
【００２２】[0022]
【発明の効果】以上述べた如く、本発明の薄膜トランジ
スタの製造方法によれば、フォトリソグラフィは、多結
晶シリコン膜２，レジスト膜６，コンタクト・ホール及
びソース・ドレイン配線１０を形成する際の４回しか用
いず、また、不純物導入は１回しか用いない。そのた
め、従来より工程を短縮化でき、コストを低減化するこ
とができる。As described above, according to the method of manufacturing a thin film transistor of the present invention, photolithography is performed at the time of forming the polycrystalline silicon film 2, the resist film 6, the contact hole and the source / drain wiring 10. It is used only once, and the impurity introduction is used only once. Therefore, the process can be shortened and the cost can be reduced as compared with the conventional case.
【００２３】また、本発明では、同一のレジスト膜６を
マスクに用いてゲート電極５とゲート絶縁膜３とを加工
し、さらにそれらをマスクとして不純物を導入して、ソ
ース・ドレイン領域を形成するようにした。そのため、
レジスト膜６の位置とサイズでゲート電極５とゲート絶
縁膜３の位置とサイズが決まり、ゲート電極５とゲート
絶縁膜３の位置とサイズでソース・ドレイン領域の高濃
度領域７と低濃度領域８の位置とサイズが決まる。すな
わち、ゲート電極５とソース・ドレイン領域の高濃度領
域７及び低濃度領域８の位置とサイズは、共にレジスト
膜６の位置とサイズによって決まり、ゲート電極５と高
濃度領域７，低濃度領域８との位置関係は常に一定にな
る。結局、本発明によれば、ソース・ドレイン領域の高
濃度領域７と低濃度領域８を、ゲート電極５に対して自
己整合的に形成することができる。そのため、低濃度領
域８の長さのばらつきを低減することができ、液晶ディ
スプレイ，イメージセンサ等を作製したときの表示品質
あるいは読取り性能が均一化される。Further, in the present invention, the same resist film 6 is used as a mask to process the gate electrode 5 and the gate insulating film 3, and impurities are introduced using these as a mask to form source / drain regions. I did it. for that reason,
The position and size of the resist film 6 determine the position and size of the gate electrode 5 and the gate insulating film 3. The position and size of the gate electrode 5 and the gate insulating film 3 determine the high concentration region 7 and the low concentration region 8 of the source / drain region. Position and size are determined. That is, the positions and sizes of the gate electrode 5, the high-concentration regions 7 and the low-concentration regions 8 of the source / drain regions are both determined by the position and the size of the resist film 6, and the gate electrode 5 and the high-concentration regions 7 and the low-concentration regions 8 are formed. The positional relationship with is always constant. After all, according to the present invention, the high-concentration region 7 and the low-concentration region 8 of the source / drain region can be formed in self-alignment with the gate electrode 5. Therefore, the variation in the length of the low-density region 8 can be reduced, and the display quality or the reading performance when a liquid crystal display, an image sensor or the like is manufactured is made uniform.
【図１】 本発明の一実施例を説明するための図FIG. 1 is a diagram for explaining an embodiment of the present invention.
【図２】 薄膜トランジスタの従来の製造方法を説明す
るための図FIG. 2 is a diagram for explaining a conventional method of manufacturing a thin film transistor.
１…絶縁性基板、２…多結晶シリコン膜、３…ゲート絶
縁膜、４…ゲート電極膜、５…ゲート電極、６…レジス
ト膜、７…高濃度領域、８…低濃度領域、９…層間絶縁
膜、１０…ソース・ドレイン配線、１１…パシベーショ
ン膜、１２…絶縁性膜DESCRIPTION OF SYMBOLS 1 ... Insulating substrate, 2 ... Polycrystalline silicon film, 3 ... Gate insulating film, 4 ... Gate electrode film, 5 ... Gate electrode, 6 ... Resist film, 7 ... High concentration region, 8 ... Low concentration region, 9 ... Interlayer Insulating film, 10 ... Source / drain wiring, 11 ... Passivation film, 12 ... Insulating film
Claims (1)
定の形状に形成する工程と、前記非単結晶シリコン膜上
及び絶縁性基板上に絶縁性膜を形成する工程と、前記絶
縁性膜上にゲート電極膜を形成する工程と、前記ゲート
電極膜上にレジスト膜を所定の形状に形成する工程と、
前記ゲート電極膜を、前記レジスト膜をマスクとして等
方的にエッチングし、該レジスト膜より狭い幅のゲート
電極を形成する工程と、前記絶縁性膜を、前記レジスト
膜をマスクとして異方的にエッチングし、前記ゲート電
極より広い幅のゲート絶縁膜を形成する工程と、前記ゲ
ート電極とゲート絶縁膜をマスクとして、前記非単結晶
シリコン膜に不純物を導入する工程とを具えたことを特
徴とする薄膜トランジスタの製造方法。1. A step of forming a non-single-crystal silicon film in a predetermined shape on an insulating substrate, a step of forming an insulating film on the non-single-crystal silicon film and the insulating substrate, and the insulating property. A step of forming a gate electrode film on the film, a step of forming a resist film in a predetermined shape on the gate electrode film,
Isotropically etching the gate electrode film using the resist film as a mask to form a gate electrode having a width narrower than the resist film; and anisotropically etching the insulating film using the resist film as a mask. And a step of forming a gate insulating film having a width wider than that of the gate electrode, and a step of introducing an impurity into the non-single-crystal silicon film using the gate electrode and the gate insulating film as a mask. Method of manufacturing thin film transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6251296A JPH0888373A (en) | 1994-09-20 | 1994-09-20 | Manufacture of thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6251296A JPH0888373A (en) | 1994-09-20 | 1994-09-20 | Manufacture of thin film transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0888373A true JPH0888373A (en) | 1996-04-02 |
Family
ID=17220701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6251296A Pending JPH0888373A (en) | 1994-09-20 | 1994-09-20 | Manufacture of thin film transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0888373A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100697262B1 (en) * | 1999-08-30 | 2007-03-21 | 삼성전자주식회사 | Method of manufacturing a top gate polysilicon thin film transistor substrate |
| KR100697263B1 (en) * | 1999-08-30 | 2007-03-21 | 삼성전자주식회사 | Top gate polysilicon thin film transistor manufacturing method |
-
1994
- 1994-09-20 JP JP6251296A patent/JPH0888373A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100697262B1 (en) * | 1999-08-30 | 2007-03-21 | 삼성전자주식회사 | Method of manufacturing a top gate polysilicon thin film transistor substrate |
| KR100697263B1 (en) * | 1999-08-30 | 2007-03-21 | 삼성전자주식회사 | Top gate polysilicon thin film transistor manufacturing method |
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