JPH0888561A - 同期回路 - Google Patents
同期回路Info
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- JPH0888561A JPH0888561A JP6224677A JP22467794A JPH0888561A JP H0888561 A JPH0888561 A JP H0888561A JP 6224677 A JP6224677 A JP 6224677A JP 22467794 A JP22467794 A JP 22467794A JP H0888561 A JPH0888561 A JP H0888561A
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- Japan
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- signal
- output
- generating means
- flop
- circuit
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/00006—Changing the frequency
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/06—Clock generators producing several clock signals
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】
【目的】 外部から供給されるクロック信号を分周して
周期の異なる複数の内部クロック信号を同期させて出力
する同期回路に関し、リセット信号を使用することな
く、各内部クロックの同期を取るようにすることを目的
とする。 【構成】 制御信号を分周して第１の周波数を有する第
１の信号を生成する第１の信号生成手段１と、前記制御
信号を分周して第２の周波数を有する第２の信号を生成
する第２の信号生成手段２と、前記制御信号ｆを分周し
て第３の周波数1/2(2n+1) ｆを有し、且つ、前記第２の
信号に同期した第３の信号を生成する第３の信号生成手
段３と、前記第１〜第３の信号生成手段1,2,3 からの信
号の論理を取って、前記第１の信号を前記第２および第
３の信号に同期させるための同期信号SSを生成する同期
信号生成手段４とを具備するように構成する。
周期の異なる複数の内部クロック信号を同期させて出力
する同期回路に関し、リセット信号を使用することな
く、各内部クロックの同期を取るようにすることを目的
とする。 【構成】 制御信号を分周して第１の周波数を有する第
１の信号を生成する第１の信号生成手段１と、前記制御
信号を分周して第２の周波数を有する第２の信号を生成
する第２の信号生成手段２と、前記制御信号ｆを分周し
て第３の周波数1/2(2n+1) ｆを有し、且つ、前記第２の
信号に同期した第３の信号を生成する第３の信号生成手
段３と、前記第１〜第３の信号生成手段1,2,3 からの信
号の論理を取って、前記第１の信号を前記第２および第
３の信号に同期させるための同期信号SSを生成する同期
信号生成手段４とを具備するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は同期回路に関し、特に、
外部から供給されるクロック信号を分周して周期の異な
る複数の内部クロック信号を同期させて出力する同期回
路に関する。近年、例えば、高品位テレビ等の画像処理
技術において、外部から供給されるクロック信号を分周
して周期の異なる複数の内部クロック信号を同期させて
出力する同期回路が必要とされている。特に、リセット
信号を使用することなく同期のとれた複数の内部クロッ
クを出力することのできる同期回路の提供が要望されて
いる。
外部から供給されるクロック信号を分周して周期の異な
る複数の内部クロック信号を同期させて出力する同期回
路に関する。近年、例えば、高品位テレビ等の画像処理
技術において、外部から供給されるクロック信号を分周
して周期の異なる複数の内部クロック信号を同期させて
出力する同期回路が必要とされている。特に、リセット
信号を使用することなく同期のとれた複数の内部クロッ
クを出力することのできる同期回路の提供が要望されて
いる。
【０００２】
【従来の技術】従来、例えば、高画質テレビ等の画像処
理技術（例えば、ＭＵＳＥデコーダ）において、外部か
ら供給されるクロック信号を分周して周期の異なる複数
の内部クロック信号を同期させて出力する同期回路が必
要とされている。ところで、従来、異なる周波数（周
期）の複数のクロック信号（内部クロック信号）を必要
とする回路（装置）において、各内部クロック信号の周
波数が偶数倍の関係であるなら各々の同期を取ることは
容易であるが、奇数倍の場合は同期をとるのが難しくな
ってくる。そこで、従来、全ての内部クロック信号の同
期を取るために、リセット信号を使用する同期回路が提
案されている。
理技術（例えば、ＭＵＳＥデコーダ）において、外部か
ら供給されるクロック信号を分周して周期の異なる複数
の内部クロック信号を同期させて出力する同期回路が必
要とされている。ところで、従来、異なる周波数（周
期）の複数のクロック信号（内部クロック信号）を必要
とする回路（装置）において、各内部クロック信号の周
波数が偶数倍の関係であるなら各々の同期を取ることは
容易であるが、奇数倍の場合は同期をとるのが難しくな
ってくる。そこで、従来、全ての内部クロック信号の同
期を取るために、リセット信号を使用する同期回路が提
案されている。
【０００３】図１７は従来の同期回路の一例を示す回路
図であり、リセット信号を使用した同期回路を示すもの
である。また、図１８は図１７に示す同期回路の動作を
説明するためのタイミング図である。図１７において、
参照符号 101は1/2 ｆクロック生成回路,102は1/(2n+1)
ｆクロック生成回路,103は1/2(2n+1) ｆクロック生成回
路を示している。ここで、参照符号ｆはクロックパルス
（クロック信号）の周波数、ＲＳＴはリセット信号を示
し、また、ｎは自然数（１，２，…）を示している。
尚、リセット信号ＲＳＴは、例えば、カウンタとして構
成される各クロック生成回路101 〜103 に対して該カウ
ンタを零にリセットするために使用される。
図であり、リセット信号を使用した同期回路を示すもの
である。また、図１８は図１７に示す同期回路の動作を
説明するためのタイミング図である。図１７において、
参照符号 101は1/2 ｆクロック生成回路,102は1/(2n+1)
ｆクロック生成回路,103は1/2(2n+1) ｆクロック生成回
路を示している。ここで、参照符号ｆはクロックパルス
（クロック信号）の周波数、ＲＳＴはリセット信号を示
し、また、ｎは自然数（１，２，…）を示している。
尚、リセット信号ＲＳＴは、例えば、カウンタとして構
成される各クロック生成回路101 〜103 に対して該カウ
ンタを零にリセットするために使用される。
【０００４】図１７に示されるように、従来の同期回路
の一例において、1/2 ｆクロック生成回路101,1/(2n+1)
ｆクロック生成回路102,および,1/2(2n+1)ｆクロック生
成回路103 には、それぞれクロック信号ｆおよびリセッ
ト信号ＲＳＴが供給され、それぞれクロック信号ｆを分
周して周期の異なる３つの内部クロック信号を同期させ
て出力するようになっている。すなわち、1/2 ｆクロッ
ク生成回路101 は1/2ｆの周波数(f/2) の信号を生成
し、1/(2n+1)ｆクロック生成回路102 は1/(2n+1)ｆの周
波数（f/3,f/5,f/7,…) の信号を生成し、1/2(2n+1) ｆ
クロック生成回路103 は1/2(2n+1) ｆの周波数（f/6,f/
10,f/14,…) の信号を生成するようになっている。ここ
で、リセット信号ＲＳＴは、例えば、外部に設けたリセ
ット信号発生回路により生成され、上記同期回路に供給
されるようになっている。
の一例において、1/2 ｆクロック生成回路101,1/(2n+1)
ｆクロック生成回路102,および,1/2(2n+1)ｆクロック生
成回路103 には、それぞれクロック信号ｆおよびリセッ
ト信号ＲＳＴが供給され、それぞれクロック信号ｆを分
周して周期の異なる３つの内部クロック信号を同期させ
て出力するようになっている。すなわち、1/2 ｆクロッ
ク生成回路101 は1/2ｆの周波数(f/2) の信号を生成
し、1/(2n+1)ｆクロック生成回路102 は1/(2n+1)ｆの周
波数（f/3,f/5,f/7,…) の信号を生成し、1/2(2n+1) ｆ
クロック生成回路103 は1/2(2n+1) ｆの周波数（f/6,f/
10,f/14,…) の信号を生成するようになっている。ここ
で、リセット信号ＲＳＴは、例えば、外部に設けたリセ
ット信号発生回路により生成され、上記同期回路に供給
されるようになっている。
【０００５】図１８に示されるように、時間Ｔo におい
て、1/2 ｆのクロック信号と1/(2n+1)ｆおよび1/2(2n+
1) ｆのクロック信号とが同期している場合（各信号の
立ち上がりタイミングが同期している場合）、並びに、
1/2 ｆのクロック信号と1/(2n+1)ｆおよび1/2(2n+1) ｆ
のクロック信号とが同期していない場合（各信号の立ち
上がりタイミングが同期していない場合）の両方におい
て、リセット信号ＲＳＴが入力する（高レベル“Ｈ”と
なる）直後の時間Ｔr において、各信号の波形の立ち上
がりタイミングが同期するようになっている。
て、1/2 ｆのクロック信号と1/(2n+1)ｆおよび1/2(2n+
1) ｆのクロック信号とが同期している場合（各信号の
立ち上がりタイミングが同期している場合）、並びに、
1/2 ｆのクロック信号と1/(2n+1)ｆおよび1/2(2n+1) ｆ
のクロック信号とが同期していない場合（各信号の立ち
上がりタイミングが同期していない場合）の両方におい
て、リセット信号ＲＳＴが入力する（高レベル“Ｈ”と
なる）直後の時間Ｔr において、各信号の波形の立ち上
がりタイミングが同期するようになっている。
【０００６】図１９は図１７の同期回路に使用されるフ
リップ・フロップの一例を示す回路図であり、同図(a)
はクリア端子（リセット端子）付きのＤ型フリップ・フ
ロップを示し、同図(b) は同図(a) に示すフリップ・フ
ロップの等価回路を示している。図１９(a) に示される
ような図１７の各クロック生成回路101,102,103 に使用
されるフリップ・フロップは、図１９(b) の等価回路に
示されるように、複数のインバータ901 〜909,トランス
ファゲート910,911,アンドゲート912,および, ノアゲー
ト913 により構成されている。ここで、リセット信号Ｒ
ＳＴ（クリア信号ＣＬ）は、アンドゲート912 の一方の
入力, および, インバータ909 を介してオアゲート913
の一方の入力にそれぞれ供給され、リセット信号ＲＳＴ
を低レベル“Ｌ”にすることにより、出力Ｑを低レベル
“Ｌ”とし、且つ、反転出力ＸＱを高レベル“Ｈ”とし
てリセット動作を行うようになっている。
リップ・フロップの一例を示す回路図であり、同図(a)
はクリア端子（リセット端子）付きのＤ型フリップ・フ
ロップを示し、同図(b) は同図(a) に示すフリップ・フ
ロップの等価回路を示している。図１９(a) に示される
ような図１７の各クロック生成回路101,102,103 に使用
されるフリップ・フロップは、図１９(b) の等価回路に
示されるように、複数のインバータ901 〜909,トランス
ファゲート910,911,アンドゲート912,および, ノアゲー
ト913 により構成されている。ここで、リセット信号Ｒ
ＳＴ（クリア信号ＣＬ）は、アンドゲート912 の一方の
入力, および, インバータ909 を介してオアゲート913
の一方の入力にそれぞれ供給され、リセット信号ＲＳＴ
を低レベル“Ｌ”にすることにより、出力Ｑを低レベル
“Ｌ”とし、且つ、反転出力ＸＱを高レベル“Ｈ”とし
てリセット動作を行うようになっている。
【０００７】
【発明が解決しようとする課題】上述したように、従来
の同期回路は、例えば、リセット信号を使用してリセッ
トをかけることにより各内部クロック信号の同期を取る
ように構成されている。しかしながら、リセット信号を
使用して各内部信号の同期を取ることは、必然的に、回
路或いはシステムの外部入力信号端子としてリセット端
子を設けることが必要となり、さらに、リセット信号を
供給するための配線も必要となる。ここで、リセット信
号用の配線としては、半導体集積回路（ＩＣ）の内部に
おける配線だけでなく、基板上に載置した上記ＩＣに対
する配線も含まれる。
の同期回路は、例えば、リセット信号を使用してリセッ
トをかけることにより各内部クロック信号の同期を取る
ように構成されている。しかしながら、リセット信号を
使用して各内部信号の同期を取ることは、必然的に、回
路或いはシステムの外部入力信号端子としてリセット端
子を設けることが必要となり、さらに、リセット信号を
供給するための配線も必要となる。ここで、リセット信
号用の配線としては、半導体集積回路（ＩＣ）の内部に
おける配線だけでなく、基板上に載置した上記ＩＣに対
する配線も含まれる。
【０００８】すなわち、図１７および図１８を参照して
説明した従来の同期回路は、リセット端子およびリセッ
ト信号用の配線を余計に設けなければならないという課
題を有している。さらに、従来の同期回路では、上記リ
セット信号ＲＳＴを発生するためのリセット信号発生回
路も必要とされている。本発明は、上述した従来の同期
回路が有する課題に鑑み、リセット信号を使用すること
なく、各内部クロックの同期を取ることのできる同期回
路の提供を目的とする。さらに、本発明は、リセット信
号を発生するためのリセット信号発生回路を不要とする
ことも目的とする。
説明した従来の同期回路は、リセット端子およびリセッ
ト信号用の配線を余計に設けなければならないという課
題を有している。さらに、従来の同期回路では、上記リ
セット信号ＲＳＴを発生するためのリセット信号発生回
路も必要とされている。本発明は、上述した従来の同期
回路が有する課題に鑑み、リセット信号を使用すること
なく、各内部クロックの同期を取ることのできる同期回
路の提供を目的とする。さらに、本発明は、リセット信
号を発生するためのリセット信号発生回路を不要とする
ことも目的とする。
【０００９】
【課題を解決するための手段】本発明によれば、制御信
号ｆを分周して第１の周波数1/2 ｆを有する第１の信号
を生成する第１の信号生成手段１と、前記制御信号ｆを
分周して第２の周波数1/(2n+1)ｆを有する第２の信号を
生成する第２の信号生成手段２と、前記制御信号ｆを分
周して第３の周波数1/2(2n+1) ｆを有し、且つ、前記第
２の信号に同期した第３の信号を生成する第３の信号生
成手段３と、前記第１〜第３の信号生成手段１，２，３
からの信号の論理を取って、前記第１の信号を前記第２
および第３の信号に同期させるための同期信号ＳＳを生
成する同期信号生成手段４とを具備することを特徴とす
る同期回路が提供される。
号ｆを分周して第１の周波数1/2 ｆを有する第１の信号
を生成する第１の信号生成手段１と、前記制御信号ｆを
分周して第２の周波数1/(2n+1)ｆを有する第２の信号を
生成する第２の信号生成手段２と、前記制御信号ｆを分
周して第３の周波数1/2(2n+1) ｆを有し、且つ、前記第
２の信号に同期した第３の信号を生成する第３の信号生
成手段３と、前記第１〜第３の信号生成手段１，２，３
からの信号の論理を取って、前記第１の信号を前記第２
および第３の信号に同期させるための同期信号ＳＳを生
成する同期信号生成手段４とを具備することを特徴とす
る同期回路が提供される。
【００１０】
【作用】本発明の同期回路によれば、第１の信号生成手
段１は制御信号ｆを分周して第１の周波数1/2 ｆを有す
る第１の信号を生成し、第２の信号生成手段２は制御信
号ｆを分周して第１の周波数1/2 ｆとは異なる第２の周
波数1/(2n+1)ｆを有する第２の信号を生成し、さらに、
第３の信号生成手段３は、制御信号ｆを分周して第１お
よび第２の信号の周波数1/2 ｆ，1/(2n+1)ｆとは異なる
第３の信号を生成する。そして、同期信号生成手段４
は、第１〜第３の信号生成手段１，２，３からの信号の
論理を取って、第１の信号を第２および第３の信号に同
期させるための同期信号ＳＳを生成するようになってい
る。
段１は制御信号ｆを分周して第１の周波数1/2 ｆを有す
る第１の信号を生成し、第２の信号生成手段２は制御信
号ｆを分周して第１の周波数1/2 ｆとは異なる第２の周
波数1/(2n+1)ｆを有する第２の信号を生成し、さらに、
第３の信号生成手段３は、制御信号ｆを分周して第１お
よび第２の信号の周波数1/2 ｆ，1/(2n+1)ｆとは異なる
第３の信号を生成する。そして、同期信号生成手段４
は、第１〜第３の信号生成手段１，２，３からの信号の
論理を取って、第１の信号を第２および第３の信号に同
期させるための同期信号ＳＳを生成するようになってい
る。
【００１１】これにより、リセット信号を使用すること
なく、各内部クロック（第１〜第３の信号）の同期を取
ることが可能となる。このことは、リセット信号を供給
するための配線が不要となると共に、リセット信号を発
生するためのリセット信号発生回路が不要となることを
意味する。
なく、各内部クロック（第１〜第３の信号）の同期を取
ることが可能となる。このことは、リセット信号を供給
するための配線が不要となると共に、リセット信号を発
生するためのリセット信号発生回路が不要となることを
意味する。
【００１２】
【実施例】まず、図１および図２を参照して本発明に係
る同期回路の原理を説明する。図１は本発明に係る同期
回路の原理構成を示すブロック図である。同図におい
て、参照符号１は1/2 ｆクロック生成回路, ２は1/(2n+
1)ｆクロック生成回路,３は1/2(2n+1) ｆクロック生成
回路, ４は同期信号生成回路を示している。ここで、参
照符号ｆはクロックパルス（クロック信号）の周波数
（或いは、クロック信号自身）を示し、ＳＳは同期信号
を示し、また、ｎは自然数（１，２，…）を示してい
る。尚、1/2 ｆクロック生成回路１は1/2 ｆの周波数(f
/2) の信号を生成し、1/(2n+1)ｆクロック生成回路２は
1/(2n+1)ｆの周波数（f/3,f/5,f/7,…)の信号を生成
し、そして、1/2(2n+1) ｆクロック生成回路３は1/2(2n
+1) ｆの周波数（f/6,f/10,f/14,…) の信号を生成する
ようになっている。尚、1/2 ｆのクロック信号は、例え
ば、１つのＤ型フリップ・フロップを有する1/2 ｆクロ
ック生成回路１により、基本となるクロック信号（外部
クロック信号）ｆを２分周することにより生成される。
る同期回路の原理を説明する。図１は本発明に係る同期
回路の原理構成を示すブロック図である。同図におい
て、参照符号１は1/2 ｆクロック生成回路, ２は1/(2n+
1)ｆクロック生成回路,３は1/2(2n+1) ｆクロック生成
回路, ４は同期信号生成回路を示している。ここで、参
照符号ｆはクロックパルス（クロック信号）の周波数
（或いは、クロック信号自身）を示し、ＳＳは同期信号
を示し、また、ｎは自然数（１，２，…）を示してい
る。尚、1/2 ｆクロック生成回路１は1/2 ｆの周波数(f
/2) の信号を生成し、1/(2n+1)ｆクロック生成回路２は
1/(2n+1)ｆの周波数（f/3,f/5,f/7,…)の信号を生成
し、そして、1/2(2n+1) ｆクロック生成回路３は1/2(2n
+1) ｆの周波数（f/6,f/10,f/14,…) の信号を生成する
ようになっている。尚、1/2 ｆのクロック信号は、例え
ば、１つのＤ型フリップ・フロップを有する1/2 ｆクロ
ック生成回路１により、基本となるクロック信号（外部
クロック信号）ｆを２分周することにより生成される。
【００１３】図１に示されるように、本発明の同期回路
では、1/2 ｆクロック生成回路１，1/(2n+1)ｆクロック
生成回路２，および,1/2(2n+1)ｆクロック生成回路３に
は、それぞれクロック信号ｆが供給されている。また、
同期回路４には、各クロック生成回路１,2,3からの信号
が供給され、該同期回路４の出力（同期信号）ＳＳが1/
2 ｆクロック生成回路１に供給されて、各クロック生成
回路１,2,3の出力（内部クロック信号）の同期を取るよ
うになっている。
では、1/2 ｆクロック生成回路１，1/(2n+1)ｆクロック
生成回路２，および,1/2(2n+1)ｆクロック生成回路３に
は、それぞれクロック信号ｆが供給されている。また、
同期回路４には、各クロック生成回路１,2,3からの信号
が供給され、該同期回路４の出力（同期信号）ＳＳが1/
2 ｆクロック生成回路１に供給されて、各クロック生成
回路１,2,3の出力（内部クロック信号）の同期を取るよ
うになっている。
【００１４】図２は図１に示す同期回路の動作を説明す
るためのタイミング図である。図２において、参照符号
Ｄ１は、1/2 ｆのクロック信号を発生するためのフリッ
プ・フロップ（例えば、図３のフリップ・フロップ３１
に対応）のデータ入力信号を示し、また、Ｑ１およびＱ
１Ｘは該フリップ・フロップの出力信号および反転出力
信号を示している。
るためのタイミング図である。図２において、参照符号
Ｄ１は、1/2 ｆのクロック信号を発生するためのフリッ
プ・フロップ（例えば、図３のフリップ・フロップ３１
に対応）のデータ入力信号を示し、また、Ｑ１およびＱ
１Ｘは該フリップ・フロップの出力信号および反転出力
信号を示している。
【００１５】図２に示されるように、まず、時間Ｔo に
おいて、1/2 ｆのクロック信号と1/(2n+1)ｆおよび1/2
(2n+1) ｆのクロック信号とが同期している場合（各信
号の立ち上がりタイミングが同期している場合）には、
そのまま同期状態が継続するようにされる。また、1/2
ｆのクロック信号と1/(2n+1)ｆおよび1/2(2n+1) ｆのク
ロック信号とが同期していない場合（各信号の立ち上が
りタイミングが同期していない場合）には、1/2 ｆクロ
ック生成回路１に供給される同期信号ＳＳが出力される
（高レベル“Ｈ”となる）ことにより、時間Ｔs 以降に
おて各信号の立ち上がりタイミングが同期するようにな
る。
おいて、1/2 ｆのクロック信号と1/(2n+1)ｆおよび1/2
(2n+1) ｆのクロック信号とが同期している場合（各信
号の立ち上がりタイミングが同期している場合）には、
そのまま同期状態が継続するようにされる。また、1/2
ｆのクロック信号と1/(2n+1)ｆおよび1/2(2n+1) ｆのク
ロック信号とが同期していない場合（各信号の立ち上が
りタイミングが同期していない場合）には、1/2 ｆクロ
ック生成回路１に供給される同期信号ＳＳが出力される
（高レベル“Ｈ”となる）ことにより、時間Ｔs 以降に
おて各信号の立ち上がりタイミングが同期するようにな
る。
【００１６】以下、図面を参照して本発明に係る同期回
路の各実施例を説明する。図３は本発明の同期回路の第
１実施例を示す回路図であり、ｎ＝１の場合を示すもの
である。また、図４は図３に示す同期回路の動作を説明
するためのタイミング図である。ここで、ｎ＝１の場合
には、1/(2n+1)ｆクロック生成回路（２）はｆ／３のク
ロック信号（内部クロック信号）を生成し、また、1/2
(2n+1) ｆクロック生成回路（３）はｆ／６のクロック
信号を生成することになる。
路の各実施例を説明する。図３は本発明の同期回路の第
１実施例を示す回路図であり、ｎ＝１の場合を示すもの
である。また、図４は図３に示す同期回路の動作を説明
するためのタイミング図である。ここで、ｎ＝１の場合
には、1/(2n+1)ｆクロック生成回路（２）はｆ／３のク
ロック信号（内部クロック信号）を生成し、また、1/2
(2n+1) ｆクロック生成回路（３）はｆ／６のクロック
信号を生成することになる。
【００１７】図３に示されるように、本第１実施例の同
期回路は、４つのＤ型フリップ・フロップ（D-FF）３１
〜３４, アンドゲート301,ノアゲート302,インバータ30
3,305,および, ナンドゲート304 を備えて構成されてい
る。ここで、ｆ／６のクロック信号は、ｆ／３のクロッ
ク信号を２分周することにより生成するようになってい
る。また、ｆ／３のクロック信号のデューティ比は一例
として２：１となっている（図４参照）。尚、例えば、
ｆ／３のクロック信号のデューティ比が２：１となって
いても、波形の立ち上がりの同期が取れれば全く問題と
はならない。
期回路は、４つのＤ型フリップ・フロップ（D-FF）３１
〜３４, アンドゲート301,ノアゲート302,インバータ30
3,305,および, ナンドゲート304 を備えて構成されてい
る。ここで、ｆ／６のクロック信号は、ｆ／３のクロッ
ク信号を２分周することにより生成するようになってい
る。また、ｆ／３のクロック信号のデューティ比は一例
として２：１となっている（図４参照）。尚、例えば、
ｆ／３のクロック信号のデューティ比が２：１となって
いても、波形の立ち上がりの同期が取れれば全く問題と
はならない。
【００１８】同期信号生成回路（４）は、アンドゲート
301 により構成され、アンドゲート301 の入力にはｆ／
３のクロック信号を出力するフリップ・フロップ３３の
出力Ｑ３およびｆ／６のクロック信号を出力するフリッ
プ・フロップ３４の反転出力Ｑ４Ｘが供給されている。
アンドゲート301 の出力は、ｆ／２のクロック信号を出
力するフリップ・フロップ３１の反転出力Ｑ１Ｘと共に
ノアゲート302 の入力に供給され、該ノアゲート302 の
出力はインバータ303 を介してフリップ・フロップ３１
のデータ入力Ｄ１に供給されている。
301 により構成され、アンドゲート301 の入力にはｆ／
３のクロック信号を出力するフリップ・フロップ３３の
出力Ｑ３およびｆ／６のクロック信号を出力するフリッ
プ・フロップ３４の反転出力Ｑ４Ｘが供給されている。
アンドゲート301 の出力は、ｆ／２のクロック信号を出
力するフリップ・フロップ３１の反転出力Ｑ１Ｘと共に
ノアゲート302 の入力に供給され、該ノアゲート302 の
出力はインバータ303 を介してフリップ・フロップ３１
のデータ入力Ｄ１に供給されている。
【００１９】そして、フリップ・フロップ３１の出力
（出力端子）Ｑ１からクロック信号ｆを２分周したｆ／
２の内部クロック信号（クロック信号）が取り出され、
フリップ・フロップ３３の反転出力（反転出力端子）Ｑ
３Ｘからクロック信号ｆを３分周したｆ／３の内部クロ
ック信号が取り出され、そして、フリップ・フロップ３
４の出力Ｑ４からクロック信号ｆを６分周したｆ／６の
内部クロック信号が取り出されるようになっている。こ
こで、クロック信号（周波数ｆの外部クロック信号）ｆ
は、各フリップ・フロップ３１〜３３のクロック端子Ｃ
Ｋ１〜ＣＫ３に供給されている。また、フリップ・フロ
ップ３４のクロック端子ＣＫ４には、フリップ・フロッ
プ３３の反転出力Ｑ３Ｘが供給されている。
（出力端子）Ｑ１からクロック信号ｆを２分周したｆ／
２の内部クロック信号（クロック信号）が取り出され、
フリップ・フロップ３３の反転出力（反転出力端子）Ｑ
３Ｘからクロック信号ｆを３分周したｆ／３の内部クロ
ック信号が取り出され、そして、フリップ・フロップ３
４の出力Ｑ４からクロック信号ｆを６分周したｆ／６の
内部クロック信号が取り出されるようになっている。こ
こで、クロック信号（周波数ｆの外部クロック信号）ｆ
は、各フリップ・フロップ３１〜３３のクロック端子Ｃ
Ｋ１〜ＣＫ３に供給されている。また、フリップ・フロ
ップ３４のクロック端子ＣＫ４には、フリップ・フロッ
プ３３の反転出力Ｑ３Ｘが供給されている。
【００２０】図４に示されるように、まず、時間Ｔo に
おいて、ｆ／２のクロック信号とｆ／３およびｆ／６の
クロック信号とが同期している場合（各信号の立ち上が
りタイミングが同期している場合）には、同期信号ＳＳ
の出力レベル（高レベル“Ｈ”の出力）に関わらず、そ
のまま同期状態が維持される。ここで、ｆ／６のクロッ
ク信号は、ｆ／３のクロック信号を２分周して生成する
ようになっているので、常に同期が取れている。
おいて、ｆ／２のクロック信号とｆ／３およびｆ／６の
クロック信号とが同期している場合（各信号の立ち上が
りタイミングが同期している場合）には、同期信号ＳＳ
の出力レベル（高レベル“Ｈ”の出力）に関わらず、そ
のまま同期状態が維持される。ここで、ｆ／６のクロッ
ク信号は、ｆ／３のクロック信号を２分周して生成する
ようになっているので、常に同期が取れている。
【００２１】一方、時間Ｔo において、ｆ／２のクロッ
ク信号とｆ／３およびｆ／６のクロック信号とが同期し
ていない場合（各信号の立ち上がりタイミングが同期し
ていない場合）には、図４に示されるように、高レベル
“Ｈ”の同期信号ＳＳによりフリップ・フロップ３１の
データ入力Ｄ１の高レベル期間が延長され（クロックｆ
の１周期分だけ高レベル期間が延長され）、時間Ｔsoに
おいて、該フリップ・フロップ３１の出力Ｑ１（ｆ／２
のクロック信号）とフリップ・フロップ３３の反転出力
Ｑ３Ｘ（ｆ／３のクロック信号）およびフリップ・フロ
ップ３４の出力Ｑ４（ｆ／６のクロック信号）との同期
が取られる。尚、実際に各クロック信号（f/2,f/3,f/6)
の立ち上がりタイミングが一致するのは、各信号の周期
の違いにより時間Ｔss以降となる。
ク信号とｆ／３およびｆ／６のクロック信号とが同期し
ていない場合（各信号の立ち上がりタイミングが同期し
ていない場合）には、図４に示されるように、高レベル
“Ｈ”の同期信号ＳＳによりフリップ・フロップ３１の
データ入力Ｄ１の高レベル期間が延長され（クロックｆ
の１周期分だけ高レベル期間が延長され）、時間Ｔsoに
おいて、該フリップ・フロップ３１の出力Ｑ１（ｆ／２
のクロック信号）とフリップ・フロップ３３の反転出力
Ｑ３Ｘ（ｆ／３のクロック信号）およびフリップ・フロ
ップ３４の出力Ｑ４（ｆ／６のクロック信号）との同期
が取られる。尚、実際に各クロック信号（f/2,f/3,f/6)
の立ち上がりタイミングが一致するのは、各信号の周期
の違いにより時間Ｔss以降となる。
【００２２】図５は本発明の同期回路の第２実施例を示
す回路図であり、ｎ＝１の場合を示すものである。ま
た、図６は図５に示す同期回路の動作を説明するための
タイミング図である。図５に示されるように、本第２実
施例の同期回路は、４つのＤ型フリップ・フロップ（D-
FF）５１〜５４, 選択回路501,502,ナンドゲート503,お
よび, インバータ504 を備えて構成されている。
す回路図であり、ｎ＝１の場合を示すものである。ま
た、図６は図５に示す同期回路の動作を説明するための
タイミング図である。図５に示されるように、本第２実
施例の同期回路は、４つのＤ型フリップ・フロップ（D-
FF）５１〜５４, 選択回路501,502,ナンドゲート503,お
よび, インバータ504 を備えて構成されている。
【００２３】同期信号生成回路（４）は、選択回路501
で構成され、該選択回路501 は、インバータ511,トラン
スファゲート512,513 を備えている。この選択回路501
は、トランスファゲート512 の入力に接続された高電位
電源レベル（高レベル“Ｈ”：Ｖcc）とトランスファゲ
ート513 の入力に供給されたフリップ・フロップ５３の
反転出力Ｑ３Ｘとの一方をフリップ・フロップ５４の反
転出力Ｑ４Ｘにより選択するようになっている。そし
て、選択回路501 の出力（反転レベルの同期信号ＳＳ
Ｘ）は、選択回路502 を介してフリップ・フロップ５１
のデータ端子Ｄ１に供給される。
で構成され、該選択回路501 は、インバータ511,トラン
スファゲート512,513 を備えている。この選択回路501
は、トランスファゲート512 の入力に接続された高電位
電源レベル（高レベル“Ｈ”：Ｖcc）とトランスファゲ
ート513 の入力に供給されたフリップ・フロップ５３の
反転出力Ｑ３Ｘとの一方をフリップ・フロップ５４の反
転出力Ｑ４Ｘにより選択するようになっている。そし
て、選択回路501 の出力（反転レベルの同期信号ＳＳ
Ｘ）は、選択回路502 を介してフリップ・フロップ５１
のデータ端子Ｄ１に供給される。
【００２４】選択回路502 は、インバータ521,トランス
ファゲート522,523 で構成され、トランスファゲート52
2 の入力に接続された低電位電源レベル（低レベル
“Ｌ”：Ｖss）とトランスファゲート523 の入力に供給
されたフリップ・フロップ５１の反転出力Ｑ１Ｘとの一
方を選択回路501 の出力ＳＳＸにより選択するようにな
っている。ここで、ｆ／２のクロック信号は、フリップ
・フロップ５１の反転出力（反転出力端子）Ｑ１Ｘから
取り出され、ｆ／３のクロック信号は、フリップ・フロ
ップ５３の反転出力Ｑ３Ｘから取り出され、そして、ｆ
／６のクロック信号は、フリップ・フロップ５４の出力
（出力端子）Ｑ４から取り出されるようになっている。
ファゲート522,523 で構成され、トランスファゲート52
2 の入力に接続された低電位電源レベル（低レベル
“Ｌ”：Ｖss）とトランスファゲート523 の入力に供給
されたフリップ・フロップ５１の反転出力Ｑ１Ｘとの一
方を選択回路501 の出力ＳＳＸにより選択するようにな
っている。ここで、ｆ／２のクロック信号は、フリップ
・フロップ５１の反転出力（反転出力端子）Ｑ１Ｘから
取り出され、ｆ／３のクロック信号は、フリップ・フロ
ップ５３の反転出力Ｑ３Ｘから取り出され、そして、ｆ
／６のクロック信号は、フリップ・フロップ５４の出力
（出力端子）Ｑ４から取り出されるようになっている。
【００２５】図６に示されるように、本第２実施例の同
期回路の動作は、基本的には、図４を参照して説明した
第１実施例と同様であり、時間Ｔo において、ｆ／２の
クロック信号とｆ／３およびｆ／６のクロック信号とが
同期している場合には、同期信号（反転レベルの同期信
号）ＳＳＸの出力レベル（低レベル“Ｌ”の出力）に関
わらず、そのまま同期状態が維持される。
期回路の動作は、基本的には、図４を参照して説明した
第１実施例と同様であり、時間Ｔo において、ｆ／２の
クロック信号とｆ／３およびｆ／６のクロック信号とが
同期している場合には、同期信号（反転レベルの同期信
号）ＳＳＸの出力レベル（低レベル“Ｌ”の出力）に関
わらず、そのまま同期状態が維持される。
【００２６】一方、時間Ｔo において、ｆ／２のクロッ
ク信号とｆ／３およびｆ／６のクロック信号とが同期し
ていない場合には、低レベル“Ｌ”の同期信号ＳＳＸに
よりフリップ・フロップ５１のデータ入力Ｄ１の低レベ
ル期間が延長され（クロックｆの１周期分だけ低レベル
期間が延長され）、時間Ｔsoにおいて、該フリップ・フ
ロップ５１の反転出力Ｑ１Ｘ（ｆ／２のクロック信号）
とフリップ・フロップ５３の反転出力Ｑ３Ｘ（ｆ／３の
クロック信号）およびフリップ・フロップ５４の出力Ｑ
４（ｆ／６のクロック信号）との同期が取られる。尚、
実際に各クロック信号（f/2,f/3,f/6)の立ち上がりタイ
ミングが一致するのは、図４の場合と同様に、各信号の
周期の違いにより時間Ｔss以降となる。尚、ｆ／３のク
ロック信号のデューティ比は一例として２：１となって
いる。
ク信号とｆ／３およびｆ／６のクロック信号とが同期し
ていない場合には、低レベル“Ｌ”の同期信号ＳＳＸに
よりフリップ・フロップ５１のデータ入力Ｄ１の低レベ
ル期間が延長され（クロックｆの１周期分だけ低レベル
期間が延長され）、時間Ｔsoにおいて、該フリップ・フ
ロップ５１の反転出力Ｑ１Ｘ（ｆ／２のクロック信号）
とフリップ・フロップ５３の反転出力Ｑ３Ｘ（ｆ／３の
クロック信号）およびフリップ・フロップ５４の出力Ｑ
４（ｆ／６のクロック信号）との同期が取られる。尚、
実際に各クロック信号（f/2,f/3,f/6)の立ち上がりタイ
ミングが一致するのは、図４の場合と同様に、各信号の
周期の違いにより時間Ｔss以降となる。尚、ｆ／３のク
ロック信号のデューティ比は一例として２：１となって
いる。
【００２７】図７は本発明の同期回路の第３実施例を示
す回路図であり、ｎ＝１の場合を示すものである。ま
た、図８は図７に示す同期回路の動作を説明するための
タイミング図である。この図７に示す第３実施例におい
て、ｆ／２のクロック信号を生成する回路（選択回路70
1,702,フリップ・フロップ７１）およびｆ／３のクロッ
ク信号を生成する回路（ナンドゲート703,インバータ70
4,フリップ・フロップ７２，７３）は、図５を参照して
説明した第２実施例と同様の構成とされている。そし
て、ｆ／６のクロック信号を生成する回路が、前述した
第２実施例（第１実施例）と異なる構成とされている。
す回路図であり、ｎ＝１の場合を示すものである。ま
た、図８は図７に示す同期回路の動作を説明するための
タイミング図である。この図７に示す第３実施例におい
て、ｆ／２のクロック信号を生成する回路（選択回路70
1,702,フリップ・フロップ７１）およびｆ／３のクロッ
ク信号を生成する回路（ナンドゲート703,インバータ70
4,フリップ・フロップ７２，７３）は、図５を参照して
説明した第２実施例と同様の構成とされている。そし
て、ｆ／６のクロック信号を生成する回路が、前述した
第２実施例（第１実施例）と異なる構成とされている。
【００２８】また、図７にトランスミッションゲートを
使用した場合と図８にそのタイミングチャートを示す。
上述した図３および図５に示す第１および第２実施例で
は、ｆ／６のクロック信号は、ｆ／３のクロック信号
（Ｑ３Ｘ）がクロック端子ＣＫ４に供給されたフリップ
・フロップ３４の出力Ｑ４として取り出されるようにな
っている。これに対して、本第３実施例では、Ｄ型フリ
ップ・フロップ７４のクロック端子ＣＫ４に対してフリ
ップ・フロップ７２の反転出力Ｑ２Ｘを供給し、該フリ
ップ・フロップ７４の出力Ｑ４をＤ型フリップ・フロッ
プ７５のデータ端子Ｄ５に供給すると共に、基本クロッ
ク信号（外部クロック信号）ｆをフリップ・フロップ７
５のクロック端子ＣＫ５に供給するようになっている。
これにより、ｆ／６のクロック信号を基本クロック信号
ｆに応じて出力させ、ｆ／３のクロック信号およびｆ／
２のクロック信号に十分に同期させるようになってい
る。
使用した場合と図８にそのタイミングチャートを示す。
上述した図３および図５に示す第１および第２実施例で
は、ｆ／６のクロック信号は、ｆ／３のクロック信号
（Ｑ３Ｘ）がクロック端子ＣＫ４に供給されたフリップ
・フロップ３４の出力Ｑ４として取り出されるようにな
っている。これに対して、本第３実施例では、Ｄ型フリ
ップ・フロップ７４のクロック端子ＣＫ４に対してフリ
ップ・フロップ７２の反転出力Ｑ２Ｘを供給し、該フリ
ップ・フロップ７４の出力Ｑ４をＤ型フリップ・フロッ
プ７５のデータ端子Ｄ５に供給すると共に、基本クロッ
ク信号（外部クロック信号）ｆをフリップ・フロップ７
５のクロック端子ＣＫ５に供給するようになっている。
これにより、ｆ／６のクロック信号を基本クロック信号
ｆに応じて出力させ、ｆ／３のクロック信号およびｆ／
２のクロック信号に十分に同期させるようになってい
る。
【００２９】すなわち、ｆ／２のクロック信号を出力す
るフリップ・フロップ７１，ｆ／３のクロック信号を出
力するフリップ・フロップ７３，および，ｆ／６のクロ
ック信号を出力するフリップ・フロップ７５の各クロッ
ク端子ＣＫ１，ＣＫ３，ＣＫ５には、それぞれ基本クロ
ック信号ｆが供給され、このクロック信号ｆに応じて同
期した内部クロック信号ｆ／２，ｆ／３，ｆ／６が出力
されるようになっている。
るフリップ・フロップ７１，ｆ／３のクロック信号を出
力するフリップ・フロップ７３，および，ｆ／６のクロ
ック信号を出力するフリップ・フロップ７５の各クロッ
ク端子ＣＫ１，ＣＫ３，ＣＫ５には、それぞれ基本クロ
ック信号ｆが供給され、このクロック信号ｆに応じて同
期した内部クロック信号ｆ／２，ｆ／３，ｆ／６が出力
されるようになっている。
【００３０】図８に示す第３実施例の動作は、基本的に
は、前述した図６に示す第２実施例の動作と同様である
が、厳密には、生成される各内部クロック信号ｆ／２，
ｆ／３，ｆ／６が基本クロック信号ｆにしたがって、よ
り一層正確な同期が取られることになる。図９は本発明
の同期回路の各実施例に使用されるフリップ・フロップ
の一例を示す回路図であり、同図(a) はＤ型フリップ・
フロップを示し、同図(b) は同図(a) に示すフリップ・
フロップの等価回路を示している。
は、前述した図６に示す第２実施例の動作と同様である
が、厳密には、生成される各内部クロック信号ｆ／２，
ｆ／３，ｆ／６が基本クロック信号ｆにしたがって、よ
り一層正確な同期が取られることになる。図９は本発明
の同期回路の各実施例に使用されるフリップ・フロップ
の一例を示す回路図であり、同図(a) はＤ型フリップ・
フロップを示し、同図(b) は同図(a) に示すフリップ・
フロップの等価回路を示している。
【００３１】図９(a) に示されるような図３，図５，図
７，…の各実施例におけるＤ型フリップ・フロップは、
図９(b) の等価回路に示されるように、複数のインバー
タ９０〜９７およびトランスファゲート９８，９９によ
り構成されている。尚、本実施例で使用するフリップ・
フロップは、図９(b) に示すＤ型フリップ・フロップに
限定されるものではないのはもちろんである。
７，…の各実施例におけるＤ型フリップ・フロップは、
図９(b) の等価回路に示されるように、複数のインバー
タ９０〜９７およびトランスファゲート９８，９９によ
り構成されている。尚、本実施例で使用するフリップ・
フロップは、図９(b) に示すＤ型フリップ・フロップに
限定されるものではないのはもちろんである。
【００３２】図１０は本発明の同期回路の第４実施例を
示す回路図であり、ｎ＝２の場合を示すものである。ま
た、図１１は図１０に示す同期回路の動作を説明するた
めのタイミング図である。ここで、ｎ＝２の場合には、
1/(2n+1)ｆクロック生成回路（２）はｆ／５のクロック
信号（内部クロック信号）を生成し、また、1/2(2n+1)
ｆクロック生成回路（３）はｆ／１０のクロック信号を
生成することになる。
示す回路図であり、ｎ＝２の場合を示すものである。ま
た、図１１は図１０に示す同期回路の動作を説明するた
めのタイミング図である。ここで、ｎ＝２の場合には、
1/(2n+1)ｆクロック生成回路（２）はｆ／５のクロック
信号（内部クロック信号）を生成し、また、1/2(2n+1)
ｆクロック生成回路（３）はｆ／１０のクロック信号を
生成することになる。
【００３３】図１０に示されるように、本第４実施例の
同期回路は、５つのＤ型フリップ・フロップ(D-FF)２１
〜２５, アンドゲート201,ノアゲート202,204,インバー
タ203,エクスクルーシブオア(EXOR)ゲート205,および,
ナンドゲート206 を備えて構成されている。ここで、ｆ
／１０のクロック信号は、ｆ／５のクロック信号を２分
周することにより生成するようになっている。また、ｆ
／５のクロック信号は、例えば、デューティ比が３：２
となっている（図１１参照）。
同期回路は、５つのＤ型フリップ・フロップ(D-FF)２１
〜２５, アンドゲート201,ノアゲート202,204,インバー
タ203,エクスクルーシブオア(EXOR)ゲート205,および,
ナンドゲート206 を備えて構成されている。ここで、ｆ
／１０のクロック信号は、ｆ／５のクロック信号を２分
周することにより生成するようになっている。また、ｆ
／５のクロック信号は、例えば、デューティ比が３：２
となっている（図１１参照）。
【００３４】同期信号生成回路（４）はアンドゲート20
1 により構成され、該アンドゲート201 の入力には、フ
リップ・フロップ２２の出力Ｑ２，フリップ・フロップ
２３の出力Ｑ３，および，フリップ・フロップ２５の反
転出力Ｑ５Ｘが供給され、図１１に示されるように、こ
れらの信号の論理積を取って同期信号ＳＳが生成される
ようになっている。この同期信号ＳＳは、前述した図３
に示す第１実施例と同様にノアゲート202 の入力に供給
されている。
1 により構成され、該アンドゲート201 の入力には、フ
リップ・フロップ２２の出力Ｑ２，フリップ・フロップ
２３の出力Ｑ３，および，フリップ・フロップ２５の反
転出力Ｑ５Ｘが供給され、図１１に示されるように、こ
れらの信号の論理積を取って同期信号ＳＳが生成される
ようになっている。この同期信号ＳＳは、前述した図３
に示す第１実施例と同様にノアゲート202 の入力に供給
されている。
【００３５】本第４実施例では、フリップ・フロップ２
３の反転出力（反転出力端子）Ｑ３Ｘからｆ／５のクロ
ック信号が取り出され、また、フリップ・フロップ２５
の出力（出力端子）Ｑ５からｆ／１０のクロック信号が
取り出されるようになっている。図１１に示されるよう
に、本第４実施例の同期回路の動作は、時間Ｔo におい
て、ｆ／２のクロック信号とｆ／５およびｆ／１０のク
ロック信号とが同期している場合には、同期信号ＳＳの
出力レベル（高レベル“Ｈ”の出力）に関わらず、その
まま同期状態が維持される。一方、時間Ｔo において、
ｆ／２のクロック信号とｆ／５およびｆ／１０のクロッ
ク信号とが同期していない場合には、高レベル“Ｈ”の
同期信号ＳＳによりフリップ・フロップ２１のデータ入
力Ｄ１の高レベル期間が延長され（クロックｆの１周期
分だけ高レベル期間が延長され）、時間Ｔsoにおいて、
該フリップ・フロップ２１の出力Ｑ１（ｆ／２のクロッ
ク信号）とフリップ・フロップ２３の反転出力Ｑ３Ｘ
（ｆ／５のクロック信号）およびフリップ・フロップ２
５の出力Ｑ５（ｆ／１０のクロック信号）との同期が取
られる。尚、実際に各クロック信号(f/2,f/5,f/10)の立
ち上がりタイミングが一致するのは、各信号の周期の違
いにより時間Ｔss以降となる。
３の反転出力（反転出力端子）Ｑ３Ｘからｆ／５のクロ
ック信号が取り出され、また、フリップ・フロップ２５
の出力（出力端子）Ｑ５からｆ／１０のクロック信号が
取り出されるようになっている。図１１に示されるよう
に、本第４実施例の同期回路の動作は、時間Ｔo におい
て、ｆ／２のクロック信号とｆ／５およびｆ／１０のク
ロック信号とが同期している場合には、同期信号ＳＳの
出力レベル（高レベル“Ｈ”の出力）に関わらず、その
まま同期状態が維持される。一方、時間Ｔo において、
ｆ／２のクロック信号とｆ／５およびｆ／１０のクロッ
ク信号とが同期していない場合には、高レベル“Ｈ”の
同期信号ＳＳによりフリップ・フロップ２１のデータ入
力Ｄ１の高レベル期間が延長され（クロックｆの１周期
分だけ高レベル期間が延長され）、時間Ｔsoにおいて、
該フリップ・フロップ２１の出力Ｑ１（ｆ／２のクロッ
ク信号）とフリップ・フロップ２３の反転出力Ｑ３Ｘ
（ｆ／５のクロック信号）およびフリップ・フロップ２
５の出力Ｑ５（ｆ／１０のクロック信号）との同期が取
られる。尚、実際に各クロック信号(f/2,f/5,f/10)の立
ち上がりタイミングが一致するのは、各信号の周期の違
いにより時間Ｔss以降となる。
【００３６】図１２は本発明の同期回路の第５実施例を
示す回路図であり、ｎ＝３の場合を示すものである。ま
た、図１３は図１２に示す同期回路の動作を説明するた
めのタイミング図である。ここで、ｎ＝３の場合には、
1/(2n+1)ｆクロック生成回路（２）はｆ／７のクロック
信号（内部クロック信号）を生成し、また、1/2(2n+1)
ｆクロック生成回路（３）はｆ／１４のクロック信号を
生成することになる。
示す回路図であり、ｎ＝３の場合を示すものである。ま
た、図１３は図１２に示す同期回路の動作を説明するた
めのタイミング図である。ここで、ｎ＝３の場合には、
1/(2n+1)ｆクロック生成回路（２）はｆ／７のクロック
信号（内部クロック信号）を生成し、また、1/2(2n+1)
ｆクロック生成回路（３）はｆ／１４のクロック信号を
生成することになる。
【００３７】図１２に示されるように、本第５実施例の
同期回路は、５つのＤ型フリップ・フロップ(D-FF)４１
〜４５, アンドゲート401,441,ノアゲート402,442,イン
バータ403,オアゲート451,452,461,462,および, ナンド
ゲート453,463 を備えて構成されている。ここで、ｆ／
１４のクロック信号は、ｆ／７のクロック信号を２分周
することにより生成するようになっている。また、ｆ／
７のクロック信号は、例えば、デューティ比が４：３と
なっている（図１３参照）。尚、例えば、ｆ／７のクロ
ック信号のデューティ比が４：３となっていても、波形
の立ち上がりの同期が取れれば全く問題とはならないの
はいうまでもない。
同期回路は、５つのＤ型フリップ・フロップ(D-FF)４１
〜４５, アンドゲート401,441,ノアゲート402,442,イン
バータ403,オアゲート451,452,461,462,および, ナンド
ゲート453,463 を備えて構成されている。ここで、ｆ／
１４のクロック信号は、ｆ／７のクロック信号を２分周
することにより生成するようになっている。また、ｆ／
７のクロック信号は、例えば、デューティ比が４：３と
なっている（図１３参照）。尚、例えば、ｆ／７のクロ
ック信号のデューティ比が４：３となっていても、波形
の立ち上がりの同期が取れれば全く問題とはならないの
はいうまでもない。
【００３８】同期信号生成回路（４）はアンドゲート40
1 により構成され、該アンドゲート401 の入力には、フ
リップ・フロップ４３の出力Ｑ３，フリップ・フロップ
４４の出力Ｑ４，および，フリップ・フロップ４５の反
転出力Ｑ５Ｘが供給され、図１３に示されるように、こ
れらの信号の論理積を取って同期信号ＳＳが生成される
ようになっている。この同期信号ＳＳは、ノアゲート40
2 の入力に供給されている。
1 により構成され、該アンドゲート401 の入力には、フ
リップ・フロップ４３の出力Ｑ３，フリップ・フロップ
４４の出力Ｑ４，および，フリップ・フロップ４５の反
転出力Ｑ５Ｘが供給され、図１３に示されるように、こ
れらの信号の論理積を取って同期信号ＳＳが生成される
ようになっている。この同期信号ＳＳは、ノアゲート40
2 の入力に供給されている。
【００３９】本第５実施例では、フリップ・フロップ４
４の反転出力（反転出力端子）Ｑ４Ｘからｆ／７のクロ
ック信号が取り出され、また、フリップ・フロップ４５
の出力（出力端子）Ｑ５からｆ／１４のクロック信号が
取り出されるようになっている。図１３に示されるよう
に、本第５実施例の同期回路の動作は、時間Ｔo におい
て、ｆ／２のクロック信号とｆ／７およびｆ／１４のク
ロック信号とが同期している場合には、同期信号ＳＳの
出力レベル（高レベル“Ｈ”の出力）に関わらず、その
まま同期状態が維持される。一方、時間Ｔo において、
ｆ／２のクロック信号とｆ／７およびｆ／１４のクロッ
ク信号とが同期していない場合には、高レベル“Ｈ”の
同期信号ＳＳによりフリップ・フロップ４１のデータ入
力Ｄ１の高レベル期間が延長され（クロックｆの１周期
分だけ高レベル期間が延長され）、時間Ｔsoにおいて、
該フリップ・フロップ４１の出力Ｑ１（ｆ／２のクロッ
ク信号）とフリップ・フロップ４４の反転出力Ｑ４Ｘ
（ｆ／７のクロック信号）およびフリップ・フロップ４
５の出力Ｑ５（ｆ／１４のクロック信号）との同期が取
られる。尚、実際に各クロック信号(f/2,f/5,f/10)の立
ち上がりタイミングが一致するのは、各信号の周期の違
いにより時間Ｔsoよりもさらに後（図示しない）になる
のは前述した各実施例と同様である。
４の反転出力（反転出力端子）Ｑ４Ｘからｆ／７のクロ
ック信号が取り出され、また、フリップ・フロップ４５
の出力（出力端子）Ｑ５からｆ／１４のクロック信号が
取り出されるようになっている。図１３に示されるよう
に、本第５実施例の同期回路の動作は、時間Ｔo におい
て、ｆ／２のクロック信号とｆ／７およびｆ／１４のク
ロック信号とが同期している場合には、同期信号ＳＳの
出力レベル（高レベル“Ｈ”の出力）に関わらず、その
まま同期状態が維持される。一方、時間Ｔo において、
ｆ／２のクロック信号とｆ／７およびｆ／１４のクロッ
ク信号とが同期していない場合には、高レベル“Ｈ”の
同期信号ＳＳによりフリップ・フロップ４１のデータ入
力Ｄ１の高レベル期間が延長され（クロックｆの１周期
分だけ高レベル期間が延長され）、時間Ｔsoにおいて、
該フリップ・フロップ４１の出力Ｑ１（ｆ／２のクロッ
ク信号）とフリップ・フロップ４４の反転出力Ｑ４Ｘ
（ｆ／７のクロック信号）およびフリップ・フロップ４
５の出力Ｑ５（ｆ／１４のクロック信号）との同期が取
られる。尚、実際に各クロック信号(f/2,f/5,f/10)の立
ち上がりタイミングが一致するのは、各信号の周期の違
いにより時間Ｔsoよりもさらに後（図示しない）になる
のは前述した各実施例と同様である。
【００４０】図１４は本発明の同期回路の第６実施例を
示す回路図であり、ｎ＝４の場合を示すものである。ま
た、図１５は図１４に示す同期回路の動作を説明するた
めのタイミング図である。ここで、ｎ＝４の場合には、
1/(2n+1)ｆクロック生成回路（２）はｆ／９のクロック
信号（内部クロック信号）を生成し、また、1/2(2n+1)
ｆクロック生成回路（３）はｆ／１８のクロック信号を
生成することになる。
示す回路図であり、ｎ＝４の場合を示すものである。ま
た、図１５は図１４に示す同期回路の動作を説明するた
めのタイミング図である。ここで、ｎ＝４の場合には、
1/(2n+1)ｆクロック生成回路（２）はｆ／９のクロック
信号（内部クロック信号）を生成し、また、1/2(2n+1)
ｆクロック生成回路（３）はｆ／１８のクロック信号を
生成することになる。
【００４１】図１４に示されるように、本第６実施例の
同期回路は、６つのＤ型フリップ・フロップ(D-FF)６１
〜６６, アンドゲート601,ノアゲート602,604,661,607,
インバータ603,オアゲート662,663,461,462,ナンドゲー
ト664,および, エクスクルーシブオア(EXOR)ゲート605
を備えて構成されている。ここで、ｆ／１８のクロック
信号は、ｆ／９のクロック信号を２分周することにより
生成するようになっている。また、ｆ／９のクロック信
号は、例えば、デューティ比が５：４となっている（図
１５参照）。尚、例えば、ｆ／９のクロック信号のデュ
ーティ比が５：４となっていても、波形の立ち上がりの
同期が取れれば全く問題とならないのは前述した通りで
ある。
同期回路は、６つのＤ型フリップ・フロップ(D-FF)６１
〜６６, アンドゲート601,ノアゲート602,604,661,607,
インバータ603,オアゲート662,663,461,462,ナンドゲー
ト664,および, エクスクルーシブオア(EXOR)ゲート605
を備えて構成されている。ここで、ｆ／１８のクロック
信号は、ｆ／９のクロック信号を２分周することにより
生成するようになっている。また、ｆ／９のクロック信
号は、例えば、デューティ比が５：４となっている（図
１５参照）。尚、例えば、ｆ／９のクロック信号のデュ
ーティ比が５：４となっていても、波形の立ち上がりの
同期が取れれば全く問題とならないのは前述した通りで
ある。
【００４２】同期信号生成回路（４）はアンドゲート60
1 により構成され、該アンドゲート601 の入力には、フ
リップ・フロップ６５の出力Ｑ５およびフリップ・フロ
ップ６６の反転出力Ｑ６Ｘが供給され、図１５に示され
るように、これらの信号の論理積を取って同期信号ＳＳ
が生成されるようになっている。この同期信号ＳＳは、
ノアゲート602 の入力に供給されている。
1 により構成され、該アンドゲート601 の入力には、フ
リップ・フロップ６５の出力Ｑ５およびフリップ・フロ
ップ６６の反転出力Ｑ６Ｘが供給され、図１５に示され
るように、これらの信号の論理積を取って同期信号ＳＳ
が生成されるようになっている。この同期信号ＳＳは、
ノアゲート602 の入力に供給されている。
【００４３】本第６実施例では、フリップ・フロップ６
４の反転出力（反転出力端子）Ｑ４Ｘからｆ／９のクロ
ック信号が取り出され、また、フリップ・フロップ６６
の出力（出力端子）Ｑ６からｆ／１８のクロック信号が
取り出されるようになっている。図１５に示されるよう
に、本第６実施例の同期回路の動作は、時間Ｔo におい
て、ｆ／２のクロック信号とｆ／９およびｆ／１８のク
ロック信号とが同期している場合には、同期信号ＳＳの
出力レベル（高レベル“Ｈ”の出力）に関わらず、その
まま同期状態が維持される。一方、時間Ｔo において、
ｆ／２のクロック信号とｆ／９およびｆ／１８のクロッ
ク信号とが同期していない場合には、高レベル“Ｈ”の
同期信号ＳＳによりフリップ・フロップ６１のデータ入
力Ｄ１の高レベル期間が延長され（クロックｆの１周期
分だけ高レベル期間が延長され）、時間Ｔsoにおいて、
該フリップ・フロップ６１の出力Ｑ１（ｆ／２のクロッ
ク信号）とフリップ・フロップ６４の反転出力Ｑ４Ｘ
（ｆ／９のクロック信号）およびフリップ・フロップ６
６の出力Ｑ６（ｆ／１８のクロック信号）との同期が取
られる。尚、実際に各クロック信号(f/2,f/5,f/10)の立
ち上がりタイミングが一致するのは、各信号の周期の違
いにより時間Ｔsoよりもさらに後（図示しない）にな
る。
４の反転出力（反転出力端子）Ｑ４Ｘからｆ／９のクロ
ック信号が取り出され、また、フリップ・フロップ６６
の出力（出力端子）Ｑ６からｆ／１８のクロック信号が
取り出されるようになっている。図１５に示されるよう
に、本第６実施例の同期回路の動作は、時間Ｔo におい
て、ｆ／２のクロック信号とｆ／９およびｆ／１８のク
ロック信号とが同期している場合には、同期信号ＳＳの
出力レベル（高レベル“Ｈ”の出力）に関わらず、その
まま同期状態が維持される。一方、時間Ｔo において、
ｆ／２のクロック信号とｆ／９およびｆ／１８のクロッ
ク信号とが同期していない場合には、高レベル“Ｈ”の
同期信号ＳＳによりフリップ・フロップ６１のデータ入
力Ｄ１の高レベル期間が延長され（クロックｆの１周期
分だけ高レベル期間が延長され）、時間Ｔsoにおいて、
該フリップ・フロップ６１の出力Ｑ１（ｆ／２のクロッ
ク信号）とフリップ・フロップ６４の反転出力Ｑ４Ｘ
（ｆ／９のクロック信号）およびフリップ・フロップ６
６の出力Ｑ６（ｆ／１８のクロック信号）との同期が取
られる。尚、実際に各クロック信号(f/2,f/5,f/10)の立
ち上がりタイミングが一致するのは、各信号の周期の違
いにより時間Ｔsoよりもさらに後（図示しない）にな
る。
【００４４】以上のように、本発明の同期回路は、1/2
ｆのクロック信号と1/(2n+1)ｆおよび1/2(2n+1) ｆのク
ロック信号（ｎは任意の自然数）とが同期していない場
合（各信号の立ち上がりタイミングが同期していない場
合）でも、各クロック信号を同期させることができる
が、さらに、例えば、1/4 ｆ或いは1/8 ｆのクロック信
号と1/(2n+1)ｆおよび1/2(2n+1) ｆのクロック信号との
同期を取る場合にも適用することができるのはいうまで
もない。
ｆのクロック信号と1/(2n+1)ｆおよび1/2(2n+1) ｆのク
ロック信号（ｎは任意の自然数）とが同期していない場
合（各信号の立ち上がりタイミングが同期していない場
合）でも、各クロック信号を同期させることができる
が、さらに、例えば、1/4 ｆ或いは1/8 ｆのクロック信
号と1/(2n+1)ｆおよび1/2(2n+1) ｆのクロック信号との
同期を取る場合にも適用することができるのはいうまで
もない。
【００４５】図１６は本発明の同期回路が適用される一
例の全体構成を示すブロック図であり、同期回路を使用
した高品位テレビジョンシステムのデコーダ部（具体的
には、ＭＵＳＥデコーダ）の概略的な構成を示すブロッ
ク図である。図１６に示されるように、ＭＵＳＥデコー
ダは、ＭＵＳＥデコーダ動き検出部１０，メモリおよび
メモリコントロール部１１，レベルコンバータ部１２，
アナログ／ディジタル変換器（ＡＤＣ）１３，波形等化
部１４，クロックディストリビュータ１５，ＭＵＳＥデ
コーダ入力処理部１６，２つのＭＵＳＥデコーダ映像処
理部１７，１８，および，発振器（ＶＣＸＯ：Voltage
Controlled X-tal Oscillator)１９を備えて構成されて
いる。ここで、本発明の同期回路は、クロックディスト
リビュータ１５に対応するものであり、発振器１９から
供給されるクロック信号ｆをクロック端子ＣＫ９７で受
け取り、該クロック信号を分周してｆ／２，ｆ／３，ｆ
／６の３種類の内部クロック信号をクロック端子４８
Ｍ，３２Ｍ１，１６Ｍ１から出力するようになってい
る。
例の全体構成を示すブロック図であり、同期回路を使用
した高品位テレビジョンシステムのデコーダ部（具体的
には、ＭＵＳＥデコーダ）の概略的な構成を示すブロッ
ク図である。図１６に示されるように、ＭＵＳＥデコー
ダは、ＭＵＳＥデコーダ動き検出部１０，メモリおよび
メモリコントロール部１１，レベルコンバータ部１２，
アナログ／ディジタル変換器（ＡＤＣ）１３，波形等化
部１４，クロックディストリビュータ１５，ＭＵＳＥデ
コーダ入力処理部１６，２つのＭＵＳＥデコーダ映像処
理部１７，１８，および，発振器（ＶＣＸＯ：Voltage
Controlled X-tal Oscillator)１９を備えて構成されて
いる。ここで、本発明の同期回路は、クロックディスト
リビュータ１５に対応するものであり、発振器１９から
供給されるクロック信号ｆをクロック端子ＣＫ９７で受
け取り、該クロック信号を分周してｆ／２，ｆ／３，ｆ
／６の３種類の内部クロック信号をクロック端子４８
Ｍ，３２Ｍ１，１６Ｍ１から出力するようになってい
る。
【００４６】クロックディストリビュータ１５から出力
されたｆ／２のクロック信号は、ＭＵＳＥデコーダ映像
処理部１７および１８に供給され、また、ｆ／３のクロ
ック信号は、ＭＵＳＥデコーダ動き検出部１０，レベル
コンバータ部１２，ＭＵＳＥデコーダ入力処理部１６お
よびＭＵＳＥデコーダ映像処理部１７に供給されてい
る。さらに、クロックディストリビュータ１５から出力
されたｆ／６のクロック信号は、ＭＵＳＥデコーダ動き
検出部１０，ＭＵＳＥデコーダ入力処理部１６およびＭ
ＵＳＥデコーダ映像処理部１７に供給されている。ここ
で、クロックディストリビュータ１５は、例えば、３ボ
ルト系回路と５ボルト回路のレベル変換を行うレベルコ
ンバータ１２と共に同一の集積回路（ＬＳＩ）に組み込
むように構成される。
されたｆ／２のクロック信号は、ＭＵＳＥデコーダ映像
処理部１７および１８に供給され、また、ｆ／３のクロ
ック信号は、ＭＵＳＥデコーダ動き検出部１０，レベル
コンバータ部１２，ＭＵＳＥデコーダ入力処理部１６お
よびＭＵＳＥデコーダ映像処理部１７に供給されてい
る。さらに、クロックディストリビュータ１５から出力
されたｆ／６のクロック信号は、ＭＵＳＥデコーダ動き
検出部１０，ＭＵＳＥデコーダ入力処理部１６およびＭ
ＵＳＥデコーダ映像処理部１７に供給されている。ここ
で、クロックディストリビュータ１５は、例えば、３ボ
ルト系回路と５ボルト回路のレベル変換を行うレベルコ
ンバータ１２と共に同一の集積回路（ＬＳＩ）に組み込
むように構成される。
【００４７】このように、例えば、ＭＵＳＥデコーダの
クロックディストリビュータ１５として本発明の同期回
路を適用することによって、リセット信号を用いること
なく、クロック信号ｆを分周してｆ／２，ｆ／３，ｆ／
６の３種類の同期の取れた内部クロック信号を生成する
ことが可能となる。これにより、半導体集積回路（Ｉ
Ｃ：ＬＳＩ）の内部におけるリセット信号用の配線、並
びに、基板上に載置した該ＩＣに対するリセット信号用
の配線を不要とすることができる。さらに、リセット信
号を発生するためのリセット信号発生回路を不要とする
ことも可能となる。尚、本発明の同期回路は、ＭＵＳＥ
デコーダのクロックディストリビュータに限らず様々な
回路に適用することができるのはもちろんである。
クロックディストリビュータ１５として本発明の同期回
路を適用することによって、リセット信号を用いること
なく、クロック信号ｆを分周してｆ／２，ｆ／３，ｆ／
６の３種類の同期の取れた内部クロック信号を生成する
ことが可能となる。これにより、半導体集積回路（Ｉ
Ｃ：ＬＳＩ）の内部におけるリセット信号用の配線、並
びに、基板上に載置した該ＩＣに対するリセット信号用
の配線を不要とすることができる。さらに、リセット信
号を発生するためのリセット信号発生回路を不要とする
ことも可能となる。尚、本発明の同期回路は、ＭＵＳＥ
デコーダのクロックディストリビュータに限らず様々な
回路に適用することができるのはもちろんである。
【００４８】
【発明の効果】以上、詳述したように、本発明の同期回
路によれば、リセット信号を使用することなく、各内部
クロックの同期を取ることができる。その結果、リセッ
ト信号を供給するための配線を不要とし、且つ、リセッ
ト信号を発生するためのリセット信号発生回路を不要と
することができる。
路によれば、リセット信号を使用することなく、各内部
クロックの同期を取ることができる。その結果、リセッ
ト信号を供給するための配線を不要とし、且つ、リセッ
ト信号を発生するためのリセット信号発生回路を不要と
することができる。
【図１】本発明に係る同期回路の原理構成を示すブロッ
ク図である。
ク図である。
【図２】図１に示す同期回路の動作を説明するためのタ
イミング図である。
イミング図である。
【図３】本発明の同期回路の第１実施例を示す回路図で
ある。
ある。
【図４】図３に示す同期回路の動作を説明するためのタ
イミング図である。
イミング図である。
【図５】本発明の同期回路の第２実施例を示す回路図で
ある。
ある。
【図６】図５に示す同期回路の動作を説明するためのタ
イミング図である。
イミング図である。
【図７】本発明の同期回路の第３実施例を示す回路図で
ある。
ある。
【図８】図７に示す同期回路の動作を説明するためのタ
イミング図である。
イミング図である。
【図９】本発明の同期回路の各実施例に使用されるフリ
ップ・フロップの一例を示す回路図である。
ップ・フロップの一例を示す回路図である。
【図１０】本発明の同期回路の第４実施例を示す回路図
である。
である。
【図１１】図１０に示す同期回路の動作を説明するため
のタイミング図である。
のタイミング図である。
【図１２】本発明の同期回路の第５実施例を示す回路図
である。
である。
【図１３】図１２に示す同期回路の動作を説明するため
のタイミング図である。
のタイミング図である。
【図１４】本発明の同期回路の第６実施例を示す回路図
である。
である。
【図１５】図１４に示す同期回路の動作を説明するため
のタイミング図である。
のタイミング図である。
【図１６】本発明の同期回路が適用される一例の全体構
成を示すブロック図である。
成を示すブロック図である。
【図１７】従来の同期回路の一例を示す回路図である。
【図１８】図１７に示す同期回路の動作を説明するため
のタイミング図である。
のタイミング図である。
【図１９】図１７の同期回路に使用されるフリップ・フ
ロップの一例を示す回路図である。
ロップの一例を示す回路図である。
【符号の説明】 １…第１の信号生成手段（1/2 ｆクロック生成回路） ２…第２の信号生成手段（1/(2n+1)ｆクロック生成回
路） ３…第３の信号生成手段（1/2(2n+1) ｆクロック生成回
路） ４…同期信号生成手段（同期信号生成回路）
路） ３…第３の信号生成手段（1/2(2n+1) ｆクロック生成回
路） ４…同期信号生成手段（同期信号生成回路）
Claims (16)
- 【請求項１】 制御信号（ｆ）を分周して第１の周波数
（1/2 ｆ）を有する第１の信号を生成する第１の信号生
成手段（１）と、 前記制御信号（ｆ）を分周して第２の周波数（1/(2n+1)
ｆ）を有する第２の信号を生成する第２の信号生成手段
（２）と、 前記制御信号（ｆ）を分周して第３の周波数（1/2(2n+
1) ｆ）を有し、且つ、前記第２の信号に同期した第３
の信号を生成する第３の信号生成手段（３）と、 前記第１〜第３の信号生成手段（１，２，３）からの信
号の論理を取って、前記第１の信号を前記第２および第
３の信号に同期させるための同期信号（ＳＳ）を生成す
る同期信号生成手段（４）とを具備することを特徴とす
る同期回路。 - 【請求項２】 前記制御信号（ｆ）は、外部から供給さ
れるクロック信号であり、前記第１〜第３の信号はそれ
ぞれ周波数の異なる内部クロック信号であることを特徴
とする請求項１の同期回路。 - 【請求項３】 前記第１の信号生成手段（１）は前記制
御信号を２分周した周波数（ｆ／２）を有する第１の信
号を生成し、前記第２の信号生成手段（２）は前記制御
信号を３分周した周波数（ｆ／３）を有する第２の信号
を生成し、そして、前記第３の信号生成手段（３）は前
記制御信号を６分周した周波数（ｆ／６）を有する第３
の信号を生成するようになっていることを特徴とする請
求項１の同期回路。 - 【請求項４】 前記第３の信号生成手段（３）は、前記
第２の信号生成手段（２）が生成する第２の信号を２分
周（ｆ／６）して前記第３の信号を生成するようになっ
ていることを特徴とする請求項３の同期回路。 - 【請求項５】 前記第１〜第３の信号生成手段（１，
２，３）は、それぞれＤ型フリップ・フロップ（31;32,
33;34)を具備することを特徴とする請求項１の同期回
路。 - 【請求項６】 前記第１の信号生成手段（１）は前記制
御信号（ｆ）を受け取り, 該制御信号（ｆ）を２分周す
る第１のＤ型フリップ・フロップ（３１）を備え、前記
第２の信号生成手段（２）は前記制御信号（ｆ）を受け
取り, 該制御信号（ｆ）を３分周する第２および第３の
Ｄ型フリップ・フロップ（３２，３３）を備え、そし
て、前記第３の信号生成手段（３）は該第２の信号生成
手段（２）の出力を２分周する第４のＤ型フリップ・フ
ロップ（３４）を備えていることを特徴とする請求項５
の同期回路。 - 【請求項７】 前記第１の信号生成手段（１）は前記制
御信号（ｆ）を受け取り, 該制御信号（ｆ）を２分周す
る第１のＤ型フリップ・フロップ（７１）を備え、前記
第２の信号生成手段（２）は前記制御信号（ｆ）を受け
取り, 該制御信号（ｆ）を３分周する第２および第３の
Ｄ型フリップ・フロップ（７２，７３）を備え、そし
て、前記第３の信号生成手段（３）は前記第２のＤ型フ
リップ・フロップ（７２）の出力を受けて該制御信号
（ｆ）を３分周した信号を出力する第４のＤ型フリップ
・フロップ（７４）と, 前記制御信号（ｆ）を受け取り
該第４のＤ型フリップ・フロップ（７４）の出力を２分
周する第５のＤ型フリップ・フロップ（７５）を備えて
いることを特徴とする請求項５の同期回路。 - 【請求項８】 前記同期信号生成手段（４）は、前記第
２の信号生成手段（２）の出力，および，前記第３の信
号生成手段（３）の出力の論理を取って、前記同期信号
（ＳＳ）を生成するようになっている請求項１の同期回
路。 - 【請求項９】 前記同期信号生成手段（４）は、アンド
ゲート（301)として構成され、前記第２の信号生成手段
（２）の出力，および，前記第３の信号生成手段（３）
の出力の論理積を取って、前記同期信号（ＳＳ）を生成
するようになっている請求項８の同期回路。 - 【請求項１０】 前記第１の信号生成手段（１）は、前
記同期信号生成手段（４）が生成した同期信号（ＳＳ）
および該第１の信号生成手段（１）の出力の論理を取っ
た信号に応じて、前記第１の信号を生成するようになっ
ている請求項９の同期回路。 - 【請求項１１】 前記同期信号生成手段（４）は、第１
の選択回路（501)を具備することを特徴とする請求項８
の同期回路。 - 【請求項１２】 前記第１の選択回路（501)は、前記第
３の信号生成手段（３）の出力に応じて、前記第２の信
号生成手段（２）の出力または第１の電源手段（Ｖcc）
の出力を選択して前記同期信号（ＳＳ）を生成するよう
になっていることを特徴とする請求項１１の同期回路。 - 【請求項１３】 前記第１の選択回路（501)の出力であ
る前記同期信号（ＳＳ）は第２の選択回路（502)に供給
され、前記第１の信号生成手段（１）は、該同期信号
（ＳＳ）に応じて該第２の選択回路（502)により選択さ
れる該第１の信号生成手段（１）の出力または第２の電
源手段（Ｖss）の出力に応じて、前記第１の信号を生成
するようになっていることを特徴とする請求項１２の同
期回路。 - 【請求項１４】 前記第１および第２の選択回路（501,
502)は、それぞれインバータ(511;521) およびトランス
ファーゲート(512,513; 522,523)を備えていることを特
徴とする請求項１３の同期回路。 - 【請求項１５】 前記第１〜第３の信号は、波形の立ち
上がりタイミングにおいて同期するようになっているこ
とを特徴とする請求項１の同期回路。 - 【請求項１６】 前記同期回路は、高品位テレビジョン
システムにおけるデコーダのクロックディストリビュー
タに適用されることを特徴とする請求項１〜１５のいず
れかの同期回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6224677A JPH0888561A (ja) | 1994-09-20 | 1994-09-20 | 同期回路 |
| US08/492,311 US5596294A (en) | 1994-09-20 | 1995-06-19 | Synchronizing circuit for dividing a frequency of a clock signal supplied from an external device into a plurality of internal clock signals |
| KR1019950020565A KR100191764B1 (ko) | 1994-09-20 | 1995-07-13 | 동기 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6224677A JPH0888561A (ja) | 1994-09-20 | 1994-09-20 | 同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0888561A true JPH0888561A (ja) | 1996-04-02 |
Family
ID=16817497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6224677A Withdrawn JPH0888561A (ja) | 1994-09-20 | 1994-09-20 | 同期回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5596294A (ja) |
| JP (1) | JPH0888561A (ja) |
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|---|---|---|---|---|
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Family Cites Families (4)
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- 1995-07-13 KR KR1019950020565A patent/KR100191764B1/ko not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
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