JPH0895751A - Ｆｉｆｏメモリ - Google Patents
ＦｉｆｏメモリInfo
- Publication number
- JPH0895751A JPH0895751A JP6234763A JP23476394A JPH0895751A JP H0895751 A JPH0895751 A JP H0895751A JP 6234763 A JP6234763 A JP 6234763A JP 23476394 A JP23476394 A JP 23476394A JP H0895751 A JPH0895751 A JP H0895751A
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- JP
- Japan
- Prior art keywords
- pointer
- memory
- words
- word
- data
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- Pending
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- Computer And Data Communications (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【目的】ＦＩＦＯメモリをシリアルインタフェースの送
・受信バッファに使用した場合に、効率の良い割り込み
を発行し、および、語数制御プロトコルによるシリアル
通信を容易に行うことができるようにする。 【構成】ＦＩＦＯメモリ２０４の語数フラグ制御部１０
５を、ライトデータのＲＡＭアドレスを格納するライト
ポインタ，リードデータのＲＡＭアドレスを格納するリ
ードポインタ１０４，ライトポインタ１０３およびリー
ドポインタ１０４からメモリ２０４に蓄積されているデ
ータ語数を算出する減算器１０７，メモリ容量の範囲で
任意の値を設定できる語数ポインタ１０１，語数ポイン
タ１０１に設定された語数とメモリに蓄積されているデ
ータ語数を比較し、比較結果に応じ、メモリに蓄積され
ているデータ語数が語数ポインタに設定された語数以上
ならば語数フラグ出力をアサートする比較器により構成
する。
・受信バッファに使用した場合に、効率の良い割り込み
を発行し、および、語数制御プロトコルによるシリアル
通信を容易に行うことができるようにする。 【構成】ＦＩＦＯメモリ２０４の語数フラグ制御部１０
５を、ライトデータのＲＡＭアドレスを格納するライト
ポインタ，リードデータのＲＡＭアドレスを格納するリ
ードポインタ１０４，ライトポインタ１０３およびリー
ドポインタ１０４からメモリ２０４に蓄積されているデ
ータ語数を算出する減算器１０７，メモリ容量の範囲で
任意の値を設定できる語数ポインタ１０１，語数ポイン
タ１０１に設定された語数とメモリに蓄積されているデ
ータ語数を比較し、比較結果に応じ、メモリに蓄積され
ているデータ語数が語数ポインタに設定された語数以上
ならば語数フラグ出力をアサートする比較器により構成
する。
Description
【０００１】
【産業上の利用分野】本発明はファーストインファース
トアウト（以下ＦＩＦＯ）メモリに係り、特に、ＦＩＦ
Ｏメモリをシリアルインタフェースの送・受信バッファ
に使用した場合に、効率の良い割り込みを発行し、およ
び、語数制御プロトコルを用いたシリアル通信を容易に
行う方式に関する。
トアウト（以下ＦＩＦＯ）メモリに係り、特に、ＦＩＦ
Ｏメモリをシリアルインタフェースの送・受信バッファ
に使用した場合に、効率の良い割り込みを発行し、およ
び、語数制御プロトコルを用いたシリアル通信を容易に
行う方式に関する。
【０００２】
【従来の技術】従来、ＦＩＦＯメモリには、その中に蓄
積されているデータ語数に応じて、ＥＭＰＴＹ（語数が
０の時アサート），ＦＵＬＬ（語数がメモリ容量いっぱ
いの時アサート），HALF FULL(語数がメモリ容量の半分
以上の時アサート），ALMOST（ＥＭＰＴＹ，ＦＵＬＬが
成立する例えば１６語数手前でアサート）等の種々のフ
ラグを出力していた。しかし、どのフラグについても語
数の値が固定されていたため、例えば、ＦＩＦＯメモリ
をシリアルインタフェースの送・受信バッファに使用し
た場合、効率の良い割り込みを発行すること、および、
語数制御プロトコルによるシリアル通信を行うことが困
難であった。
積されているデータ語数に応じて、ＥＭＰＴＹ（語数が
０の時アサート），ＦＵＬＬ（語数がメモリ容量いっぱ
いの時アサート），HALF FULL(語数がメモリ容量の半分
以上の時アサート），ALMOST（ＥＭＰＴＹ，ＦＵＬＬが
成立する例えば１６語数手前でアサート）等の種々のフ
ラグを出力していた。しかし、どのフラグについても語
数の値が固定されていたため、例えば、ＦＩＦＯメモリ
をシリアルインタフェースの送・受信バッファに使用し
た場合、効率の良い割り込みを発行すること、および、
語数制御プロトコルによるシリアル通信を行うことが困
難であった。
【０００３】
【発明が解決しようとする課題】本発明の課題は、ＦＩ
ＦＯメモリをシリアルインタフェースの送・受信バッフ
ァに使用した場合に、効率の良い割り込みを発行し、お
よび、語数制御プロトコルによるシリアル通信を容易に
行うことができるようにするために、メモリに蓄積され
ているデータ語数が、メモリ容量の範囲で任意の値を設
定できる語数ポインタに設定されている語数以上である
場合に、語数フラグ出力がアサートされるＦＩＦＯメモ
リを提供することである。
ＦＯメモリをシリアルインタフェースの送・受信バッフ
ァに使用した場合に、効率の良い割り込みを発行し、お
よび、語数制御プロトコルによるシリアル通信を容易に
行うことができるようにするために、メモリに蓄積され
ているデータ語数が、メモリ容量の範囲で任意の値を設
定できる語数ポインタに設定されている語数以上である
場合に、語数フラグ出力がアサートされるＦＩＦＯメモ
リを提供することである。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に、本発明はＦＩＦＯメモリの語数フラグ制御部に、ラ
イトデータのＲＡＭアドレスを格納するライトポイン
タ，リードデータのRAMアドレスを格納するリードポイ
ンタ、そのライトポインタおよびリードポインタからメ
モリに蓄積されているデータ語数を算出する減算器，メ
モリ容量の範囲で任意の値を設定できる語数ポインタ、
および、その語数ポインタに設定された語数とメモリに
蓄積されているデータ語数を比較し、その比較結果に応
じ、メモリに蓄積されているデータ語数が語数ポインタ
に設定された語数以上ならば語数フラグ出力をアサート
する比較器を設ける。
に、本発明はＦＩＦＯメモリの語数フラグ制御部に、ラ
イトデータのＲＡＭアドレスを格納するライトポイン
タ，リードデータのRAMアドレスを格納するリードポイ
ンタ、そのライトポインタおよびリードポインタからメ
モリに蓄積されているデータ語数を算出する減算器，メ
モリ容量の範囲で任意の値を設定できる語数ポインタ、
および、その語数ポインタに設定された語数とメモリに
蓄積されているデータ語数を比較し、その比較結果に応
じ、メモリに蓄積されているデータ語数が語数ポインタ
に設定された語数以上ならば語数フラグ出力をアサート
する比較器を設ける。
【０００５】
【作用】ライトポインタおよびリードポインタから算出
されたメモリに蓄積されているデータ語数と、語数ポイ
ンタに設定された語数を比較器により比較することによ
り、メモリに蓄積されているデータ語数が語数ポインタ
に設定された語数以上ならばアサートされる語数フラグ
出力を得る。
されたメモリに蓄積されているデータ語数と、語数ポイ
ンタに設定された語数を比較器により比較することによ
り、メモリに蓄積されているデータ語数が語数ポインタ
に設定された語数以上ならばアサートされる語数フラグ
出力を得る。
【０００６】
【実施例】本発明の実施例を、図１ないし図３を用いて
説明する。
説明する。
【０００７】まず、図１にＦＩＦＯメモリの構成例を示
す。ＦＩＦＯメモリは、語数ポインタ１０１，ライトポ
インタ１０３，リードポインタ１０４，語数フラグ制御
部１０５，語数フラグ出力１１２，アービタ１１４，RA
M117，ＦＩＦＯリード／ライトデータレジスタ１２３等
で構成される。語数ポインタ１１２は、メモリ容量の範
囲で任意の値を設定できる。ライトポインタ１０３はラ
イトデータのＲＡＭアドレスを格納し、リードポインタ
１０４はリードデータのＲＡＭアドレスを格納する。語
数フラグ制御部１０５は、メモリ容量語数１０６，減算
器１０７，加算器１０８，ポインタ符号検出器１０９，
マルチプレクサ１１０、および、比較器１１１から構成
される。ライトポインタ１０３およびリードポインタ１
０４はサーキュラバッファのアドレスポインタを構成す
る。ポインタ符号検出器１０９は、ライトポインタ１０
３とリードポインタ１０４がサーキュラアドレスの同一
周回にいるか、もしくは、ライトポインタ１０３がリー
ドポインタ１０４より一つ先の周回にいるかを検出す
る。ライトポインタ１０３とリードポインタ１０４がサ
ーキュラアドレスの同一周回にいる場合、メモリに蓄積
されているデータ語数は、“ライトポインタ１０３”−
“リードポインタ１０４”であり、ライトポインタ１０
３がリードポインタ１０４より一つ先の周回にいる場
合、メモリに蓄積されているデータ語数は、“メモリ容
量語数１０６”＋“ライトポインタ103"−“リードポイ
ンタ１０４”である。こうしてマルチプレクサ１１０か
らはメモリに蓄積されているデータ語数が出力される。
比較器１１１には、語数ポインタ１０１とマルチプレク
サ１１０の出力であるメモリに蓄積されているデータ語
数が入力され、比較器１１１により、メモリに蓄積され
ているデータ語数が語数ポインタ１０１以上ならば、語
数フラグ出力１１２がアサートされる。以上のように、
メモリに蓄積されているデータ語数が、語数ポインタに
設定された語数以上である場合に、語数フラグ出力がア
サートされるＦＩＦＯメモリを構成することができる。
す。ＦＩＦＯメモリは、語数ポインタ１０１，ライトポ
インタ１０３，リードポインタ１０４，語数フラグ制御
部１０５，語数フラグ出力１１２，アービタ１１４，RA
M117，ＦＩＦＯリード／ライトデータレジスタ１２３等
で構成される。語数ポインタ１１２は、メモリ容量の範
囲で任意の値を設定できる。ライトポインタ１０３はラ
イトデータのＲＡＭアドレスを格納し、リードポインタ
１０４はリードデータのＲＡＭアドレスを格納する。語
数フラグ制御部１０５は、メモリ容量語数１０６，減算
器１０７，加算器１０８，ポインタ符号検出器１０９，
マルチプレクサ１１０、および、比較器１１１から構成
される。ライトポインタ１０３およびリードポインタ１
０４はサーキュラバッファのアドレスポインタを構成す
る。ポインタ符号検出器１０９は、ライトポインタ１０
３とリードポインタ１０４がサーキュラアドレスの同一
周回にいるか、もしくは、ライトポインタ１０３がリー
ドポインタ１０４より一つ先の周回にいるかを検出す
る。ライトポインタ１０３とリードポインタ１０４がサ
ーキュラアドレスの同一周回にいる場合、メモリに蓄積
されているデータ語数は、“ライトポインタ１０３”−
“リードポインタ１０４”であり、ライトポインタ１０
３がリードポインタ１０４より一つ先の周回にいる場
合、メモリに蓄積されているデータ語数は、“メモリ容
量語数１０６”＋“ライトポインタ103"−“リードポイ
ンタ１０４”である。こうしてマルチプレクサ１１０か
らはメモリに蓄積されているデータ語数が出力される。
比較器１１１には、語数ポインタ１０１とマルチプレク
サ１１０の出力であるメモリに蓄積されているデータ語
数が入力され、比較器１１１により、メモリに蓄積され
ているデータ語数が語数ポインタ１０１以上ならば、語
数フラグ出力１１２がアサートされる。以上のように、
メモリに蓄積されているデータ語数が、語数ポインタに
設定された語数以上である場合に、語数フラグ出力がア
サートされるＦＩＦＯメモリを構成することができる。
【０００８】図２にＦＩＦＯメモリをシリアルインタフ
ェースの送・受信バッファに用いた例を示す。データ送
・受信装置２０５からの、語数制御プロトコルのシリア
ルデータをCPU201が受信する場合を考える。語数制御プ
ロトコルのデータブロック構成を図３に示す。この場
合、CPU201は、１語目を読んでそれを、ＦＩＦＯメモリ
の語数ポインタに設定する。ＦＩＦＯメモリはＮ語バッ
ファリングしたところで語数フラグ出力をアサートす
る。CPU201はそれを割り込み検出して、ＦＩＦＯメモリ
からデータを読みだす。このように、語数制御プロトコ
ルによるシリアル通信を容易に行うことが可能である。
ェースの送・受信バッファに用いた例を示す。データ送
・受信装置２０５からの、語数制御プロトコルのシリア
ルデータをCPU201が受信する場合を考える。語数制御プ
ロトコルのデータブロック構成を図３に示す。この場
合、CPU201は、１語目を読んでそれを、ＦＩＦＯメモリ
の語数ポインタに設定する。ＦＩＦＯメモリはＮ語バッ
ファリングしたところで語数フラグ出力をアサートす
る。CPU201はそれを割り込み検出して、ＦＩＦＯメモリ
からデータを読みだす。このように、語数制御プロトコ
ルによるシリアル通信を容易に行うことが可能である。
【０００９】
【発明の効果】本発明により、ＦＩＦＯメモリをシリア
ルインタフェースの送・受信バッファに使用した場合
に、効率の良い割り込みを発行し、および、語数制御プ
ロトコルによるシリアル通信を容易に行うことが可能で
ある。
ルインタフェースの送・受信バッファに使用した場合
に、効率の良い割り込みを発行し、および、語数制御プ
ロトコルによるシリアル通信を容易に行うことが可能で
ある。
【図１】ＦＩＦＯメモリのブロック図。
【図２】ＦＩＦＯメモリをシリアルインタフェースの送
・受信バッファに用いた例のブロック図。
・受信バッファに用いた例のブロック図。
【図３】語数制御プロトコルのデータブロック構成の説
明図。
明図。
１０１…語数ポインタ、１０２…語数ポインタリード／
ライトデータ、１０３…ライトポインタ、１０４…リー
ドポインタ、１０５…語数フラグ制御部。
ライトデータ、１０３…ライトポインタ、１０４…リー
ドポインタ、１０５…語数フラグ制御部。
Claims (1)
- 【請求項１】メモリ容量の範囲で任意の値を設定できる
語数ポインタ、および、語数フラグ出力を有するＦＩＦ
Ｏ方式のメモリ素子およびその制御回路において、メモ
リに蓄積されているデータ語数が、前記語数ポインタに
設定されている語数以上である場合に、語数フラグ出力
がアサートされることを特徴とするＦＩＦＯメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6234763A JPH0895751A (ja) | 1994-09-29 | 1994-09-29 | Ｆｉｆｏメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6234763A JPH0895751A (ja) | 1994-09-29 | 1994-09-29 | Ｆｉｆｏメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0895751A true JPH0895751A (ja) | 1996-04-12 |
Family
ID=16975980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6234763A Pending JPH0895751A (ja) | 1994-09-29 | 1994-09-29 | Ｆｉｆｏメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0895751A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980086711A (ko) * | 1997-05-01 | 1998-12-05 | 조오지 떠블유 하우스위어트 | 범용직렬버스 주변장치 마이크로 컨트롤러 |
| EP0949808A3 (en) * | 1998-02-20 | 2008-11-19 | Nec Corporation | PID filter circuit and FIFO circuit |
-
1994
- 1994-09-29 JP JP6234763A patent/JPH0895751A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980086711A (ko) * | 1997-05-01 | 1998-12-05 | 조오지 떠블유 하우스위어트 | 범용직렬버스 주변장치 마이크로 컨트롤러 |
| EP0949808A3 (en) * | 1998-02-20 | 2008-11-19 | Nec Corporation | PID filter circuit and FIFO circuit |
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