JPH0432922A

JPH0432922A - インタフェース制御回路

Info

Publication number: JPH0432922A
Application number: JP2132826A
Authority: JP
Inventors: Yutaka Shiraku; 裕志楽
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-05-23
Filing date: 1990-05-23
Publication date: 1992-02-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】技術分野本発明はインタフェース制御回路に関し、特に情報処理
装置間通信のインタフェースの制御回路に関する。

従来技術一般に、インタフェース回路には、並列転送（パラレル
）方式のものと直列転送（シリアル）方式のものとがあ
る。

従来、この種のインタフェース回路はプリンタ装置等に
使われており、並列転送の仕様である、いわゆるセント
ロニクス仕様インタフェースにおいては、転送データを
予め定められた手順に基づいて受信し、１回の受信毎に
ＣＰＵに受信データがあることを知らせるように制御さ
れていた。また、直列転送の仕様である、例えば周知の
Ｒ３２３２Ｃ仕様のインタフェースにおいては、受信回
路で１ビツトずつ受取ったデータを集積し、１ワードが
生成される毎にＣＰＵに受信データがあることを通知す
るように制御されていた。

つまり、上述した従来のインタフェース回路は、１ワー
ド受信あるいは１ワード生成する毎にＣＰＵに対して割
込みを発生し、ＣＰＵは１回の割込み処理で１ワードを
読込み、編集し格納するというように制御していたので
ある。この場合、割込み処理ルーチンにおけるＣＰυ内
部の処理、すなわちプログラムカウンタ及び他の汎用レ
ジスタのセーブあるいはロードに要する処理時間は長い
ものである。そのため、ｌワード毎に処理する方式では
ＣＰＵの使用効率が悪く、特に外部装置からのデータ転
送速度が増大した時にＣＰＵが受信処理にかかわる時間
が長くなり、性能が見かけ上悪くなるという欠点があっ
た。

発明の目的本発明は上述した従来の欠点を解決するためになされた
ものであり、その目的はＣＰＵの使用効率を向上させ、
その見かけ上の性能を良くすることができるインタフェ
ース制御回路を提供することである。

発明の構成本発明によるインタフェース制御回路は、上位装置から
予め定められたデータ単位毎に区切って転送されてくる
データを順次蓄積保持する保持手段と、この保持データ
を受けてデータ処理するデータ処理手段とを含むインタ
フェース制御回路であって、前記保持手段の保持データ
量が予め定められた所定量（１データ単位置を除く）に
達したときに前記データ処理手段への割込み信号を発生
する手段を設け、前記データ処理手段は前記割込み信号
に応答して前記保持データを連続して読出すようにした
ことを特徴とする。

実施例次に、本発明について図面を参照して説明する。

第１図は本発明によるインタフェース制御回路の一実施
例の構成を示すブロック図である。

図において、１及び２はホストコンピュータ等、外部装
置からの受信データを内部のデータ形式に変換する受信
回路である。１は直列データを並列データに変換する直
並列変換回路であり、２は並列データの受信回路である
。なお、これら２つの回路は通常択一的に使用される。

４は先入れ先出しレジスタ（以下、ＦＩＦＯと略す）で
あり、直並列変換回路１または並列受信回路２からのデ
ータ信号による１バイト分のデータを順次保持蓄積する
ものである。その出力はデータバスｅに接続されている
。また、このＦＩＦＯ４は周知のＤ型フリップフロップ
（Ｄ−ＰＰ）の多段縦続接続で構成されており、全Ｄ〜
１？１２の保持値が“０”である場合には、空であるこ
とを示すＦＩＦＯＥｍｐｔｙ信号ｇがＣＰＵ５に送出さ
れる。さらにまた、このＦＩＦＯ４への書込みタイミン
グはタイミング制御回路３からの書込み信号ｄによって
行われる。

タイミング制御回路３は、内部に図示せぬ累算器を有し
ており、その累算器（カウンタ）は直並列変換回路１か
らのデータ有効信号Ｃまたは並列受信回路２からのデー
タ有効信号すに応答して１ずつインクリメントされる。

さらに、その累算器の値が後述する所定値に達すると、
ＣＰＵ５に対して割込み信号ｆを送出する。なお、その
累算器の値はＣＰＵ５からのデータカウンタリセット信
号ｉの入力により、リセットされる。

ＣＰＵ５は、タイミング制御回路３からの割込み信号ｆ
の人力に応答して割込み処理ルーチンを起動し、ＦＩＦ
ＯＪ内の保持データを、データバスｅを介してＦＩＦＯ
４へのデータ保持速度より速く読出し、メモリ６に書込
む処理を行う。なお、ｈはメモリ６へのアドレスである
。

かかる構成において、今、並列受信回路２が選択されて
いる時、図示せぬ外部装置からのデータを受信するとデ
ータ有効信号すをタイミング制御回路３に送出し、その
受信データをデータ信号ａとして送出する。すると、タ
イミング制御回路３はデータ信号ａに有効データが送出
されたタイミングで書込み信号ｄを送出してＦＩＦＯ４
に書込むとともに、内部の累算器を１インクリメントす
る。

ここで、ＦＩＦＯ４の容量をＭバイトとし、累算器の値
がある値しに達した時、タイミング制御回路３は、Ｆ　
Ｉ　ＦＯ４が飽和状態であると判断し、ＣＰＵ５に割込
み信号ｆを送出するものとする。

ＣＰＵ５は割込み信号ｆを受信すると、第３図に示され
ているような割込み処理を実行する。

第３図は割込み処理手順を示すフローチャートである。

図において、割込み処理の初めに（ＩＮＴＩｎ；Ｉｎｔ
ｅｒｒｕｐｔ　ｌｎ　）　、ＣＰ　Ｕ　５の内部レジス
タの保持データをメモリ６の予約領域に格納する（ステ
ップ３１）。

次に、Ｆ　Ｉ　ＦＯ４の内容を１バイト読出しくステッ
プ３２）　、ＣＰＵ５は本データの属性に応じて適宜編
集処理を行う（ステップ３３）。これは、制御データ、
文字データ等の種類に応じて所定の形式に変換する処理
である。

編集処理後のデータはメモリ６に格納する（ステップ３
４）。次に、ＣＰＵ５は信号ｇをチエツクすることによ
ってＦＩＦＯ４が空であるか否かを判断しくステップ３
５）、空でなければＦＩＦＯ４から再度データを読出し
、同様の処理を行う（ステップ３５→３２→３３・・・
）。

一方、空であればタイミング制御回路３の累算器を信号
ｉによりリセットしくステップ３６）、メモリ６に格納
しておいた内部レジスタの保持データを復帰させてもと
の状態に戻しくステップ３７）、割込み処理を終了する
（ＩＮＴ　Ｒｅｔ　　；　ＩｎｔｅｒｒｕｐＬ　　Ｒｅ
ｔｕｒｎ）　　。

また、第２図はＦＩＦＯ４の内容量と読８１Ｌ時間との
関係を示すタイムチャートである。図において、時刻０
で内容量が０バイトであったＦＩＦＯ４の保持データは
、１時間後にＬに達し、上述の累算器で飽和状態と判定
される。このとき、ＣＰＵ５に割込み信号ｆが送出され
る。

ＣＰＵ５は割込み信号ｆを受信した時においては、どの
ような処理を行っているか不明であり、さらにｄＴ時間
経過後にＦＩＦＯ４のデータを読出し始める。ところが
、ＦＩＦＯ４に対しては順次データが保持蓄積されるた
め、ＣＰＵ５はさらにＸ時間経過後にＦ　Ｉ　ＦＯ４を
読出し終える。

ここで、飽和状態と判定される値りがＦＩＦＯ４の容量
Ｍより少ないのは割込み時のＣＰＵ５の状態に応じて時
間ｄＴが変化するためである。詳細については後述する
。

ＦＩＦＯ４が空になると信号ｇが送出され、ＣＰＵ５は
データの読出しを終了するので、再びＦＩＦＯＪ内のデ
ータ量は増加し始めるごとになる。

つまり、従来はデータの１バイトを受信する毎にＣＰＵ
の割込み処理によるデータ読出しを行っていたのに対し
、本実施例ではインタフェース回路内にＦＩＦＯを設け
ておき、その飽和状態を探知してデータ読出しを２バイ
ト以上のある一定単位毎に連続して行っているのである
。これにより、ＣＰＵの１バイト当りのリード処理にお
ける割込み処理のオーバヘッド時間が従来の数百性の１
に短縮されるため、見かけ上ＣＰＵの性能が向上するの
である。

さらに、本実施例ではＦＩＦＯを用いているため、アド
レス指定が不要となり、受信データの装置内部への取込
み時間を短縮できるのである。よって、外部装置に対し
て待ち状態である時間を短縮することもできる。なお、
制御が複雑になってもかまわないのであれば、メモリを
利用しても良い。

次に、第２図に示されているＦＩＦＯの容量Ｍと値りと
の関係について説明する。まず、１回の受信によりＦＩ
ＦＯに保持されるデータをＮワードとする。つまり、上
述の実施例では１ワード−１バイトとなる。すなわち、
ＭとＬとの関係は、ＬＸＮ＜Ｍとなる。なお、Ｌは２以
上でなければならない。Ｌ−１では従来の処理と同じだ
からである。

また、ＬはＣＰＵの読出し速度に応じて定める必要があ
る。つまり、先述のように、割込み信号が送出されてか
ら実際にＣＰＵが読出し処理を開始するまでの間にもＦ
ＩＦＯ内にデータが保持蓄積されるため、割込みがかか
ってからＣＰＵが実際に読出しを開始するまでの最大時
間値よりＭＬが大とならなければならない。さもないと
ＦＩＦＯがバンクしてしまうからである。すなオ）ち、
第２図中の時間ｄＴの最大値に応じてＬを定めておけば
良いのである。

発明の詳細な説明したように本発明によれば、データを順次蓄積保
持する保持手段においてその保持データが所定値に達し
たときに始めてＣＰＵへ割込み信号を発生するようにし
、ＣＰＵはこの割込信号に応答して当該保持データを連
続して読出し処理するように構成しているので、ＣＰＵ
の割込み処理が極めて少なくなり、ＣＰＵのオーバヘッ
ドが著しく減少し、よってＣＰＵの使用効率を向上させ
、その見かけ上の性能を良くすることができるという効
果がある。

【図面の簡単な説明】

第１図は本発明の実施例によるインタフェース制御回路
の構成を示すブロック図、第２図はＦＩＦＯの内容量と
読出し時間との関係を示すタイムチャート、第３図は割
込み処理手順を示すフローチャートである。主要部分の符号の説明

Claims

【特許請求の範囲】

（１）上位装置から予め定められたデータ単位毎に区切
って転送されてくるデータを順次蓄積保持する保持手段
と、この保持データを受けてデータ処理するデータ処理
手段とを含むインタフェース制御回路であって、前記保
持手段の保持データ量が予め定められた所定量（１デー
タ単位置を除く）に達したときに前記データ処理手段へ
の割込み信号を発生する手段を設け、前記データ処理手
段は前記割込み信号に応答して前記保持データを連続し
て読出すようにしたことを特徴とするインタフェース制
御回路。