JPH0895855A - 演算処理システムに用いられるプリフェッチバッファ装置 - Google Patents

Abstract

(57)【要約】 【目的】 演算処理装置とそれがアクセスするメインメ
モリとの間にプリフェッチバッファ装置を接続し、演算
処理装置のアクセス性能の低下を防止する。 【構成】 演算処理装置１００とメインメモリ２００と
の間に、プリフェップリフェッチバッファ部と外部制御
回路１２０とからなるプリフェップリフェッチバッファ
装置を設ける。プリフェップリフェッチバッファ部は、
プリフェップリフェッチバッファ１２１，１２２を有す
る。プリフェッチバッファは１２１，１２２は、対とな
ってデータを格納しているバッファメモリ１１８，１１
９およびバッファメモリ１２６，１２７を有する。外部
制御回路は、演算処理部から要求されたデータが２つの
プリフェッチバッファのいずれかでヒットした場合に
は、そのデータを演算処理装置に渡すとともに、他方の
プリフェップリフェッチバッファにヒットしたデータの
次のデータをメインメモリから転送させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は演算処理システムに関
し、特には演算処理装置、メインメモリおよびキャッシ
ュメモリを具備する演算処理システムに関する。

【０００２】

【従来の技術】図３は演算処理システムの従来例を示す
ブロック図、図４はダイレクトマップ方式が適用された
キャッシュメモリ周辺を示すブロック図である。図３に
おいてキャッシュメモリシステムは、キャッシュメモリ
２０７および比較器２１２からなり、演算部２０１とメ
インメモリ２１５との間に位置しメモリアクセスの高速
化を実現することにより演算処理システムの性能を向上
させる。

【０００３】次に図３の演算処理システムの動作を例に
あげてキャッシュシステムの動作について説明する。演
算部２０１は、アドレスバス２０２とデータバス２０３
を用いてメモリアクセスを行う。演算部２０１は、アド
レスをアドレスバス２０２に出力するとともに、メモリ
アクセスの状態を外部に示す制御信号２０４，２０５，
２０６を出力する。また、演算部２０１がメモリ２０
７，２１５からデータを読み出す場合は、データバス２
０３を読み込み用に使用し、演算部２０１がメモリへデ
ータを書き込む場合は、データバス２０３を書き込み用
に用いる。

【０００４】キャッシュメモリ２０７は、それぞれライ
ンとよばれる複数のメモリ単位を具備している。各ライ
ンはそれぞれタグアドレス、バリッドフラグおよびデー
タを記憶するためのメモリ領域であるタグアドレス記憶
部２０８，バリッドフラグ記憶部２０９，データ記憶部
２１０を有する。タグアドレス記憶部２０８のタグアド
レスには、データ記憶部２１０に格納されているデータ
がメインメモリ２１５においてはどこに格納されている
かを示すメインメモリ２１５のアドレスが格納される。
また、バリッドフラグ記憶部２０９のバリッドフラグ
は、対応するラインが有効なデータを含んでいるか否か
を示す。さらにキャッシュメモリ２０７は、アドレスバ
ス２０２からのアドレスの一部分を用いて前記複数のラ
インのうちの一つを選択するデコーダ２１１を具備して
いる。比較器２１２は、デコーダ２１１で選択したライ
ンのタグアドレスと、アドレスバス２０２からのアドレ
スの対応する部分とを比較する。

【０００５】次にダイレクトマップ方式のアドレス比較
方法について図４を参照して説明する。アドレスバス２
０２からのアドレスは、ＭＳＢ側部分３０１，中央部分
３０２，ＬＳＢ側部分３０３の３つの部分に分けられて
いる。ＬＳＢ側部分３０３は、前記ラインのなかのデー
タを選択する部分である。中央部分３０２は、デコーダ
２１１でデコードされキャッシュメモリ３００のエント
リを選択するために用いられる。ＭＳＢ側部分３０１
は、ラインに入っているデータが、メインメモリのいず
れかのアドレスにあるデータかどうかを判定するキーと
して用いられる。キャッシュラインのサイズは、演算処
理装置のデザインによってことなるが、概ね１ワードか
ら８ワード位のサイズになる（データの入るメモリのサ
イズはラインサイズと呼ばれる）。

【０００６】演算処理装置の命令／データアクセスに
は、アドレスの局所性という経験的な法則がある。アド
レスの局所性とは、あるアドレスにアクセスがあった場
合に、そのアクセスに関連して、その周辺のデータがア
クセスされやすいという位置的な局所性を有するととも
に、一度アクセスのあったデータは、時間をおいて、何
度かアクセスされるという時間的な局所性を有するとい
うことである。小容量の高速メモリからなるキャッシュ
メモリは、上述の性質を利用し、一度キャッシュメモリ
中に置いたデータは、アドレスの衝突が起こらない限り
キャッシュメモリ中に置き続け、小容量の高速メモリを
効果的に使用しようとするものである。また、ラインサ
イズを大きくとることで、一度アクセスしたアドレスの
周辺のデータを同時にとってくることによっても、やは
り、小容量の高速メモリを効果的に使用しようとする。
しかし、キャッシュメモリ付きの演算処理装置のメモリ
インターフェースバスに通常のメインメモリを接続する
と、メインメモリのアクセスタイムの遅さから、演算処
理装置の性能を低下させてしまういう問題がある。

【０００７】本発明は上記問題に鑑み、演算処理装置と
メインメモリとの間に接続し、演算処理装置の性能が低
下するのを防止するプリフェッチバッファ装置を提供す
ることを目的とする。

【０００８】

【課題を解決するための手段】本発明のプリフェッチバ
ッファ装置は、内部に演算部、キャッシュメモリ、内部
制御回路を有し、演算部はキャッシュメモリをアクセス
するとともに、内部制御回路を駆動して外部にアクセス
可能にされている演算処理装置と、前記演算処理装置の
外部に配置されたメインメモリとの間に設けられた、プ
リフェッチバッファ部および外部制御回路からなるプリ
フェッチバッファ装置であって、前記プリフェッチバッ
ファ部は、前記演算処理装置がデータを要求する際にア
ドレスバス端子に出力するアドレスを受け取るためのア
ドレス入力バスと、前記演算処理装置が要求したデータ
を前記演算処理装置のデータバス端子に転送するための
データ出力バスと、要求するデータのアドレスを前記メ
インメモリに出力するためのアドレス出力バスと、前記
メインメモリに要求したデータを前記メインメモリから
受け取るためのデータ入力バスと、前記メインメモリに
要求し、前記データ入力バスを介して受け取ったデータ
を格納するための複数のバッファ記憶手段と、前記各バ
ッファ記憶手段に対応してそれぞれ設けられ、前記各バ
ッファ記憶手段に記憶されたデータの前記メインメモリ
でのアドレスをそれぞれ記憶する複数のタグアドレス記
憶手段と、前記各バッファ記憶手段に対応してそれぞれ
設けられ、前記各バッファ記憶手段に記憶されているデ
ータが有効か無効かをそれぞれ記憶する複数のバリッド
フラグ記憶手段と、前記各バッファ記憶手段に対応して
それぞれ設けられ、前記各タグアドレス記憶手段のタグ
アドレスと前記演算処理装置からのアドレスとを比較
し、２つのアドレスが一致するか否かをそれぞれ検出す
る複数のアドレス比較手段とを有し、前記外部制御回路
は、前記複数のアドレス比較手段のいずれかが２つのア
ドレスの一致したこと検出すると、一致を検出したアド
レス比較手段に対応するバッファ記憶手段に格納されて
いるデータに連続するデータの格納場所を示す前記メイ
ンメモリのアドレスを生成し、一致を検出したアドレス
比較手段に対応するバッファ記憶手段以外のバッファ記
憶手段に、前記メインメモリから該当するデータを転送
させ、それぞれのバッファ記憶手段に格納させるととも
に、生成したアドレスを該当するタグアドレス記憶手段
に格納させる。

【０００９】また、本発明のプリフェッチバッファ装置
は、演算処理装置が要求したデータの有効アドレスを受
け取るためのアドレス入力バスと、前記演算処理装置が
要求したデータを転送するためのデータ出力バスと、プ
リフェッチバッファ装置が外部に要求するデータのアド
レスを指定するアドレス出力バスと、前記プリフェッチ
バッファ装置が要求したデータを前記プリフェッチバッ
ファ装置の外部とデータを転送するためのデータ入力バ
スと、データを格納する複数のバッファ記憶手段と、前
記各バッファ記憶手段に記憶されているデータのメイン
メモリ中でのアドレスを記憶するタグアドレス記憶手段
と、前記バッファ記憶手段に記憶されているデータが有
効か無効かを記憶するバリッドフラグ記憶手段と、前記
各バッファ記憶手段に対応してそれぞれ設けられ、前記
各タグアドレス記憶手段のタグアドレスと前記演算処理
装置からのアドレスとを比較し、２つのアドレスが一致
するか否かをそれぞれ検出する複数のアドレス比較手段
とを有し、前記アドレス記憶手段の出力を前記アドレス
比較手段の一方のアドレス入力に接続し、前記演算処理
装置からのアドレス入力バスの示されたアドレスを前記
アドレス比較手段のもう一方のアドレス入力に接続した
纏まりをエントリとして、エントリを２組以上有し、前
記エントリ中の前記タグアドレス記憶手段に記憶されて
いるアドレスを選択する手段と、前記アドレス選択手段
の出力に一定の演算を行う演算手段を有し、前記複数の
エントリ中の前記タグアドレス記憶手段の出力をそれぞ
れ前記アドレス選択手段の入力に接続し、前記アドレス
選択手段の出力に前記演算手段の入力を接続している。

【００１０】すなわち、本発明のプリフェッチバッファ
装置は、複数のエントリとよばれる記憶ブロック最小単
位と、その周辺回路で構成される。

【００１１】

【作用】エントリは、データを格納するバッファ記憶手
段と、バッファ記憶手段に記憶されているデータのメイ
ンメモリ中でのアドレスを記憶するタグアドレス記憶手
段とバッファ記憶手段に記憶されているデータが有効か
無効かを記憶するバリッドフラグ手段と、２つの有効ア
ドレスを比較し、２つのアドレスが一致することを検出
する比較手段を有する。タグアドレス記憶手段の出力を
前記アドレス比較手段の一方のアドレス入力に接続し、
前記演算処理装置からのアドレス入力バスに示されたア
ドレスを前記アドレス比較手段のもう一方のアドレス入
力に接続する。エントリに入っているデータが演算処理
装置の要求するデータに等しい場合は、そのエントリの
バッファ記憶手段の内容を直接返し、かつ、他のエント
リのデータを更新することで、演算処理装置の発生する
連続するアドレスのアクセスを高速処理する。

【００１２】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明のプリフェッチバッファ装置
の一実施例を示すブロック図、図２は図１の実施例の動
作を示す状態遷移図である。図１の実施例においては、
第１，第２のプリフェッチバッファ１２１，１２２から
なるプリフェッチバッファ部と、外部制御回路とがプリ
フェッチバッファ装置を構成している。プリフェッチバ
ッファ装置は、演算処理装置１００とメインメモリ２０
０との間に配置され、これらとともに全体で演算処理シ
ステムを構成している。

【００１３】演算処理装置１００は、演算部１０１と、
キャッシュメモリ１０２および比較器１１２を主要素と
するキャッシュシステムと、制御回路１０４とで構成さ
れている。このように構成された演算処理装置１００は
集積回路として形成するのに適している。このキャッシ
ュメモリ付きの演算処理装置１００は、３２ビットのア
ドレスバス端子１０５と、６４ビットのデータバス端子
１０６とを介してメインメモリ２００とデータ交換を行
う。演算処理装置１００は、前記端子を介して一般的に
２０ｎＳ程度の時間で、１回のメモリアクセスサイクル
を実行し、６４ビットのデータをメインメモリ２００か
ら転送させる。ここで、キャッシュメモリ１０２のライ
ンサイズを１６バイトとするとキャッシュメモリの１ラ
インを入れ替えるのに２回のバスサイクルを必要とす
る。

【００１４】メインメモリ２００は、３２ビットのアド
レス端子１１３と２５６ビットのデータ端子１１４を有
し、一度に２５６ビットのデータを読み出すことができ
るが、前記アドレス端子にアドレスを受け取ってから、
前記データ端子にデータを出力するまで１００ｎＳから
３００ｎＳ程度の一定の待ち時間を必要とする。

【００１５】メインメモリ２００と演算処理装置１００
とを接続するためには、演算処理装置１００がメインメ
モリ２００をアクセスに行った場合に、メインメモリ２
００の待ち時間に合わせて、演算処理装置１００の演算
処理を待たせることが必要になる。もちろん、演算処理
装置１００からの要求に従ってメインメモリ２００をア
クセスし、毎アクセスごとに待ち時間を挿入すると演算
処理装置１００の性能が下がってしまうことになる。こ
の性能低下を防止すること、換言すればメインメモリ２
００に対する演算処理装置１００の性能を向上させるの
がプリフェッチバッファ装置である。

【００１６】プリフェッチバッファ装置のプリフェッチ
バッファ部は、上述したように、２エントリのプリフェ
ッチバッファ１２１，１２２を有する。プリフェッチバ
ッファ１２１，１２２の各エントリをそれぞれＢＡＮＫ
−Ａ、ＢＡＮＫ−Ｂと呼ぶこととする。プリフェッチバ
ッファ部は、ＢＡＮＫ−Ａ中に、３２バイトのバッファ
メモリ１１８，１１９と、１７ビットのアドレス比較器
１１５と、バッファメモリに記憶されているデータのア
ドレス［３１：５］（アドレスのＭＳＢをビット３１と
し、ＬＳＢをビット０としたとき、アドレスのビット３
１からビット５まで）がタグアドレスとして記憶される
タグアドレス記憶部１１６と、プリフェッチバッファ１
２１，１２２に記憶されているデータが有効であること
を示すバリッドフラグを記憶するバリッドフラグ記憶部
１１７とを有する。勿論ＢＡＮＫ−Ｂについても同様
で、３２バイトのバッファメモリ１２６，１２７と、ア
ドレス比較器１２３と、タグアドレス記憶部１２４と、
バリッドフラグ記憶部１２５とを有する。

【００１７】プリフェッチバッファ１２１，１２２は、
それぞれ対となっているバッファメモリ１１８，１１９
とバッファメモリ１２６，１２７とを含んでいる。各バ
ッファメモリのサイズは１６バイトであるから、各プリ
フェッチバッファ１２１，１２２は、演算処理装置１０
０が一度にアクセスするデータのサイズの２倍の３２バ
イトのサイズを有することとなる。

【００１８】バッファメモリ１１８，１１９のデータ
は、セレクタ１４２の選択により一方が選択され、１６
バイト単位で取り扱われる。同様にバッファメモリ１２
６，１２７のデータは、セレクタ１４３の選択により一
方が選択され、１６バイト単位で取り扱われる。セレク
タ１４２，１４３は、演算処理装置の発生する前記実行
アドレスのビット［４］（ＬＳＢから５番目のビット）
を用い、セレクタ１４１を介して選択される。

【００１９】書き込みは例えば、対となっているバッフ
ァメモリ１１８，１１９に同時におこなえるようになっ
ている。バッファメモリ１１８，１１９には、データ
が、３２バイトアラインで記憶され、データのＬＳＢ側
はバッファメモリ１１８に、データのＭＳＢ側はバッフ
ァメモリ１１９にそれぞれ記憶される。バッファメモリ
１１８，１１９についても同様である。このように構成
することにより、メインメモリ２００がバンド幅が大き
いがレイテンシタイムも大きい構成となっていても、演
算処理装置から見ると、メインメモリ２００が自己の扱
うバンド幅で扱うことができ、レイテンシタイムの小さ
いメインメモリに見える。

【００２０】演算処理装置１００の演算部１０１が、メ
モリアクセス要求を出す場合、アドレスバス端子１０５
にアドレスが出力される。前記アドレスは、ＢＡＮＫ−
ＡおよびＢＡＮＫ−Ｂのアドレス比較器１１５，１２３
の一方の入力端に入力される。アドレス比較器１１５，
１２３は、ＢＡＮＫ−ＡおよびＢＡＮＫ−Ｂに記憶され
ているタグアドレス記憶部１１６，１２４のタグアドレ
スと、アドレスバス端子１０５からのアドレスとを比較
し、比較の結果で両者が一致しており、かつバリッドフ
ラグ記憶部１１７，１２５のバリッドフラグが１であれ
ば、アドレス比較器１１５，１２３の出力であるヒット
信号１２８，１２９を１として出力する。外部制御回路
１２０は、ＢＡＮＫ−ＡまたはＢＡＮＫ−Ｂから１なる
ヒット信号であるＨＩＴＡ１３２またはＨＩＴＢ１３４
を受け付けると、１なるヒット信号を出力したＢＡＮＫ
−ＡまたはＢＡＮＫ−Ｂからのデータ出力を選択するよ
うにセレクタの制御信号であるＢＡＮＫＳＥＬ１３１を
出力する。

【００２１】外部制御回路１２０は、演算処理装置のメ
モリアクセス要求にしたがって、プリフェッチバッファ
１２１，１２２のデータを更新する。これは、以下の手
順で行われる。演算処理装置のメモリアクセス要求が、
ＢＡＮＫ−Ａにヒットすると仮定する。この結果、ＨＩ
ＴＡ１３２が発生する。外部制御回路１２０は、このＨ
ＩＴＡ１３２を受けて、後述する一定の条件を判定し
て、プリフェッチバッファのデータを更新するか否かを
決定する。演算処理装置のメモリアクセス要求がＢＡＮ
Ｋ−Ａにヒットすると、外部制御回路は、アドレスセレ
クタ１２０により、ＢＡＮＫ−Ａのタグアドレス１１６
からのアドレスを選択する。

【００２２】このタグアドレス１１６には現在演算処理
装置がアクセスしているアドレスがはいっている。この
アドレスに１を加えて現在ＢＡＮＫ−Ａに存在するデー
タに続くデータのアドレスを生成し、このアドレスをメ
インメモリをアクセスするアドレスバス１１３に出力
し、メインメモリ２００をアクセスする。

【００２３】メインメモリ２００は、プリフェッチバッ
ファ部から、アドレスバス１１３を通してアドレスを受
け、該当するアドレスのデータをデータ端子１１４を介
してデータバス１４０に出力する。外部制御回路１２０
は、制御信号であるＢＡ−ＢＷ１３５をアクティブにし
てＢＡＮＫ−Ｂのバッファメモリ１２６，１２７にデー
タバス１４０上のデータを書き込む。

【００２４】以上の一連の動作で、ＢＡＮＫ−Ａがヒッ
トした場合に、ＢＡＮＫ−Ｂのリプレイスが同時に行わ
れるシーケンスについて解説した。ＢＡＮＫ−Ｂがヒッ
トした場合もＢＡＮＫ−Ａのリプレイスが同様に行われ
る。

【００２５】次にリプレイスの条件について解説する。
勿論，演算処理装置の要求は、１バイトから１６バイト
までの任意大きさのアクセスが考えられるが、各ＢＡＮ
Ｋは、最低でもプロセッサからの２回分のアクセスを受
け付けるだけの容量を有している。そこで、例えば演算
処理装置のアクセスが、ＢＡＮＫ−Ａにヒットし、デー
タの下位アドレス側のバッファメモリ１１８のデータを
要求した場合には、上位アドレス側のバッファメモリ１
１９のデータは、まだアクセスされずに残っている。演
算処理装置のアクセスは、連続したアドレスに発生する
ことが多いから、次のアクセスが始まる前にＢＡＮＫ−
Ａのデータを入れ替えてしまうと、ＢＡＮＫ−Ａにプリ
フェッチしたデータを破棄してしまうことになる。この
ため、プリフェッチを以下の手順で制御する。

【００２６】外部制御回路１２０は、プリフェッチバッ
ファ部の動作に関する状態遷移を図２に示されるように
記憶している。図２において、符号５０５，５０６は内
部ステートを表わす。遷移５０２，５０３は、ＢＡＮＫ
−ＡからのＨＩＴＡが１で、演算処理装置からのデータ
ストローブ信号であるＭ−ＤＳ１２９が１になる条件で
発生する。また、ＢＡＮＫ−ＢからのＨＩＴＢ１３４が
１で、演算処理装置からのＭ−ＤＳが１になる条件で
は、遷移５０１，５０４が発生する。また、遷移５０１
または５０２が発生した場合にメインメモリ２００をア
クセスすることと、バッファメモリのデータを更新する
こととを実行する。遷移５０１が発生した場合には、セ
レクタ１２０を用いてＢＡＮＫ−Ｂのタグアドレスを選
択し、ＢＡＮＫ−Ａの入れ替えを行い、遷移５０２が発
生した場合にはセレクタ１２０で、ＢＡＮＫ−Ａのタグ
アドレスを選択し、ＢＡＮＫ−Ｂの入れ替えを実行す
る。

【００２７】なお、上述の実施例ではバッファメモリが
２対の場合について説明したが、本発明は、これに限定
されるものでなく、３対以上でも良い。

【００２８】

【発明の効果】本発明のプリフェッチバッファ装置は、
キャッシュメモリ付きの演算処理装置に、メインメモリ
を接続しようとする場合に、その両者の間に接続するの
が最も効果的である。

【００２９】演算処理装置内部に集積するのであれば、
より効率の良い方法で、プリフェッチバッファ装置を制
御することができる。しかし、通常の集積化された回路
で構成された演算処理装置は、外部にプリフェッチバッ
ファ装置を接続するのは困難である。しかし本発明は、
集積された演算処理装置の外部にプリフェッチ装置を接
続することを可能にする。

【００３０】ここで、キャッシュ付演算処理装置に単な
るメインメモリを接続した場合と、両装置の間にプリフ
ェッチ装置を接続した場合の性能を比較する。キャッシ
ュ付演算処理装置が、バスサイクル２０ｎＳでデータを
要求し、メインメモリが、データを返すのに１００ｎＳ
必要であると仮定する。

【００３１】プリフェッチバッファを挿入しない場合で
は、メインメモリサイクルは、５バスサイクルを必要と
するが、プリフェッチバッファを挿入し、かつ、プリフ
ェッチバッファに当った場合は、１バスサイクルでデー
タを返すことができる。勿論プリフェッチ装置は、はず
れることもあるため、この仮定は一概には言い切れな
い。しかし、はずれた場合でも、プリフェッチバッファ
を挿入した場合と変わらないため、結局性能は改善され
る。

【図面の簡単な説明】

【図１】本発明のプリフェッチバッファ装置の一実施例
を示すブロック図である。

【図２】図１の実施例の動作を示す状態遷移図である。

【図３】従来例を示すブロック図である。

【図４】ダイレクトマップ方式が適用されたキャッシュ
メモリを説明するためのブロック図である。

【符号の説明】

１００ 演算処理装置 １０１ 演算部 １０２ アドレスバス １０３ データバス １０４ 制御回路 １０５ アドレスバス端子 １０６ データバス端子 １０７ キャッシュメモリ １０８，１１６，１２４ タグアドレス記憶部 １０９ バリッドフラグ記憶部 １１０ データ記憶部 １１１ デコーダ １１２ 比較器 １１５，１２３ アドレス比較器 １１７，１２５ バリッドフラグ記憶部 １１８，１２６ １６バイトバッファメモリ（下位） １１９，１２７ １６バイトバッファメモリ（上位） １２０ アドレスセレクタ １２１ プリフェッチバッファ（ＢＡＮＫ−Ａ） １２２ プリフェッチバッファ（ＢＡＮＫ−Ｂ） １２８ レディ信号（Ｍ−ＲＤＹ） １２９ データストローブ信号（Ｍ−ＤＳ） １３０ リードライト信号（Ｍ−Ｒ／Ｗ） １３１ バンクセレクト信号（ＢＡＮＫＳＥＬ） １３２ バンクＡヒット信号（ＨＩＴＡ） １３３ バンクＡ書き込み制御信号（ＢＡ−ＡＷ） １３４ バンクＢヒット信号（ＨＩＴＢ） １３５ バンクＢ書き込み制御信号（ＢＡ−ＢＷ） １３６ プリフェッチアドレス選択制御信号（ＢＡ−
ＳＥＬ） １３７ アドレスセレクト制御信号（ＡＤＲ−ＳＥ
Ｌ） １３８ メモリ読み出し制御信号（ＲＤ） １３９ メモリ書き込み制御信号（ＷＥ） １４０ データ読み出しバス １４１，１４２，１４３ データセレクタ ２００ メインメモリ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 内部に演算部、キャッシュメモリ、内部
   制御回路を有し、演算部はキャッシュメモリをアクセス
   するとともに、内部制御回路を駆動して外部にアクセス
   可能にされている演算処理装置と、前記演算処理装置の
   外部に配置されたメインメモリとの間に設けられた、プ
   リフェッチバッファ部および外部制御回路からなるプリ
   フェッチバッファ装置であって、 前記プリフェッチバッファ部は、 前記演算処理装置がデータを要求する際にアドレスバス
   端子に出力するアドレスを受け取るためのアドレス入力
   バスと、 前記演算処理装置が要求したデータを前記演算処理装置
   のデータバス端子に転送するためのデータ出力バスと、 要求するデータのアドレスを前記メインメモリに出力す
   るためのアドレス出力バスと、 前記メインメモリに要求したデータを前記メインメモリ
   から受け取るためのデータ入力バスと、 前記メインメモリに要求し、前記データ入力バスを介し
   て受け取ったデータを格納するための複数のバッファ記
   憶手段と、 前記各バッファ記憶手段に対応してそれぞれ設けられ、
   前記各バッファ記憶手段に記憶されたデータの前記メイ
   ンメモリでのアドレスをそれぞれ記憶する複数のタグア
   ドレス記憶手段と、 前記各バッファ記憶手段に対応してそれぞれ設けられ、
   前記各バッファ記憶手段に記憶されているデータが有効
   か無効かをそれぞれ記憶する複数のバリッドフラグ記憶
   手段と、 前記各バッファ記憶手段に対応してそれぞれ設けられ、
   前記各タグアドレス記憶手段のタグアドレスと前記演算
   処理装置からのアドレスとを比較し、２つのアドレスが
   一致するか否かをそれぞれ検出する複数のアドレス比較
   手段とを有し、 前記外部制御回路は、前記複数のアドレス比較手段のい
   ずれかが２つのアドレスの一致したこと検出すると、一
   致を検出したアドレス比較手段に対応するバッファ記憶
   手段に格納されているデータに連続するデータの格納場
   所を示す前記メインメモリのアドレスを生成し、一致を
   検出したアドレス比較手段に対応するバッファ記憶手段
   以外のバッファ記憶手段に、前記メインメモリから該当
   するデータを転送させ、それぞれのバッファ記憶手段に
   格納させるとともに、生成したアドレスを該当するタグ
   アドレス記憶手段に格納させることを特徴とするプリフ
   ェッチバッファ装置。
2. 【請求項２】 演算処理装置が要求したデータの有効ア
   ドレスを受け取るためのアドレス入力バスと、 前記演算処理装置が要求したデータを転送するためのデ
   ータ出力バスと、 プリフェッチバッファ装置が外部に要求するデータのア
   ドレスを指定するアドレス出力バスと、 前記プリフェッチバッファ装置が要求したデータを前記
   プリフェッチバッファ装置の外部とデータを転送するた
   めのデータ入力バスと、 データを格納する複数のバッファ記憶手段と、 前記各バッファ記憶手段に記憶されているデータのメイ
   ンメモリ中でのアドレスを記憶するタグアドレス記憶手
   段と、 前記バッファ記憶手段に記憶されているデータが有効か
   無効かを記憶するバリッドフラグ記憶手段と、 前記各バッファ記憶手段に対応してそれぞれ設けられ、
   前記各タグアドレス記憶手段のタグアドレスと前記演算
   処理装置からのアドレスとを比較し、２つのアドレスが
   一致するか否かをそれぞれ検出する複数のアドレス比較
   手段とを有し、 前記アドレス記憶手段の出力を前記アドレス比較手段の
   一方のアドレス入力に接続し、 前記演算処理装置からのアドレス入力バスの示されたア
   ドレスを前記アドレス比較手段のもう一方のアドレス入
   力に接続した纏まりをエントリとして、エントリを２組
   以上有し、 前記エントリ中の前記タグアドレス記憶手段に記憶され
   ているアドレスを選択する手段と、 前記アドレス選択手段の出力に一定の演算を行う演算手
   段を有し、 前記複数のエントリ中の前記タグアドレス記憶手段の出
   力をそれぞれ前記アドレス選択手段の入力に接続し、前
   記アドレス選択手段の出力に前記演算手段の入力を接続
   したプリフェッチバッファ装置。
3. 【請求項３】 前記データを格納するバッファ記憶手段
   の記憶容量は、演算処理装置が、発生するアクセスの最
   大の大きさの整数倍の大きさになっており、前記バッフ
   ァ記憶手段の読み出しが、演算処理装置の発生するアク
   セスの最大サイズまでの、任意のサイズのデータを選択
   することができ、書き込みは、エントリ内にある前記バ
   ッファ記憶手段の全体を一度に書き込むことができるよ
   うになった請求項２記載のプリフェッチバッファ装置。
4. 【請求項４】 前記エントリ中の前記アドレス比較手段
   の出力が一致状態であり、かつ、前記エントリ中の前記
   データの有効／無効を記憶するバリッドフラグ記憶手段
   の出力が有効であるなら、同一エントリ中の前記バッフ
   ァ記憶手段に記憶されているデータを前記演算処理装置
   が要求されたデータを転送するためのデータ入出力バス
   に転送し、前記一致状態のエントリ中の前記タグアドレ
   ス記憶手段のアドレスを前記アドレス選択手段で選択
   し、前記演算手段で次にプリフェッチするアドレスを生
   成し、前記演算手段の出力を、外部にデータを要求する
   ためのアドレス出力バスに出力し、前記アドレスを用い
   て何れかのエントリを更新する請求項２または３記載の
   プリフェッチバッファ装置。
5. 【請求項５】 前記エントリ中の前記アドレス比較手段
   の出力が一致状態であり、かつ、前記エントリ中の前記
   データの有効／無効を記憶するバリッドフラグ記憶手段
   の出力が有効であるなら、同一エントリ中の前記バッフ
   ァ記憶手段に記憶されているデータを前記演算処理装置
   が要求されたデータを転送するためのデータ入出力バス
   に転送し、前記一致状態のエントリ中の前記タグアドレ
   ス記憶手段のアドレスを前記アドレス選択手段で選択
   し、前記演算手段で次にプリフェッチするアドレスを生
   成し、前記演算手段の出力を、外部にデータを要求する
   ためのアドレス出力バスに出力し、前記アドレス出力バ
   スのアドレスを用いてメインメモリのアドレスを選択
   し、前記メインメモリは、前記プリフェッチバッファ装
   置が外部とデータを転送するための前記データ入出力バ
   スに記憶内容を転送し、前記プリフェッチバッファ装置
   は、前記一致状態以外のエントリのうち何れかを選択
   し、前記プリフェッチバッファ装置が外部とデータを転
   送するための前記データ入出力バスを用いて前記一致以
   外の選択したエントリのバッファ記憶手段のデータを前
   記バスを通して更新する請求項２または３記載のプリフ
   ェッチバッファ装置。
6. 【請求項６】 前記演算処理装置からのメモリアクセス
   要求を受け付け、前記エントリ中の前記アドレス比較手
   段の出力が一致状態であり、かつ、前記エントリ中の前
   記データの有効／無効を記憶するバリッドフラグ記憶手
   段の出力が有効であり、かつ、プリフェッチバッファ装
   置が外部に要求するデータのアドレスを指定するアドレ
   ス出力バスと、前記プリフェッチバッファ装置が要求し
   たデータを前記プリフェッチバッファ装置の外部とデー
   タを転送するためのデータ入力バスが、使用中でないな
   らば、前記一致状態以外のエントリのうち何れかを選択
   し、前記選択したエントリを前記プリフェッチバッファ
   装置の外部とデータを転送するためのバスを通して更新
   する請求項２ないし５のいずれか１項記載のプリフェッ
   チバッファ装置。
7. 【請求項７】 前記演算処理装置からのメモリアクセス
   要求を受け付け、前記エントリ中の前記アドレス比較手
   段の出力が一致状態であり、かつ、前記エントリ中の前
   記データの有効／無効を記憶するバリッドフラグ記憶手
   段の出力が有効であり、かつ、プリフェッチバッファ装
   置が外部に要求するデータのアドレスを指定するアドレ
   ス出力バスと、前記プリフェッチバッファ装置が要求し
   たデータを前記プリフェッチバッファ装置の外部とデー
   タを転送するためのデータ入力バスが、使用中でなく、
   かつ、前記一致したエントリ以外のエントリのいずれか
   が、前記メモリアクセス要求をうけるまえに一度も更新
   されていないときだけ、前記一致状態以外のエントリの
   うち何れかを選択し、前記選択したエントリを前記プリ
   フェッチバッファ装置の外部とデータを転送するための
   バスを通して更新する請求項２ないし５のいずれか１項
   記載のプリフェッチバッファ装置。