JPH06103169A - 中央演算処理装置のリードデータプリフェッチ機構 - Google Patents
中央演算処理装置のリードデータプリフェッチ機構Info
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- JPH06103169A JPH06103169A JP4249657A JP24965792A JPH06103169A JP H06103169 A JPH06103169 A JP H06103169A JP 4249657 A JP4249657 A JP 4249657A JP 24965792 A JP24965792 A JP 24965792A JP H06103169 A JPH06103169 A JP H06103169A
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Abstract
(57)【要約】
【目的】キャッシュを有する中央演算処理装置におい
て、過去のアクセス履歴に基づいてリードデータをプリ
フェッチすることにより、主記憶装置へのアクセスを減
らして性能を上げる。 【構成】アドレスの連続性を判定するアドレス監視部９
と、連続なアドレスを記憶しておくアドレステーブル１
０と、アドレス監視部９とアドレステーブル１０とに接
続された連続アドレス線１１と、アドレステーブル１０
にアドレスを残しておく優先順位を制御するプライオリ
ティ管理部１５と、リードデータの読出し先を決定し要
求を出すリプレース要求管理部１６と、主記憶装置５か
らプリフェッチしたデータを蓄えておくリードデータバ
ッファ１７とを備えている。
て、過去のアクセス履歴に基づいてリードデータをプリ
フェッチすることにより、主記憶装置へのアクセスを減
らして性能を上げる。 【構成】アドレスの連続性を判定するアドレス監視部９
と、連続なアドレスを記憶しておくアドレステーブル１
０と、アドレス監視部９とアドレステーブル１０とに接
続された連続アドレス線１１と、アドレステーブル１０
にアドレスを残しておく優先順位を制御するプライオリ
ティ管理部１５と、リードデータの読出し先を決定し要
求を出すリプレース要求管理部１６と、主記憶装置５か
らプリフェッチしたデータを蓄えておくリードデータバ
ッファ１７とを備えている。
Description
【０００１】
【産業上の利用分野】本発明はキャッシュメモリを有す
る中央演算処理装置のリードデータプリフェッチ機構に
関する。
る中央演算処理装置のリードデータプリフェッチ機構に
関する。
【０００２】
【従来の技術】従来のキャッシュメモリを有する中央演
算処理装置は、キャッシュメモリの容量を大きくするこ
とによりキャッシュヒット率を上げたり、キャッシュ・
アクセスのあったブロックのアドレス上の次のブロック
がＣＰＵにアクセスされると予測して予めキャッシュメ
モリに取り込んでおく方式などがある。
算処理装置は、キャッシュメモリの容量を大きくするこ
とによりキャッシュヒット率を上げたり、キャッシュ・
アクセスのあったブロックのアドレス上の次のブロック
がＣＰＵにアクセスされると予測して予めキャッシュメ
モリに取り込んでおく方式などがある。
【０００３】
【発明が解決しようとする課題】従来の技術は、上述の
ようにしてキャッシュヒット率を上げて主記憶装置に対
するリードアクセスの頻度を下げることにより性能アッ
プを図っていたが、キャッシュメモリの大容量化は常に
コストが問題となる。またキャッシュアクセスのあった
ブロックのアドレス上の次のブロックを予めキャッシュ
メモリへ取り込んでおく方式は、主記憶メモリの局所性
による次のブロックにリードアクセスが発生する確立は
高いが、次のブロックにリードアクセスが発生しなかっ
た場合は、有効であったかもしれないデータをリプレー
スにより追出すこともあり、却って性能が悪化する場合
があるという欠点があった。
ようにしてキャッシュヒット率を上げて主記憶装置に対
するリードアクセスの頻度を下げることにより性能アッ
プを図っていたが、キャッシュメモリの大容量化は常に
コストが問題となる。またキャッシュアクセスのあった
ブロックのアドレス上の次のブロックを予めキャッシュ
メモリへ取り込んでおく方式は、主記憶メモリの局所性
による次のブロックにリードアクセスが発生する確立は
高いが、次のブロックにリードアクセスが発生しなかっ
た場合は、有効であったかもしれないデータをリプレー
スにより追出すこともあり、却って性能が悪化する場合
があるという欠点があった。
【０００４】そこで本発明の目的は、キャッシュメモリ
を大容量化することなく、また、やみくもに次のブロッ
クを予めキャッシュメモリに取込むのではなく、過去の
リードアクセスの履歴に基づいてリードテータをプリフ
ェッチしてバッファに蓄えておくことにより、主記憶装
置に対するリードアクセスの頻度を下げることにある。
を大容量化することなく、また、やみくもに次のブロッ
クを予めキャッシュメモリに取込むのではなく、過去の
リードアクセスの履歴に基づいてリードテータをプリフ
ェッチしてバッファに蓄えておくことにより、主記憶装
置に対するリードアクセスの頻度を下げることにある。
【０００５】
【課題を解決するための手段】本発明はアドレス，デー
タ線および制御線で構成された主記憶バスに接続された
主記憶装置とキャッシュメモリを有する中央演算処理装
置のリードデータプリフェッチにおいて、（Ａ）主記憶
リードアクセスが前回の主記憶リードアクセスのアドレ
スと連続したアドレスにアクセスしかつ、キャッシュメ
モリの転送単位ブロックが２つ以上のブロックに跨がっ
たことを判定するアドレス監視部と、（Ｂ）前記アドレ
ス監視部が判定した一連のアドレスを蓄えておくアドレ
スレジスタおよび前記一連のアドレスの有効性を示すバ
リッドビットおよび前記一連のアドレスを前記アドレス
レジスタに残しておく優勢順位を示すプライオリティビ
ットとから構成されたアドレステーブルと、（Ｃ）前記
優先順位をＦＩＦＯ方式で管理するプライオリティ管理
部と、（Ｄ）ＣＰＵＬＳＩの主記憶リードアクセスの受
付けを行い、前記アドレステーブルの情報からリードデ
ータの読出し先を決定し、さらに前記アドレステーブル
の前記バリッドビッドのＯＮ／ＯＦＦを制御するリプレ
ース要求管理部と、（Ｅ）前記アドレステーブルの前記
アドレスレジスタに蓄えられた前記一連のアドレスに対
応するリードデータを前記主記憶装置からバーストリー
ドで読出したときに、前記リードデータを蓄えておくリ
ードデータバッファと、を備えている。
タ線および制御線で構成された主記憶バスに接続された
主記憶装置とキャッシュメモリを有する中央演算処理装
置のリードデータプリフェッチにおいて、（Ａ）主記憶
リードアクセスが前回の主記憶リードアクセスのアドレ
スと連続したアドレスにアクセスしかつ、キャッシュメ
モリの転送単位ブロックが２つ以上のブロックに跨がっ
たことを判定するアドレス監視部と、（Ｂ）前記アドレ
ス監視部が判定した一連のアドレスを蓄えておくアドレ
スレジスタおよび前記一連のアドレスの有効性を示すバ
リッドビットおよび前記一連のアドレスを前記アドレス
レジスタに残しておく優勢順位を示すプライオリティビ
ットとから構成されたアドレステーブルと、（Ｃ）前記
優先順位をＦＩＦＯ方式で管理するプライオリティ管理
部と、（Ｄ）ＣＰＵＬＳＩの主記憶リードアクセスの受
付けを行い、前記アドレステーブルの情報からリードデ
ータの読出し先を決定し、さらに前記アドレステーブル
の前記バリッドビッドのＯＮ／ＯＦＦを制御するリプレ
ース要求管理部と、（Ｅ）前記アドレステーブルの前記
アドレスレジスタに蓄えられた前記一連のアドレスに対
応するリードデータを前記主記憶装置からバーストリー
ドで読出したときに、前記リードデータを蓄えておくリ
ードデータバッファと、を備えている。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例を示すブロック図
である。同図において、１はアドレスを伝達するアドレ
ス線，２はデータを伝達するデータ線，３は主記憶バス
制御情報、例えば転送開始信号，応答信号，レディ信
号，転送終了信号等を伝達する制御線であり、これらで
主記憶バス４が構成されている。そして主記憶装置５，
中央演算処理装置６が主記憶バス４に接続されている。
である。同図において、１はアドレスを伝達するアドレ
ス線，２はデータを伝達するデータ線，３は主記憶バス
制御情報、例えば転送開始信号，応答信号，レディ信
号，転送終了信号等を伝達する制御線であり、これらで
主記憶バス４が構成されている。そして主記憶装置５，
中央演算処理装置６が主記憶バス４に接続されている。
【０００８】次に中央演算処理装置６の構成要素につい
て説明する。７はＣＰＵＬＳＩ，８はキャッシュメモリ
である。９はアドレス監視部で、アドレス線に接続され
ている。１０はアドレステーブルで、連続アドレス線１
１によりアドレス監視部と接続されている。アドレステ
ーブル１０は、プライオリティビット１２とバリッドビ
ッド１３とアドレスレジスタ１４とから構成される。１
５はプライオリティ管理部，１６はリプレース要求管理
部，１７はリードデータバッファである。１８はリード
データバッファ１７のリードデータとアドレスレジスタ
１４のアドレスとの対応をとるために、アドレスレジス
タ１４のレジスタ番号を記憶しておくレジスタ番号ビッ
トである。１９はＦＩＦＯ方式のアドレステーブル１０
において、最も古いアドレスが蓄えられるトップのアド
レスレジスタ，２０は最も新しいアドレスが蓄えられる
テーブルのアドレスレジスタである。２１はキャッシュ
ミスヒットが発生したことを示すミスヒット情報であ
る。
て説明する。７はＣＰＵＬＳＩ，８はキャッシュメモリ
である。９はアドレス監視部で、アドレス線に接続され
ている。１０はアドレステーブルで、連続アドレス線１
１によりアドレス監視部と接続されている。アドレステ
ーブル１０は、プライオリティビット１２とバリッドビ
ッド１３とアドレスレジスタ１４とから構成される。１
５はプライオリティ管理部，１６はリプレース要求管理
部，１７はリードデータバッファである。１８はリード
データバッファ１７のリードデータとアドレスレジスタ
１４のアドレスとの対応をとるために、アドレスレジス
タ１４のレジスタ番号を記憶しておくレジスタ番号ビッ
トである。１９はＦＩＦＯ方式のアドレステーブル１０
において、最も古いアドレスが蓄えられるトップのアド
レスレジスタ，２０は最も新しいアドレスが蓄えられる
テーブルのアドレスレジスタである。２１はキャッシュ
ミスヒットが発生したことを示すミスヒット情報であ
る。
【０００９】図２はアドレス監視部の詳細を示すブロッ
ク図である。２２は１回前の主記憶リードアクセスのア
ドレスを保持しておくＡレジスタ，２３は今回の主記憶
リードアクセスのアドレスを取込むＢレジスタである。
２４はアドレステーブル１０に送る可能性のあるアドレ
スを一時的に蓄えておくＣアドレスバッファ，２５はＢ
レジスタのアドレスとＡレジスタのアドレスを比較して
連続か否かと、２つのブロックに跨っているか否かを判
定するアドレス比較器である。２６は連続アドレスであ
ることを示す連続フラグ，２７は２つのブロックに跨が
ったアドレスであることを示すブロックフラグである。
ク図である。２２は１回前の主記憶リードアクセスのア
ドレスを保持しておくＡレジスタ，２３は今回の主記憶
リードアクセスのアドレスを取込むＢレジスタである。
２４はアドレステーブル１０に送る可能性のあるアドレ
スを一時的に蓄えておくＣアドレスバッファ，２５はＢ
レジスタのアドレスとＡレジスタのアドレスを比較して
連続か否かと、２つのブロックに跨っているか否かを判
定するアドレス比較器である。２６は連続アドレスであ
ることを示す連続フラグ，２７は２つのブロックに跨が
ったアドレスであることを示すブロックフラグである。
【００１０】図３はプライオリティ管理部の詳細を示す
ブロック図である。２８はアドレステーブル１０の連続
アドレスのうち、プライオリティ管理部がチェックしよ
うとしている一群の連続アドレスがいくつのアドレスよ
り成るかをカウントするテーブルカウンタ，２９は新し
く取込む一群の連続アドレスがいくつのアドレスより成
るかをカウントするカウンタである。３０はアドレステ
ーブルの一群の連続アドレスのうちプライオリティ管理
部がチェックしようとしている一群の連続アドレスのプ
ライオリティ値を記憶するＡプライオリティレジスタ，
３１は新しく取込む一群の連続アドレスにつけるプライ
オリティ値を示すＢプライオリティレジスタである。３
２はテーブルカウンタ２８とカウンタ２９の個数を比較
して、Ｂプライオリティレジスタのプライオリティ値を
決定するカウント比較器である。３３はプライオリティ
管理部である。
ブロック図である。２８はアドレステーブル１０の連続
アドレスのうち、プライオリティ管理部がチェックしよ
うとしている一群の連続アドレスがいくつのアドレスよ
り成るかをカウントするテーブルカウンタ，２９は新し
く取込む一群の連続アドレスがいくつのアドレスより成
るかをカウントするカウンタである。３０はアドレステ
ーブルの一群の連続アドレスのうちプライオリティ管理
部がチェックしようとしている一群の連続アドレスのプ
ライオリティ値を記憶するＡプライオリティレジスタ，
３１は新しく取込む一群の連続アドレスにつけるプライ
オリティ値を示すＢプライオリティレジスタである。３
２はテーブルカウンタ２８とカウンタ２９の個数を比較
して、Ｂプライオリティレジスタのプライオリティ値を
決定するカウント比較器である。３３はプライオリティ
管理部である。
【００１１】次に本発明の一実施例の動作について説明
する。
する。
【００１２】（１）まず連続アドレスの生成について説
明する。アドレス監視部９はＣＰＵＬＳＩ７が主記憶リ
ードアクセス要求を出すとアドレスをＢレジスタ２３に
取込む。Ａレジスタ２２には１回前の主記憶リードアク
セスのアドレスが取込んである。アドレス比較器２５
は、Ｂレジスタ２３にアドレスが取込まれると同時にＡ
レジスタ２２のアドレスとＢレジスタ２３のアドレスを
比較して連続した（隣り合った）アドレスか否かの判定
と、２つのブロックに跨がっているか否かの判定を行
う。
明する。アドレス監視部９はＣＰＵＬＳＩ７が主記憶リ
ードアクセス要求を出すとアドレスをＢレジスタ２３に
取込む。Ａレジスタ２２には１回前の主記憶リードアク
セスのアドレスが取込んである。アドレス比較器２５
は、Ｂレジスタ２３にアドレスが取込まれると同時にＡ
レジスタ２２のアドレスとＢレジスタ２３のアドレスを
比較して連続した（隣り合った）アドレスか否かの判定
と、２つのブロックに跨がっているか否かの判定を行
う。
【００１３】（１−ａ）連続したアドレスでかつ２つの
ブロックに跨がっている場合には、連続フラグ２６とブ
ロックフラグ２７を共にＯＮにする。Ｃアドレスバッフ
ァ２４には予めＡレジスタ２２のアドレスが蓄えられて
いて、フラグが共にＯＮになると、アドレス監視部９は
Ｃアドレスバッファ２４のアドレスと、Ｂレジスタ２３
のアドレスを、この順で連続アドレス線１１を通してア
ドレステーブル１０内のアドレスレジスタ１４に書込
む。アドレス監視部９はアドレス比較器２５が連続判定
とブロック判定を終了すると、連続フラグ２６がＯＮの
ときにはＢレジスタ２３のアドレスをＡレジスタ２２に
のみ移す。
ブロックに跨がっている場合には、連続フラグ２６とブ
ロックフラグ２７を共にＯＮにする。Ｃアドレスバッフ
ァ２４には予めＡレジスタ２２のアドレスが蓄えられて
いて、フラグが共にＯＮになると、アドレス監視部９は
Ｃアドレスバッファ２４のアドレスと、Ｂレジスタ２３
のアドレスを、この順で連続アドレス線１１を通してア
ドレステーブル１０内のアドレスレジスタ１４に書込
む。アドレス監視部９はアドレス比較器２５が連続判定
とブロック判定を終了すると、連続フラグ２６がＯＮの
ときにはＢレジスタ２３のアドレスをＡレジスタ２２に
のみ移す。
【００１４】再び主記憶リードアクセスが発生するとア
ドレス監視部９は前回と同様にアドレスをＢレジスタ２
３に取込み、アドレス比較器２５で連続判定を行う。既
にブロックフラグ２７がＯＮの場合には、ブロック判定
は行わず、そのままブロックフラグ２７をＯＮにしてお
く。連続と判定された場合には連続アドレス線１１を通
してアドレステーブル１０に書込むと同時にＢレジスタ
２３のアドレスをＡレジスタ２２にのみ移す。不連続と
判定されると、アドレス比較器２５は連続フラグ２６と
ブロックフラグ２７を共にＯＦＦにする。アドレス監視
部９はＢレジスタ２３のアドレスをＡレジスタ２２とＣ
アドレスバッファ２４に移す。
ドレス監視部９は前回と同様にアドレスをＢレジスタ２
３に取込み、アドレス比較器２５で連続判定を行う。既
にブロックフラグ２７がＯＮの場合には、ブロック判定
は行わず、そのままブロックフラグ２７をＯＮにしてお
く。連続と判定された場合には連続アドレス線１１を通
してアドレステーブル１０に書込むと同時にＢレジスタ
２３のアドレスをＡレジスタ２２にのみ移す。不連続と
判定されると、アドレス比較器２５は連続フラグ２６と
ブロックフラグ２７を共にＯＦＦにする。アドレス監視
部９はＢレジスタ２３のアドレスをＡレジスタ２２とＣ
アドレスバッファ２４に移す。
【００１５】（１−ｂ）連続したアドレスでかつ２つの
ブロックに跨がっていない場合には、連続フラグ２６の
みＯＮにする。Ｃアドレスバッファ２４には予めＡレジ
スタ２２のアドレスが蓄えられているので、アドレス監
視部９は連続フラグ２６のみＯＮのときにはＢレジスタ
２３のアドレスをＡレジスタ２２とＣアドレスバッファ
２４に移す。Ｃアドレスバッファ２４には２つのアドレ
スが蓄えられることになる。再び主記憶リードアクセス
が発生すると、アドレス監視部９は前回と同様にアドレ
スをＢレジスタ２３に取込む。
ブロックに跨がっていない場合には、連続フラグ２６の
みＯＮにする。Ｃアドレスバッファ２４には予めＡレジ
スタ２２のアドレスが蓄えられているので、アドレス監
視部９は連続フラグ２６のみＯＮのときにはＢレジスタ
２３のアドレスをＡレジスタ２２とＣアドレスバッファ
２４に移す。Ｃアドレスバッファ２４には２つのアドレ
スが蓄えられることになる。再び主記憶リードアクセス
が発生すると、アドレス監視部９は前回と同様にアドレ
スをＢレジスタ２３に取込む。
【００１６】アドレス比較器２５は連続判定とブロック
判定を行い、連続アドレスでかつブロックが２つに跨が
った場合には、ブロックフラグ２７をＯＮにして（１−
ａ）と同様の動作をする。連続アドレスでかつブロック
が２つに跨がっていない場合には、前回と同様の動作を
する。不連続と判定されると、アドレス監視部９は連続
フラグ２６をＯＦＦにしてＣアドレスバッファ２４の内
容をクリアした後にレジスタ２３のアドレスをＡレジス
タ２２とＣアドレスバッファ２４に移す。
判定を行い、連続アドレスでかつブロックが２つに跨が
った場合には、ブロックフラグ２７をＯＮにして（１−
ａ）と同様の動作をする。連続アドレスでかつブロック
が２つに跨がっていない場合には、前回と同様の動作を
する。不連続と判定されると、アドレス監視部９は連続
フラグ２６をＯＦＦにしてＣアドレスバッファ２４の内
容をクリアした後にレジスタ２３のアドレスをＡレジス
タ２２とＣアドレスバッファ２４に移す。
【００１７】（１−ｃ）アドレスが連続していない場合
には、Ｃアドレスバッファ２４の内容をクリアした後に
Ｂレジウタ２３のアドレスをＡレジスタ２２とＣアドレ
スバッファ２４に移す。以上説明したように、アドレス
監視部９は連続アドレス線１１を通して一群の連続した
アドレスをアドレステーブル１０内のアドレスレジスタ
１４に書込む。
には、Ｃアドレスバッファ２４の内容をクリアした後に
Ｂレジウタ２３のアドレスをＡレジスタ２２とＣアドレ
スバッファ２４に移す。以上説明したように、アドレス
監視部９は連続アドレス線１１を通して一群の連続した
アドレスをアドレステーブル１０内のアドレスレジスタ
１４に書込む。
【００１８】（２）次にプライオリティ管理について説
明する。アドレステーブル１０内のアドレスレジスタ１
４に一群の連続アドレスが書込まれて、ブロックフラグ
２７がＯＦＦになることにより書込みが終了すると、も
しアドレスレジスタ１４が空であった場合には、トップ
のアドレスレジスタ１９から順にアドレスを埋めてい
く。空でない場合には、空いているアドレスレジスタ１
４の一番トップに近いアドレスレジスタ１４から順にア
ドレスを埋めていく。プライオリティ管理部１５は一群
の連続アドレスに対するプライオリティビット１２に同
一の極性のビットを書込む。仮にここでは“１”を書込
むとする。次に再びブロックフラグ２７がＯＮになり、
一群のアドレスが書込まれてブロックフラグ２７がＯＦ
Ｆになると、前回と同様に空いているアドレスレジスタ
１４のうちの一番トップに近いアドレスレジスタ１４か
ら順にアドレスを埋めていく。そして今回は前回と逆極
性のビットすなわち“０”を一群の連続アドレスに対す
るプライオリティビット１２に書込む。以下同様に繰返
す。
明する。アドレステーブル１０内のアドレスレジスタ１
４に一群の連続アドレスが書込まれて、ブロックフラグ
２７がＯＦＦになることにより書込みが終了すると、も
しアドレスレジスタ１４が空であった場合には、トップ
のアドレスレジスタ１９から順にアドレスを埋めてい
く。空でない場合には、空いているアドレスレジスタ１
４の一番トップに近いアドレスレジスタ１４から順にア
ドレスを埋めていく。プライオリティ管理部１５は一群
の連続アドレスに対するプライオリティビット１２に同
一の極性のビットを書込む。仮にここでは“１”を書込
むとする。次に再びブロックフラグ２７がＯＮになり、
一群のアドレスが書込まれてブロックフラグ２７がＯＦ
Ｆになると、前回と同様に空いているアドレスレジスタ
１４のうちの一番トップに近いアドレスレジスタ１４か
ら順にアドレスを埋めていく。そして今回は前回と逆極
性のビットすなわち“０”を一群の連続アドレスに対す
るプライオリティビット１２に書込む。以下同様に繰返
す。
【００１９】アドレスレジスタ１４が連続アドレスで埋
められて、一群の連続アドレスが書込めなくなると、プ
ライオリティ管理部１５はプライオリティビット１２を
参照してトップのアドレスレジスタ１７の書込まれたア
ドレスと連続する一群の連続アドレスをクリアする。そ
してクリアされた領域分だけ他のアドレスレジスタ１４
のアドレスをトップ側に一斉にシフトさせる。そしてテ
ール側の空いたアドレスレジスタ１４に一群の連続アド
レスを埋めていく。これを書込み可能になるまで繰返
す。以上説明したようにしてプライオリティ管理部１５
はアドレスレジスタ１４のアドレスを管理する。
められて、一群の連続アドレスが書込めなくなると、プ
ライオリティ管理部１５はプライオリティビット１２を
参照してトップのアドレスレジスタ１７の書込まれたア
ドレスと連続する一群の連続アドレスをクリアする。そ
してクリアされた領域分だけ他のアドレスレジスタ１４
のアドレスをトップ側に一斉にシフトさせる。そしてテ
ール側の空いたアドレスレジスタ１４に一群の連続アド
レスを埋めていく。これを書込み可能になるまで繰返
す。以上説明したようにしてプライオリティ管理部１５
はアドレスレジスタ１４のアドレスを管理する。
【００２０】（３）次にリプレース要求について説明す
る。ＣＰＵＬＳＩ７が主記憶リードアクセス要求を出し
て、キャッシュメモリ８にヒットし場合は、通常のキャ
ッシュリードヒットサイクルとなり、キャッシュメモリ
８からリードデータがＣＰＵＬＳＩ７に読出される。キ
ャッシュメモリ８にミスヒットした場合は、リプレース
要求管理部１６はミスヒット情報２１を受取り、アドレ
ステーブル１０を参照する。
る。ＣＰＵＬＳＩ７が主記憶リードアクセス要求を出し
て、キャッシュメモリ８にヒットし場合は、通常のキャ
ッシュリードヒットサイクルとなり、キャッシュメモリ
８からリードデータがＣＰＵＬＳＩ７に読出される。キ
ャッシュメモリ８にミスヒットした場合は、リプレース
要求管理部１６はミスヒット情報２１を受取り、アドレ
ステーブル１０を参照する。
【００２１】（３−ａ）アドレスレジスタ１４に主記憶
リードアクセスのアドレスが存在し、かつバリッドビッ
ト１３がＯＦＦの場合には、リプレース要求管理部１６
はこの主記憶リードアクセスのアドレスを含む一群の連
続アドレスに対応するリードデータを主記憶装置５から
バーストリードする要求を主記憶バス４に出す。主記憶
装置５から読出したリードデータは、リードデータバッ
ファ１７に蓄えられる。リプレース要求管理部１６は連
続アドレスとリードデータバッファ１７との対応をとる
ために連続アドレスが存在するアドレスレジスタ１４の
レジスタ番号を、対応するリードデータが蓄えられたと
ころのレジスタ番号ビット１８に書込む。
リードアクセスのアドレスが存在し、かつバリッドビッ
ト１３がＯＦＦの場合には、リプレース要求管理部１６
はこの主記憶リードアクセスのアドレスを含む一群の連
続アドレスに対応するリードデータを主記憶装置５から
バーストリードする要求を主記憶バス４に出す。主記憶
装置５から読出したリードデータは、リードデータバッ
ファ１７に蓄えられる。リプレース要求管理部１６は連
続アドレスとリードデータバッファ１７との対応をとる
ために連続アドレスが存在するアドレスレジスタ１４の
レジスタ番号を、対応するリードデータが蓄えられたと
ころのレジスタ番号ビット１８に書込む。
【００２２】連続アドレスはアドレスレジスタ１４を次
々に移動することがあるので、その都度レジスタ番号ビ
ット１８に、対応するアドレスが存在するレジスタ番号
を書込んでアドレスとリードデータの対応を管理する。
リードデータをリードデータバッファ１７に蓄えてレジ
スタ番号の書込みが終了すると、リプレース要求管理部
１６はリードデータを取込んだ連続アドレスのバリッド
ビット１３をＯＮにする。リプレース要求管理部１６は
主記憶リードアクセス要求のあったリードデータをリー
ドデータバッファ１７に蓄えると同時にＣＰＵＬＳＩ７
に渡し、キャッシュメモリ８にリプレースする。
々に移動することがあるので、その都度レジスタ番号ビ
ット１８に、対応するアドレスが存在するレジスタ番号
を書込んでアドレスとリードデータの対応を管理する。
リードデータをリードデータバッファ１７に蓄えてレジ
スタ番号の書込みが終了すると、リプレース要求管理部
１６はリードデータを取込んだ連続アドレスのバリッド
ビット１３をＯＮにする。リプレース要求管理部１６は
主記憶リードアクセス要求のあったリードデータをリー
ドデータバッファ１７に蓄えると同時にＣＰＵＬＳＩ７
に渡し、キャッシュメモリ８にリプレースする。
【００２３】（３−ｂ）アドレスレジスタ１４に主記憶
リードアクセスのアドレスが存在し、かつバリッドビッ
ト１３がＯＮの場合には、リプレース要求管理部１６は
リードデータバッファ１７から該当するリードデータを
読出し、ＣＰＵＬＳＩ７に渡すと同時にキャッシュメモ
リ８にリプレースする。
リードアクセスのアドレスが存在し、かつバリッドビッ
ト１３がＯＮの場合には、リプレース要求管理部１６は
リードデータバッファ１７から該当するリードデータを
読出し、ＣＰＵＬＳＩ７に渡すと同時にキャッシュメモ
リ８にリプレースする。
【００２４】（３−ｃ）アドレスレジスタに主記憶リー
ドアクセスのアドレスが存在しない場合には、リプレー
ス要求管理部１６は通常のキャッシュリードミスヒット
サイクルを行い、主記憶装置５からリードデータを読出
し、ＣＰＵＬＳＩ７に渡すと同時にキャッシュメモリ８
にリプレースする。次に本発明の一実施例である請求項
２のプライオリティ管理部の動作について説明する。プ
ライオリティ管理部３３は、アドレステーブル１０内の
アドレスレジスタ１４に一群の連続アドレスが書込まれ
ると同時にカンウンタ２９でアドレスレジスタ１４に書
込まれたアドレスの個数をカウントする。ブロックフラ
グ２７がＯＦＦになることにより書込みが終了したこと
を認識すると、トップのアドレスレジスタ１７から順に
プライオリティビット１２を読みに行き、プライオリテ
ィ値をＡプライオリティレジスタ３０に書込み、その同
一のプライオリティ値のついたプライオリティビット１
２の個数をテーブルカウンタ２８で数える。
ドアクセスのアドレスが存在しない場合には、リプレー
ス要求管理部１６は通常のキャッシュリードミスヒット
サイクルを行い、主記憶装置５からリードデータを読出
し、ＣＰＵＬＳＩ７に渡すと同時にキャッシュメモリ８
にリプレースする。次に本発明の一実施例である請求項
２のプライオリティ管理部の動作について説明する。プ
ライオリティ管理部３３は、アドレステーブル１０内の
アドレスレジスタ１４に一群の連続アドレスが書込まれ
ると同時にカンウンタ２９でアドレスレジスタ１４に書
込まれたアドレスの個数をカウントする。ブロックフラ
グ２７がＯＦＦになることにより書込みが終了したこと
を認識すると、トップのアドレスレジスタ１７から順に
プライオリティビット１２を読みに行き、プライオリテ
ィ値をＡプライオリティレジスタ３０に書込み、その同
一のプライオリティ値のついたプライオリティビット１
２の個数をテーブルカウンタ２８で数える。
【００２５】そしてカウント比較器３２でカウンタ２９
のアドレスの個数とテーブルカウンタ２８のアドレスの
個数を比較し、大きいか等しければＢプライオリティレ
ジスタ３１の値をそのままにする。最初は“１”が設定
してある。小さい場合には、Ａプライオリティレジスタ
３０のプライオリティにより“１”だけ大きい値をＢプ
ライオリティレジスタ３１につける。プライオリティビ
ット１２のプライオリティ値が“０”になるまで順に繰
返す。プライオリティビット１２のプライオリティ値
“０”は空のアドレスレジスタ１４であることを示す。
最後に得られたＢプライオリティレジスタ３１の値が優
先順位となる。プライオリティビット１２は値が“１”
が最も優先順位が高く、値が大きい程優先順位が低い。
のアドレスの個数とテーブルカウンタ２８のアドレスの
個数を比較し、大きいか等しければＢプライオリティレ
ジスタ３１の値をそのままにする。最初は“１”が設定
してある。小さい場合には、Ａプライオリティレジスタ
３０のプライオリティにより“１”だけ大きい値をＢプ
ライオリティレジスタ３１につける。プライオリティビ
ット１２のプライオリティ値が“０”になるまで順に繰
返す。プライオリティビット１２のプライオリティ値
“０”は空のアドレスレジスタ１４であることを示す。
最後に得られたＢプライオリティレジスタ３１の値が優
先順位となる。プライオリティビット１２は値が“１”
が最も優先順位が高く、値が大きい程優先順位が低い。
【００２６】アドレステーブル１０内のアドレスレジス
タ１４が一杯になると、プライオリティビットの最も大
きいアドレスをクリアして、空いた領域分だけアドレス
をトップ側にシフトさせる。
タ１４が一杯になると、プライオリティビットの最も大
きいアドレスをクリアして、空いた領域分だけアドレス
をトップ側にシフトさせる。
【００２７】
【発明の効果】以上説明したように本発明は、過去の主
記憶リードアクセスの履歴に基づいてリードデータをプ
リフェッチするのでＣＰＵＬＳＩが必要とするリードデ
ータをプリフェッチしている可能性が高い。すなわち小
容量のキャッシュメモリでも主記憶装置に対するアクセ
スの頻度が下がり、中央演算処理装置の性能が上がるこ
とが期待できるという効果を有する。
記憶リードアクセスの履歴に基づいてリードデータをプ
リフェッチするのでＣＰＵＬＳＩが必要とするリードデ
ータをプリフェッチしている可能性が高い。すなわち小
容量のキャッシュメモリでも主記憶装置に対するアクセ
スの頻度が下がり、中央演算処理装置の性能が上がるこ
とが期待できるという効果を有する。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１に示すアドレス監視部の詳細を示すブロッ
ク図である。
ク図である。
【図３】図１に示すプライオリティ管理部の詳細を示す
ブロック図である。
ブロック図である。
１ アドレス線 ２ データ線 ３ 制御線 ４ 主記憶バス ５ 主記憶装置 ６ 中央演算処理装置 ７ ＣＰＵＬＳＩ ８ キャッシュメモリ ９ アドレス監視部 １０ アドレステーブル １１ 連続アドレス線 １２ プライオリティビット １３ バリッドビット １４ アドレスレジスタ １５ プライオリティ管理部 １６ リプレース要求管理部 １７ リードデータバッファ １８ レジスタ番号ビット １９ トップのアドレスレジスタ ２０ テールのアドレスレジスタ ２１ ミスヒット情報 ２２ Ａレジスタ ２３ Ｂレジスタ ２４ Ｃアドレスバッファ ２５ アドレス比較器 ２６ 連続フラグ ２７ ブロックフラグ ２８ テーブルカウンタ ２９ カウンタ ３０ Ａプライオリティレジスタ ３１ Ｂプライオリティレジスタ ３２ カウント比較器 ３３ プライオリティ管理部
Claims (2)
- 【請求項１】 アドレス線，データ線および制御線で構
成された主記憶バスに接続された主記憶装置とキャッシ
ュメモリを有する中央演算処理装置のリードデータプリ
フェッチ機構において、（Ａ）主記憶リードアクセスが
前回の主記憶リードアクセスのアドレスと連続したアド
レスにアクセスしかつ、キャッシュメモリの転送単位ブ
ロックが２つ以上のブロックに跨がったことを判定する
アドレス監視部と、（Ｂ）前記アドレス監視部が判定し
た一連のアドレスを蓄えておくアドレスレジスタおよび
前記一連のアドレスの有効性を示すバリッドビットおよ
び前記一連のアドレスを前記アドレスレジスタに残して
おく優勢順位を示すプライオリティビットとから構成さ
れたアドレステーブルと、（Ｃ）前記優先順位をＦＩＦ
Ｏ方式で管理するプライオリティ管理部と、（Ｄ）ＣＰ
ＵＬＳＩの主記憶リードアクセスの受付けを行い、前記
アドレステーブルの情報からリードデータの読出し先を
決定し、さらに前記アドレステーブルの前記バリッドビ
ッドのＯＮ／ＯＦＦを制御するリプレース要求管理部
と、（Ｅ）前記アドレステーブルの前記アドレスレジス
タに蓄えられた前記一連のアドレスに対応するリードデ
ータを前記主記憶装置からバーストリードで読出したと
きに、前記リードデータを蓄えておくリードデータバッ
ファと、 を備えたことを特徴とした中央演算処理装置のリードデ
ータプリフェッチ機構。 - 【請求項２】 前記一連のアドレスのアドレス領域が広
い程、また領域の広さが同じ場合には新しいもの程高い
優先順位をつけるプライオリティ管理部を有した請求項
１記載の中央演算処理装置のリードデータプリフェッチ
機構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4249657A JPH06103169A (ja) | 1992-09-18 | 1992-09-18 | 中央演算処理装置のリードデータプリフェッチ機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4249657A JPH06103169A (ja) | 1992-09-18 | 1992-09-18 | 中央演算処理装置のリードデータプリフェッチ機構 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06103169A true JPH06103169A (ja) | 1994-04-15 |
Family
ID=17196284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4249657A Pending JPH06103169A (ja) | 1992-09-18 | 1992-09-18 | 中央演算処理装置のリードデータプリフェッチ機構 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103169A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07121443A (ja) * | 1993-10-01 | 1995-05-12 | Internatl Business Mach Corp <Ibm> | 情報処理システム及びその動作方法 |
| JPH0895855A (ja) * | 1994-09-26 | 1996-04-12 | Nec Corp | 演算処理システムに用いられるプリフェッチバッファ装置 |
| WO2001004760A1 (fr) * | 1999-07-07 | 2001-01-18 | Hitachi, Ltd. | Controleur de memoire |
| US6341334B1 (en) | 1998-03-24 | 2002-01-22 | Mitsubishi Denki Kabushiki Kaisha | Bridge method, bus bridge, and multiprocessor system |
| JP2008510258A (ja) * | 2004-08-17 | 2008-04-03 | エヌヴィディア コーポレイション | メモリへの様々なタイプのアクセスを予測するため、およびキャッシュメモリに関連付けられた予測を管理するための、システム、装置、および方法 |
| US8927111B2 (en) | 2007-04-06 | 2015-01-06 | Sanyo Special Steel Co., Ltd. | Surface coating material for molten zinc bath member, production method thereof, and molten zinc bath member |
| US9311988B2 (en) | 2011-08-15 | 2016-04-12 | Fujitsu Limited | Storage control system and method, and replacing system and method |
-
1992
- 1992-09-18 JP JP4249657A patent/JPH06103169A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07121443A (ja) * | 1993-10-01 | 1995-05-12 | Internatl Business Mach Corp <Ibm> | 情報処理システム及びその動作方法 |
| JPH0895855A (ja) * | 1994-09-26 | 1996-04-12 | Nec Corp | 演算処理システムに用いられるプリフェッチバッファ装置 |
| US6341334B1 (en) | 1998-03-24 | 2002-01-22 | Mitsubishi Denki Kabushiki Kaisha | Bridge method, bus bridge, and multiprocessor system |
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| JP2008510258A (ja) * | 2004-08-17 | 2008-04-03 | エヌヴィディア コーポレイション | メモリへの様々なタイプのアクセスを予測するため、およびキャッシュメモリに関連付けられた予測を管理するための、システム、装置、および方法 |
| US8927111B2 (en) | 2007-04-06 | 2015-01-06 | Sanyo Special Steel Co., Ltd. | Surface coating material for molten zinc bath member, production method thereof, and molten zinc bath member |
| US9311988B2 (en) | 2011-08-15 | 2016-04-12 | Fujitsu Limited | Storage control system and method, and replacing system and method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000111 |