JPH0895894A - コンピュータシステム - Google Patents
コンピュータシステムInfo
- Publication number
- JPH0895894A JPH0895894A JP23537294A JP23537294A JPH0895894A JP H0895894 A JPH0895894 A JP H0895894A JP 23537294 A JP23537294 A JP 23537294A JP 23537294 A JP23537294 A JP 23537294A JP H0895894 A JPH0895894 A JP H0895894A
- Authority
- JP
- Japan
- Prior art keywords
- peripheral circuit
- signal
- cpu
- register
- computer system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
(57)【要約】
【目的】 本発明は、ＣＰＵが周辺回路をアクセスする
際の、周辺回路内部のレジスタあるいはポートの選択方
式に特徴を有するコンピュータシステムに関し、１つの
周辺回路が占めるアドレス空間を増加させることなく、
１つの周辺回路内部に多数のレジスタもしくはポート
等、ＣＰＵによってアクセスされる領域を増加させる。 【構成】 リード信号ＲＤ_ ないしライト信号ＷＲ_ の
時間的長さによって周辺回路の内部レジスタＲ１，Ｒ
２，…，Ｒｎの中からアクセス対象のレジスタを選択す
る。
際の、周辺回路内部のレジスタあるいはポートの選択方
式に特徴を有するコンピュータシステムに関し、１つの
周辺回路が占めるアドレス空間を増加させることなく、
１つの周辺回路内部に多数のレジスタもしくはポート
等、ＣＰＵによってアクセスされる領域を増加させる。 【構成】 リード信号ＲＤ_ ないしライト信号ＷＲ_ の
時間的長さによって周辺回路の内部レジスタＲ１，Ｒ
２，…，Ｒｎの中からアクセス対象のレジスタを選択す
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵが周辺回路をア
クセスする際の、周辺回路内部のレジスタあるいはポー
トの選択方式に特徴を有するコンピュータシステムに関
する。
クセスする際の、周辺回路内部のレジスタあるいはポー
トの選択方式に特徴を有するコンピュータシステムに関
する。
【０００２】
【従来の技術】一般に、コンピュータシステムは、ＣＰ
Ｕ（セントラル・プロセシング・ユニット）と、メモ
リ、周辺回路（Ｉ／Ｏ装置）から構成されている。ＣＰ
Ｕと、メモリや周辺回路とは、データバス、アドレスバ
ス、リード信号を伝達するリード信号線やライト信号を
伝達するライト信号線などの制御信号線によって接続さ
れる。メモリの場合、そのメモリの中には複数のデータ
が格納されるが、メモリ中に格納された複数のデータの
中からどの格納領域に格納されたデータを読み出すか、
あるいはデータをどの格納領域へ書き込むかは、ＣＰＵ
が出力するアドレスによって指定される。また、周辺回
路の中にも複数のレジスタあるいはポートが存在し、そ
れら複数のレジスタあるいはポートを選択的にアクセス
する場合も多い。
Ｕ（セントラル・プロセシング・ユニット）と、メモ
リ、周辺回路（Ｉ／Ｏ装置）から構成されている。ＣＰ
Ｕと、メモリや周辺回路とは、データバス、アドレスバ
ス、リード信号を伝達するリード信号線やライト信号を
伝達するライト信号線などの制御信号線によって接続さ
れる。メモリの場合、そのメモリの中には複数のデータ
が格納されるが、メモリ中に格納された複数のデータの
中からどの格納領域に格納されたデータを読み出すか、
あるいはデータをどの格納領域へ書き込むかは、ＣＰＵ
が出力するアドレスによって指定される。また、周辺回
路の中にも複数のレジスタあるいはポートが存在し、そ
れら複数のレジスタあるいはポートを選択的にアクセス
する場合も多い。
【０００３】図９はこのように構成された周辺回路とＣ
ＰＵとの接続関係を示した図である。ここでは簡単のた
め、周辺回路は１つのみ示されている。ＣＰＵと周辺回
路は、図９に示すように、データバス、アドレスバス、
チップセレクト信号ＣＳ_ を伝達するチップセレクト信
号線、リード信号ＲＤ_ を伝達するリード信号線、ライ
ト信号ＷＲ_ を伝達するライト信号線によって接続され
ている。
ＰＵとの接続関係を示した図である。ここでは簡単のた
め、周辺回路は１つのみ示されている。ＣＰＵと周辺回
路は、図９に示すように、データバス、アドレスバス、
チップセレクト信号ＣＳ_ を伝達するチップセレクト信
号線、リード信号ＲＤ_ を伝達するリード信号線、ライ
ト信号ＷＲ_ を伝達するライト信号線によって接続され
ている。
【０００４】デコードロジックでは、ＣＰＵから出力さ
れたアドレス信号のうちの一部のビット、例えば８ビッ
トのアドレス信号のうちの例えば上位４ビット分をデコ
ードして、複数の周辺回路（図９には１つのみ図示され
ている）のうちの１つにチップセレクト信号ＣＳ_ を出
す。また、アドレス信号のうちの残りの一部のビット
は、周辺回路に入力され、周辺回路では、図９に示すよ
うに、その周辺回路に複数のレジスタあるいはポートＲ
１，Ｒ２，…，Ｒｎが存在する場合、入力された一部の
ビットの組合せによってそれら複数のレジスタあるいは
ポートＲ１，Ｒ２，…，Ｒｎのうち、ＣＰＵがアクセス
しようとしているレジスタあるいはポートが選択され
る。
れたアドレス信号のうちの一部のビット、例えば８ビッ
トのアドレス信号のうちの例えば上位４ビット分をデコ
ードして、複数の周辺回路（図９には１つのみ図示され
ている）のうちの１つにチップセレクト信号ＣＳ_ を出
す。また、アドレス信号のうちの残りの一部のビット
は、周辺回路に入力され、周辺回路では、図９に示すよ
うに、その周辺回路に複数のレジスタあるいはポートＲ
１，Ｒ２，…，Ｒｎが存在する場合、入力された一部の
ビットの組合せによってそれら複数のレジスタあるいは
ポートＲ１，Ｒ２，…，Ｒｎのうち、ＣＰＵがアクセス
しようとしているレジスタあるいはポートが選択され
る。
【０００５】例えば、周辺回路に４本のアドレス信号線
が接続されている場合、アドレスビットの組合せにより
１６個の内部レジスタもしくはポートを選択することが
できる。一般にはｎ本のアドレス信号線によって２n 個
のレジスタもしくはポートを選択することができる。
が接続されている場合、アドレスビットの組合せにより
１６個の内部レジスタもしくはポートを選択することが
できる。一般にはｎ本のアドレス信号線によって２n 個
のレジスタもしくはポートを選択することができる。
【０００６】
【発明が解決しようとする課題】上述の従来法では、１
つの周辺回路内部のレジスタもしくはポートの数が多く
なると、それに応じた本数のアドレス信号線を接続する
必要がある。接続するアドレス信号線の本数の増加は、
その周辺回路が占有するアドレス空間の増大を意味し、
ＣＰＵに接続される周辺回路の数が多くなるとアドレス
が不足することが考えられる。例えば１つの周辺回路内
部のレジスタもしくはポートを２5 ＝３２個まで許容す
ると、８ビットアドレスのＣＰＵに接続することのでき
る周辺回路の数は２8-5 ＝２3 ＝８個に制限されてしま
うことになる。
つの周辺回路内部のレジスタもしくはポートの数が多く
なると、それに応じた本数のアドレス信号線を接続する
必要がある。接続するアドレス信号線の本数の増加は、
その周辺回路が占有するアドレス空間の増大を意味し、
ＣＰＵに接続される周辺回路の数が多くなるとアドレス
が不足することが考えられる。例えば１つの周辺回路内
部のレジスタもしくはポートを２5 ＝３２個まで許容す
ると、８ビットアドレスのＣＰＵに接続することのでき
る周辺回路の数は２8-5 ＝２3 ＝８個に制限されてしま
うことになる。
【０００７】また、ＣＰＵと周辺回路が別個のＬＳＩで
構成されている場合には、接続されるアドレス信号線の
本数の増加は、周辺回路ＬＳＩの端子数の増加となり、
周辺回路ＬＳＩのコストの増加につながることにもな
る。本発明は、上記事情に鑑み、１つの周辺回路が占め
るアドレス空間を増加させることなく、１つの周辺回路
内部に、ＣＰＵによってアクセスされる、例えばレジス
タもしくはポート等の領域を増加させることのできるコ
ンピュータシステムを提供することを目的とする。
構成されている場合には、接続されるアドレス信号線の
本数の増加は、周辺回路ＬＳＩの端子数の増加となり、
周辺回路ＬＳＩのコストの増加につながることにもな
る。本発明は、上記事情に鑑み、１つの周辺回路が占め
るアドレス空間を増加させることなく、１つの周辺回路
内部に、ＣＰＵによってアクセスされる、例えばレジス
タもしくはポート等の領域を増加させることのできるコ
ンピュータシステムを提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成する本発
明のコンピュータシステムは、ＣＰＵと、ＣＰＵによっ
てアクセスされる複数の領域を有する周辺回路とを備
え、ＣＰＵが周辺回路に向けて可変時間長のアクセス信
号を送出し、周辺回路が、アクセス信号の時間的長さに
応じてアクセス対象の領域を選択するものであることを
特徴とする。
明のコンピュータシステムは、ＣＰＵと、ＣＰＵによっ
てアクセスされる複数の領域を有する周辺回路とを備
え、ＣＰＵが周辺回路に向けて可変時間長のアクセス信
号を送出し、周辺回路が、アクセス信号の時間的長さに
応じてアクセス対象の領域を選択するものであることを
特徴とする。
【０００９】ここで、上記本発明のコンピュータシステ
ムにおいて、上記ＣＰＵが、アクセス信号の時間的長さ
を変更する命令を実行することにより、その命令に応じ
た時間的長さのアクセス信号を送出するものであっても
よく、あるいは、上記本発明のコンピュータシステムに
おいて、ＣＰＵによって値がセットされ、ＣＰＵがアク
セス信号を送出したタイミングで、ＣＰＵに向けて、そ
の値に応じた時間的長さのウェイト信号を送る補助周辺
回路を備えてもよい。
ムにおいて、上記ＣＰＵが、アクセス信号の時間的長さ
を変更する命令を実行することにより、その命令に応じ
た時間的長さのアクセス信号を送出するものであっても
よく、あるいは、上記本発明のコンピュータシステムに
おいて、ＣＰＵによって値がセットされ、ＣＰＵがアク
セス信号を送出したタイミングで、ＣＰＵに向けて、そ
の値に応じた時間的長さのウェイト信号を送る補助周辺
回路を備えてもよい。
【００１０】ここで、上記「アクセス信号」とは、周辺
回路からデータを読み出す場合のリード信号、周辺回路
にデータを書き込む場合のライト信号等をいう。また、
上記「ＣＰＵによってアクセスされる領域」は、前述し
たレジスタやポート等をいうが、ＣＰＵによってデータ
が書き込まれ、あるいはＣＰＵによってデータが読み出
される領域であればよく、その機能や名称を問うもので
はない。
回路からデータを読み出す場合のリード信号、周辺回路
にデータを書き込む場合のライト信号等をいう。また、
上記「ＣＰＵによってアクセスされる領域」は、前述し
たレジスタやポート等をいうが、ＣＰＵによってデータ
が書き込まれ、あるいはＣＰＵによってデータが読み出
される領域であればよく、その機能や名称を問うもので
はない。
【００１１】
【作用】本発明のコンピュータシステムは、ＣＰＵが、
周辺回路に向けて、可変時間長のリード信号、ライト信
号等のアクセス信号を出力し、周辺回路側では、そのア
クセス信号の時間的長さに応じてアクセス対象の領域を
選択するものであるため、周辺回路のアドレス空間を広
げることなく、周辺回路内部に多数のレジスタもしくは
ポート等の領域を配置することができる。
周辺回路に向けて、可変時間長のリード信号、ライト信
号等のアクセス信号を出力し、周辺回路側では、そのア
クセス信号の時間的長さに応じてアクセス対象の領域を
選択するものであるため、周辺回路のアドレス空間を広
げることなく、周辺回路内部に多数のレジスタもしくは
ポート等の領域を配置することができる。
【００１２】アクセス信号の時間的長さを変えるには、
アクセス信号の時間的長さを変更する命令を実行するＣ
ＰＵを用意してもよいが、ＣＰＵがアクセス信号を送出
したタイミングで、セットされた値に応じた時間的長さ
のウェイト信号をＣＰＵに送る補助周辺回路を備え、Ｃ
ＰＵは従来の汎用のものをそのまま使用してもよい。
アクセス信号の時間的長さを変更する命令を実行するＣ
ＰＵを用意してもよいが、ＣＰＵがアクセス信号を送出
したタイミングで、セットされた値に応じた時間的長さ
のウェイト信号をＣＰＵに送る補助周辺回路を備え、Ｃ
ＰＵは従来の汎用のものをそのまま使用してもよい。
【００１３】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明のコンピュータシステムの一実施例を示す
構成図である。ここには、簡単のため、周辺回路は１つ
のみ図示されている。また、この図１には、従来例（図
９参照）と同一の要素には、同一の符号、名称等が記載
されている。
１は、本発明のコンピュータシステムの一実施例を示す
構成図である。ここには、簡単のため、周辺回路は１つ
のみ図示されている。また、この図１には、従来例（図
９参照）と同一の要素には、同一の符号、名称等が記載
されている。
【００１４】この図１に示すコンピュータシステムの、
図９に示す従来のコンピュータシステムとの相違点は、
アドレスバスを構成するアドレス線が周辺回路にまで延
びていない点である。これに代わり、ＣＰＵから、周辺
回路に向けて、可変時間長のリード信号ＲＤ_ 、ライト
信号ＷＲ_ が送出される。図２は、図１に示す実施例
の、特徴部分の詳細構成を示すブロック図である。
図９に示す従来のコンピュータシステムとの相違点は、
アドレスバスを構成するアドレス線が周辺回路にまで延
びていない点である。これに代わり、ＣＰＵから、周辺
回路に向けて、可変時間長のリード信号ＲＤ_ 、ライト
信号ＷＲ_ が送出される。図２は、図１に示す実施例
の、特徴部分の詳細構成を示すブロック図である。
【００１５】レジスタ選択回路は、リード信号ＲＤ_ あ
るいはライト信号ＷＲ_ の時間的長さをクロック信号Ｃ
ＬＫのクロックパルスを単位として測定し、その時間的
長さに応じて、周辺回路内部に多数備えられたレジスタ
Ｒ１，Ｒ２，…，Ｒｎの中からアクセスされるレジスタ
を選択し、そのレジスタに向けてセレクト信号（各セレ
クト信号Ｒ１ＳＥＬ，Ｒ２ＳＥＬ，…，ＲｎＳＥＬのう
ちのいずれか）を出力する回路である。ＣＰＵからリー
ド信号ＲＤ_ が送られてきたかライト信号ＷＲ _ が送ら
れてきたかに応じて、セレクト信号が送られたレジスタ
（レジスタＲ１，Ｒ２，…，ＲＮのうちのいずれか）か
らデータがデータバスに読み出され、あるいはそのレジ
スタにデータバスを経由して入力されたデータが書き込
まれる。
るいはライト信号ＷＲ_ の時間的長さをクロック信号Ｃ
ＬＫのクロックパルスを単位として測定し、その時間的
長さに応じて、周辺回路内部に多数備えられたレジスタ
Ｒ１，Ｒ２，…，Ｒｎの中からアクセスされるレジスタ
を選択し、そのレジスタに向けてセレクト信号（各セレ
クト信号Ｒ１ＳＥＬ，Ｒ２ＳＥＬ，…，ＲｎＳＥＬのう
ちのいずれか）を出力する回路である。ＣＰＵからリー
ド信号ＲＤ_ が送られてきたかライト信号ＷＲ _ が送ら
れてきたかに応じて、セレクト信号が送られたレジスタ
（レジスタＲ１，Ｒ２，…，ＲＮのうちのいずれか）か
らデータがデータバスに読み出され、あるいはそのレジ
スタにデータバスを経由して入力されたデータが書き込
まれる。
【００１６】図３は、図２にブロックで示すレジスタ周
辺回路の内部構成を示す回路図である。この図３に示す
レジスタ周辺回路は、リード信号ＲＤ_ もしくはライト
信号ＷＲ_ の時間的長さを、クロック信号ＣＬＫの１ク
ロック長から４クロック長まで変えることによって、４
本のレジスタ信号線のうちの、その時間的長さに応じた
いずれか１本に、レジスタ選択信号（レジスタ選択信号
Ｒ１ＳＥＬ，Ｒ２ＳＥＬ，Ｒ３ＳＥＬ，Ｒ４ＳＥＬのい
ずれか）を出力する回路である。
辺回路の内部構成を示す回路図である。この図３に示す
レジスタ周辺回路は、リード信号ＲＤ_ もしくはライト
信号ＷＲ_ の時間的長さを、クロック信号ＣＬＫの１ク
ロック長から４クロック長まで変えることによって、４
本のレジスタ信号線のうちの、その時間的長さに応じた
いずれか１本に、レジスタ選択信号（レジスタ選択信号
Ｒ１ＳＥＬ，Ｒ２ＳＥＬ，Ｒ３ＳＥＬ，Ｒ４ＳＥＬのい
ずれか）を出力する回路である。
【００１７】図４、図５、図６、図７は、図３に示すレ
ジスタ選択回路に、クロック信号ＣＬＫの、それぞれ１
パルス、２パルス、３パルス、４パルスの時間的長さの
リード信号ＲＤ_ が入力されたときのタイミングチャー
トである。レジスタ選択信号Ｒ１ＳＥＬ，Ｒ２ＳＥＬ，
Ｒ３ＳＥＬ，Ｒ４ＳＥＬは、リード信号ＰＤ_ の立ち上
がりの時点で判定される。
ジスタ選択回路に、クロック信号ＣＬＫの、それぞれ１
パルス、２パルス、３パルス、４パルスの時間的長さの
リード信号ＲＤ_ が入力されたときのタイミングチャー
トである。レジスタ選択信号Ｒ１ＳＥＬ，Ｒ２ＳＥＬ，
Ｒ３ＳＥＬ，Ｒ４ＳＥＬは、リード信号ＰＤ_ の立ち上
がりの時点で判定される。
【００１８】これらの図に示すように、図３に示すレジ
スタ選択回路は、リード信号ＲＤ_が立ち下がった後、
リード信号ＲＤ_ が立ち上がる迄の間、クロック信号Ｃ
ＬＫの各立ち上がりのタイミングでカウントアップす
る。リード信号ＲＤ_ の時間的長さがクロック信号ＣＬ
Ｋの、それぞれ１パルス、２パルス、３パルス、４パル
スのいずれであるかに応じて、リード信号ＲＤ_ の立ち
上がりの時点において、それぞれ、各レジスタ選択信号
Ｒ１ＳＥＬ，Ｒ２ＳＥＬ，Ｒ３ＳＥＬ，Ｒ４ＳＥＬが
‘Ｈ’レベルにあり、それぞれ、各レジスタＲ１，Ｒ
２，Ｒ３，Ｒ４が選択される。ライト信号ＷＲ_ の場合
も同様である。
スタ選択回路は、リード信号ＲＤ_が立ち下がった後、
リード信号ＲＤ_ が立ち上がる迄の間、クロック信号Ｃ
ＬＫの各立ち上がりのタイミングでカウントアップす
る。リード信号ＲＤ_ の時間的長さがクロック信号ＣＬ
Ｋの、それぞれ１パルス、２パルス、３パルス、４パル
スのいずれであるかに応じて、リード信号ＲＤ_ の立ち
上がりの時点において、それぞれ、各レジスタ選択信号
Ｒ１ＳＥＬ，Ｒ２ＳＥＬ，Ｒ３ＳＥＬ，Ｒ４ＳＥＬが
‘Ｈ’レベルにあり、それぞれ、各レジスタＲ１，Ｒ
２，Ｒ３，Ｒ４が選択される。ライト信号ＷＲ_ の場合
も同様である。
【００１９】尚、図３に示すレジスタ選択回路は２ビッ
トのカウンタを使用しているため、リード信号ＲＤ_ な
いしライト信号ＷＲ_ の時間的長さは１クロック長から
４クロック長までの４種類しか測定できず、４個のレジ
スタＲ１，Ｒ２，Ｒ３，Ｒ４しか選択できないが、カウ
ンタのビット数を増やすことにより、クロック長のさら
に長いリード信号ＲＤ_ ないしライト信号ＷＲ_ までそ
の時間的長さの測定が可能となり、より多くの個数のレ
ジスタの選択が可能となる。
トのカウンタを使用しているため、リード信号ＲＤ_ な
いしライト信号ＷＲ_ の時間的長さは１クロック長から
４クロック長までの４種類しか測定できず、４個のレジ
スタＲ１，Ｒ２，Ｒ３，Ｒ４しか選択できないが、カウ
ンタのビット数を増やすことにより、クロック長のさら
に長いリード信号ＲＤ_ ないしライト信号ＷＲ_ までそ
の時間的長さの測定が可能となり、より多くの個数のレ
ジスタの選択が可能となる。
【００２０】上記のような、可変時間長のリード信号Ｒ
Ｄ_ ないしライト信号ＷＲ_ を生成するには、リード信
号ＲＤ_ 、ライト信号ＷＲ_ の時間的長さを変更する命
令を実行する機能を備えたＣＰＵを用意してもよいが、
以下に説明するように、そのような特別な機能を備えた
ＣＰＵを用意することなく、その機能を実現することも
できる。
Ｄ_ ないしライト信号ＷＲ_ を生成するには、リード信
号ＲＤ_ 、ライト信号ＷＲ_ の時間的長さを変更する命
令を実行する機能を備えたＣＰＵを用意してもよいが、
以下に説明するように、そのような特別な機能を備えた
ＣＰＵを用意することなく、その機能を実現することも
できる。
【００２１】図８は、本発明のコンピュータシステムの
他の実施例を示す構成図である。図８に示す実施例にお
ける、図１に示す実施例との相違点は、補助周辺回路が
付加されている点である。この補助周辺回路は、その内
部レジスタＲ１にＣＰＵによって値が書き込まれる。ま
たこの補助周辺回路は、ＣＰＵからのリード信号ＲＤ_
ないしライト信号ＷＲ_ の送出を監視し、ＣＰＵからリ
ード信号ＲＤ_ ないしライト信号ＷＲ_ が送出される
と、その内部レジスタＲ１に格納された値に対応する時
間的長さだけＣＰＵに向けてウェイト信号ＷＡＩＴ_ を
送出する。
他の実施例を示す構成図である。図８に示す実施例にお
ける、図１に示す実施例との相違点は、補助周辺回路が
付加されている点である。この補助周辺回路は、その内
部レジスタＲ１にＣＰＵによって値が書き込まれる。ま
たこの補助周辺回路は、ＣＰＵからのリード信号ＲＤ_
ないしライト信号ＷＲ_ の送出を監視し、ＣＰＵからリ
ード信号ＲＤ_ ないしライト信号ＷＲ_ が送出される
と、その内部レジスタＲ１に格納された値に対応する時
間的長さだけＣＰＵに向けてウェイト信号ＷＡＩＴ_ を
送出する。
【００２２】ＣＰＵはウェイト信号ＷＡＩＴ_ を受ける
と、そのウェイトが解除されるまでの間、その状態（こ
こではリード信号ＲＤ_ ないしライト信号ＷＲ_ を送出
した状態）を保持する。したがってこのような補助周辺
回路を用意することによって、ＣＰＵは、従来の汎用の
ＣＰＵを使用し、しかも可変時間長のリード信号ＲＤ
_ ，ライト信号ＷＲ_ を生成することができる。
と、そのウェイトが解除されるまでの間、その状態（こ
こではリード信号ＲＤ_ ないしライト信号ＷＲ_ を送出
した状態）を保持する。したがってこのような補助周辺
回路を用意することによって、ＣＰＵは、従来の汎用の
ＣＰＵを使用し、しかも可変時間長のリード信号ＲＤ
_ ，ライト信号ＷＲ_ を生成することができる。
【００２３】このように、上記各実施例では、リード信
号ＲＤ_ ないしライト信号ＷＲ_ の時間的長さによって
周辺回路の内部レジスタの中からアクセス対象のレジス
タが選択され、したがってその周辺回路のアドレス空間
を広げることなく、その周辺回路に多数の内部レジスタ
を配置することができる。尚本発明は、周辺回路に備え
られたレジスタをアクセスする場合だけでなく、その周
辺回路にＩ／Ｏポートが備えられている場合においてそ
のＩ／Ｏポートをアクセスする場合にもそのまま適用す
ることができる。
号ＲＤ_ ないしライト信号ＷＲ_ の時間的長さによって
周辺回路の内部レジスタの中からアクセス対象のレジス
タが選択され、したがってその周辺回路のアドレス空間
を広げることなく、その周辺回路に多数の内部レジスタ
を配置することができる。尚本発明は、周辺回路に備え
られたレジスタをアクセスする場合だけでなく、その周
辺回路にＩ／Ｏポートが備えられている場合においてそ
のＩ／Ｏポートをアクセスする場合にもそのまま適用す
ることができる。
【００２４】
【発明の効果】以上説明したように、本発明のコンピュ
ータシステムは、ＣＰＵによってアクセスされる複数の
領域の中から、アクセス信号の時間的長さに応じて、ア
クセス対象の領域を選択するものであるため、周辺回路
に接続されるアドレス線の本数を削減することができ、
１つの周辺回路が占有するアドレス空間を削減すること
ができる。また、ＣＰＵと周辺回路が別々のＬＳＩによ
って構成されている場合には、周辺回路ＬＳＩのアドレ
ス入力端子数を削減することができるため、周辺回路Ｌ
ＳＩのコストを低減することが可能となる。
ータシステムは、ＣＰＵによってアクセスされる複数の
領域の中から、アクセス信号の時間的長さに応じて、ア
クセス対象の領域を選択するものであるため、周辺回路
に接続されるアドレス線の本数を削減することができ、
１つの周辺回路が占有するアドレス空間を削減すること
ができる。また、ＣＰＵと周辺回路が別々のＬＳＩによ
って構成されている場合には、周辺回路ＬＳＩのアドレ
ス入力端子数を削減することができるため、周辺回路Ｌ
ＳＩのコストを低減することが可能となる。
【図１】本発明のコンピュータシステムの一実施例を示
す構成図である。
す構成図である。
【図２】図１に示す実施例の、特徴部分の詳細構成を示
すブロック図である。
すブロック図である。
【図３】図２にブロックで示すレジスタ選択回路の内部
構成を示す回路図である
構成を示す回路図である
【図４】図３に示すレジスタ選択回路に、クロック信号
の１パルスの時間的長さのリード信号が入力されたとき
のタイミングチャートである。
の１パルスの時間的長さのリード信号が入力されたとき
のタイミングチャートである。
【図５】図３に示すレジスタ選択回路に、クロック信号
の２パルスの時間的長さのリード信号が入力されたとき
のタイミングチャートである。
の２パルスの時間的長さのリード信号が入力されたとき
のタイミングチャートである。
【図６】図３に示すレジスタ選択回路に、クロック信号
の３パルスの時間的長さのリード信号が入力されたとき
のタイミングチャートである。
の３パルスの時間的長さのリード信号が入力されたとき
のタイミングチャートである。
【図７】図３に示すレジスタ選択回路に、クロック信号
の４パルスの時間的長さのリード信号が入力されたとき
のタイミングチャートである。
の４パルスの時間的長さのリード信号が入力されたとき
のタイミングチャートである。
【図８】本発明のコンピュータシステムの他の実施例を
示す構成図である。
示す構成図である。
【図９】周辺回路とＣＰＵとの接続関係を示した図であ
る
る
ＣＳ_ チップセレクト信号 ＲＤ_ リード信号 ＷＲ_ ライト信号 Ｒ１，Ｒ２，…，Ｒｎ レジスタ
Claims (3)
- 【請求項１】 ＣＰＵと、該ＣＰＵによってアクセスさ
れる複数の領域を有する周辺回路とを備え、該ＣＰＵ
が、該周辺回路に向けて可変時間長のアクセス信号を送
出し、該周辺回路が、該アクセス信号の時間的長さに応
じてアクセス対象の領域を選択するものであることを特
徴とするコンピュータシステム。 - 【請求項２】 前記ＣＰＵが、アクセス信号の時間的長
さを変更する命令を実行することにより、該命令に応じ
た時間的長さのアクセス信号を送出するものであること
を特徴とする請求項１記載のコンピュータシステム。 - 【請求項３】 前記ＣＰＵによって値がセットされ、該
ＣＰＵがアクセス信号を送出したタイミングで、該ＣＰ
Ｕに向けて、該値に応じた時間的長さのウェイト信号を
送る補助周辺回路を備えたことを特徴とする請求項１記
載のコンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23537294A JPH0895894A (ja) | 1994-09-29 | 1994-09-29 | コンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23537294A JPH0895894A (ja) | 1994-09-29 | 1994-09-29 | コンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0895894A true JPH0895894A (ja) | 1996-04-12 |
Family
ID=16985117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23537294A Withdrawn JPH0895894A (ja) | 1994-09-29 | 1994-09-29 | コンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0895894A (ja) |
-
1994
- 1994-09-29 JP JP23537294A patent/JPH0895894A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5359717A (en) | Microprocessor arranged to access a non-multiplexed interface or a multiplexed peripheral interface | |
| EP0757316B1 (en) | External device selection unit for data processor | |
| US5168559A (en) | Emulation system capable of complying with microcomputers having different on-chip memory capacities | |
| JPS61178794A (ja) | ジユアル ポート メモリ集積回路 | |
| US6898659B2 (en) | Interface device having variable data transfer mode and operation method thereof | |
| JPH05108484A (ja) | キヤツシユメモリ | |
| JPH0895894A (ja) | コンピュータシステム | |
| US6272576B1 (en) | Method for extending the available number of configuration registers | |
| JPH06266614A (ja) | メモリ制御方法 | |
| EP0463352B1 (en) | Microprocessor for use in in-circuit emulator having function of discriminating users space and in-circuit emulator space | |
| US6289429B2 (en) | Accessing multiple memories using address conversion among multiple addresses | |
| US20050223129A1 (en) | Arbitration of data transfer requests | |
| JPH06236291A (ja) | 内部及び外部の周辺機器とエミュレーションモードで作動可能なマイクロコンピュータ | |
| KR970066899A (ko) | 데이터 프로세서, 데이터 처리 시스템, 및 데이터 프로세서를 이용한 외부장치로의 액세스 방법 | |
| JP3078000B2 (ja) | 情報処理装置 | |
| JPH1173764A (ja) | Ｄ−ｒａｍの種別判定方法 | |
| US6243775B1 (en) | System for extending the available number of configuration registers | |
| US5778447A (en) | System and method for fast memory access using speculative access in a bus architecture system | |
| US5644549A (en) | Apparatus for accessing an extended data output dynamic random access memory | |
| JP3176144B2 (ja) | 同期型スタチックメモリ | |
| JP3868316B2 (ja) | マルチプロセッサ及びその制御方法 | |
| JPH09311812A (ja) | マイクロコンピュータ | |
| JP3343556B2 (ja) | 記憶システム | |
| US5809264A (en) | Interface with device having unusual access time and method thereof | |
| JP2581484B2 (ja) | データ処理システム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |