JPH0895942A - １チップマイクロコンピュータ - Google Patents
１チップマイクロコンピュータInfo
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- JPH0895942A JPH0895942A JP23146194A JP23146194A JPH0895942A JP H0895942 A JPH0895942 A JP H0895942A JP 23146194 A JP23146194 A JP 23146194A JP 23146194 A JP23146194 A JP 23146194A JP H0895942 A JPH0895942 A JP H0895942A
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- 101100305983 Mus musculus Rom1 gene Proteins 0.000 abstract 3
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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Abstract
(57)【要約】
【目的】 電池を使用する携帯用の電子機器に好適であ
り、マスクＲＯＭ及びＥＥＰＲＯＭの利点を生かした１
チップマイクロコンピュータを提供することを目的とす
る。 【構成】 データをマスク処理で記憶するマスクＲＯＭ
１と、データの書き込み及び読み出しが可能なＥＥＰＲ
ＯＭ２を同一チップ上に集積化し、プログラムカウンタ
３の第１範囲のアドレスデータでマスクＲＯＭ１をアク
セス可能とし、プログラムカウンタ３の第２範囲のアド
レスデータでＥＥＰＲＯＭ２をアクセス可能とした。そ
して、マスクＲＯＭ１に長時間使用するか又は変更する
ことのないデータを記憶し、また、ＥＥＰＲＯＭ２に短
時間使用するか又は変更する可能性のあるデータを記憶
させることにより、プログラム変更が容易で且つ低消費
電力型の１チップマイクロコンピュータを提供できる。
り、マスクＲＯＭ及びＥＥＰＲＯＭの利点を生かした１
チップマイクロコンピュータを提供することを目的とす
る。 【構成】 データをマスク処理で記憶するマスクＲＯＭ
１と、データの書き込み及び読み出しが可能なＥＥＰＲ
ＯＭ２を同一チップ上に集積化し、プログラムカウンタ
３の第１範囲のアドレスデータでマスクＲＯＭ１をアク
セス可能とし、プログラムカウンタ３の第２範囲のアド
レスデータでＥＥＰＲＯＭ２をアクセス可能とした。そ
して、マスクＲＯＭ１に長時間使用するか又は変更する
ことのないデータを記憶し、また、ＥＥＰＲＯＭ２に短
時間使用するか又は変更する可能性のあるデータを記憶
させることにより、プログラム変更が容易で且つ低消費
電力型の１チップマイクロコンピュータを提供できる。
Description
【０００１】
【産業上の利用分野】本発明は、電池駆動される電子機
器に使用するのに好適な１チップマイクロコンピュータ
に関する。
器に使用するのに好適な１チップマイクロコンピュータ
に関する。
【０００２】
【従来の技術】一般に、１チップマイクロコンピュータ
は、その内部に、動作制御を行う為のプログラムデータ
を記憶したＲＯＭを内蔵している。このＲＯＭには、マ
スク処理でプログラムデータを書き込むマスクＲＯＭ、
電気的処理でプログラムデータの書き込み及び読み出し
を可能としたＥＥＰＲＯＭ等が存在し、何れか一方のＲ
ＯＭが１チップ上に集積化され、これらのＲＯＭから読
み出されるプログラムデータを解読した結果に基づき１
チップマイクロコンピュータを動作制御していた。
は、その内部に、動作制御を行う為のプログラムデータ
を記憶したＲＯＭを内蔵している。このＲＯＭには、マ
スク処理でプログラムデータを書き込むマスクＲＯＭ、
電気的処理でプログラムデータの書き込み及び読み出し
を可能としたＥＥＰＲＯＭ等が存在し、何れか一方のＲ
ＯＭが１チップ上に集積化され、これらのＲＯＭから読
み出されるプログラムデータを解読した結果に基づき１
チップマイクロコンピュータを動作制御していた。
【０００３】
【発明が解決しようとする課題】しかしながら、１チッ
プマイクロコンピュータにマスクＲＯＭを内蔵した場
合、マスクＲＯＭの構造上、消費電力を抑えることはで
きるが、一度書き込んだプログラムデータを書き直すこ
とができない為、プログラムデータを変更するには再び
新たなマスクを作成して新たな１チップ上に焼き付けな
ければ成らず、これより、作業工程が複雑になり、プロ
グラムを変更した新たな１チップマイクロコンピュータ
を完成するまでに多くの時間を要してしまう問題があっ
た。一方、１チップマイクロコンピュータにＥＥＰＲＯ
Ｍを内蔵した場合、ＥＥＰＲＯＭの構造上、プログラム
データの書き換えを電気的処理により容易に実行できる
が、消費電力が大きく、電池を使用する携帯用の電子機
器にはＥＥＰＲＯＭを内蔵する１チップマイクロコンピ
ュータは不向きとなる問題があった。
プマイクロコンピュータにマスクＲＯＭを内蔵した場
合、マスクＲＯＭの構造上、消費電力を抑えることはで
きるが、一度書き込んだプログラムデータを書き直すこ
とができない為、プログラムデータを変更するには再び
新たなマスクを作成して新たな１チップ上に焼き付けな
ければ成らず、これより、作業工程が複雑になり、プロ
グラムを変更した新たな１チップマイクロコンピュータ
を完成するまでに多くの時間を要してしまう問題があっ
た。一方、１チップマイクロコンピュータにＥＥＰＲＯ
Ｍを内蔵した場合、ＥＥＰＲＯＭの構造上、プログラム
データの書き換えを電気的処理により容易に実行できる
が、消費電力が大きく、電池を使用する携帯用の電子機
器にはＥＥＰＲＯＭを内蔵する１チップマイクロコンピ
ュータは不向きとなる問題があった。
【０００４】そこで、本発明は、電池を使用する携帯用
の電子機器に好適であり、マスクＲＯＭ及びＥＥＰＲＯ
Ｍの利点を生かした１チップマイクロコンピュータを提
供することを目的とする。
の電子機器に好適であり、マスクＲＯＭ及びＥＥＰＲＯ
Ｍの利点を生かした１チップマイクロコンピュータを提
供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、プログラムカウンタの第１範囲のアドレスデータ
によりアクセスされる、予めデータがマスク処理で書き
込まれた第１の不揮発性メモリと、前記プログラムカウ
ンタの第２範囲のアドレスデータによりアクセスされ
る、データの書き込み及び読み出しが可能な第２の不揮
発性メモリと、前記第１の不揮発性メモリの読み出しデ
ータをラッチする第１のラッチ回路と、前記第２の不揮
発性メモリの読み出しデータをラッチする第２のラッチ
回路と、前記プログラムカウンタから出力されるアドレ
スデータの上位ｘビットを判別し、前記第１又は第２の
ラッチ回路の何れか一方のラッチ出力を選択的にデータ
バスへ送出する為の選択信号を発生する制御部と、を１
チップ上に集積化した点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、プログラムカウンタの第１範囲のアドレスデータ
によりアクセスされる、予めデータがマスク処理で書き
込まれた第１の不揮発性メモリと、前記プログラムカウ
ンタの第２範囲のアドレスデータによりアクセスされ
る、データの書き込み及び読み出しが可能な第２の不揮
発性メモリと、前記第１の不揮発性メモリの読み出しデ
ータをラッチする第１のラッチ回路と、前記第２の不揮
発性メモリの読み出しデータをラッチする第２のラッチ
回路と、前記プログラムカウンタから出力されるアドレ
スデータの上位ｘビットを判別し、前記第１又は第２の
ラッチ回路の何れか一方のラッチ出力を選択的にデータ
バスへ送出する為の選択信号を発生する制御部と、を１
チップ上に集積化した点である。
【０００６】
【作用】本発明によれば、データをマスク処理で記憶す
る第１の不揮発性メモリと、データの書き込み及び読み
出しが可能な第２の不揮発性メモリとを同一チップ上に
集積化し、プログラムカウンタの第１範囲のアドレスデ
ータで第１の不揮発性メモリをアクセス可能とし、プロ
グラムカウンタの第２範囲のアドレスデータで第２の不
揮発性メモリをアクセス可能とした。そして、第１の不
揮発性メモリに長時間使用するか又は変更することのな
いデータを記憶し、また、第２の不揮発性メモリに短時
間使用するか又は変更する可能性のあるデータを記憶さ
せることにより、プログラム変更が容易で且つ低消費電
力型の１チップマイクロコンピュータを提供できる。
る第１の不揮発性メモリと、データの書き込み及び読み
出しが可能な第２の不揮発性メモリとを同一チップ上に
集積化し、プログラムカウンタの第１範囲のアドレスデ
ータで第１の不揮発性メモリをアクセス可能とし、プロ
グラムカウンタの第２範囲のアドレスデータで第２の不
揮発性メモリをアクセス可能とした。そして、第１の不
揮発性メモリに長時間使用するか又は変更することのな
いデータを記憶し、また、第２の不揮発性メモリに短時
間使用するか又は変更する可能性のあるデータを記憶さ
せることにより、プログラム変更が容易で且つ低消費電
力型の１チップマイクロコンピュータを提供できる。
【０００７】
【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明の１チップマイクロコンピュータを示
す図である。図１において、（１）はマスクＲＯＭ（第
１の不揮発性メモリ）であり、チップ上にマスクを焼き
付けることによりｎビットのプログラムデータが記憶さ
れたものであり、１度書き込んだプログラムデータの変
更は新たなマスクを作りなおさなければできないもので
ある。該マスクＲＯＭ（１）は、その構造上、消費電力
が少なく、比較的長時間使用するか或いは将来に亘って
変更することのないプログラムデータを書き込むのが好
ましい。（２）はＥＥＰＲＯＭであり、電気的処理によ
りｎビットのプログラムデータの書き込み又は読み出し
の繰り返しを可能とされたものである。該ＥＥＰＲＯＭ
（２）は、その構造上、電力消費量が多い為、短時間だ
けしか使用しないか或いは将来変更の可能性のあるプロ
グラムデータを書き込んでおくのが望ましい。（３）は
プログラムカウンタでありｍビットのアドレスデータを
発生するものである。つまり、該プログラムカウンタ
（３）は、２↑ｍ（２のｍ乗）種類のアドレスデータを
発生するものであり、前半の第１範囲に属するアドレス
データでマスクＲＯＭ（１）をアクセスし、後半の第２
範囲に属するアドレスデータでＥＥＰＲＯＭ（２）をア
クセスする。ここで、マスクＲＯＭ（１）及びＥＥＰＲ
ＯＭ（２）をアクセスする時には、アドレスデータの上
位ｘビットが異なるものとする。例えば、アドレスデー
タが８ビットであるとすると、マスクＲＯＭ（１）及び
ＥＥＰＲＯＭ（２）併せて２５６（＝２↑８）アドレス
がアクセスできるが、ここで、マスクＲＯＭ（１）及び
ＥＥＰＲＯＭ（２）が共に１２８アドレスずつの記憶容
量を有する場合、アドレスデータの最上位ビット（上位
１ビット）のみが異なることになる。具体的には、マス
クＲＯＭ（１）をアクセスする時は、アドレスデータの
最上位ビットは「０」となり、ＥＥＰＲＯＭ（２）をア
クセスする時は、アドレスデータの最上位ビットは
「１」になる。（４）（５）は各々マスクＲＯＭ（１）
及びＥＥＰＲＯＭ（２）から読み出されたｎビットのプ
ログラムデータをラッチするラッチ回路である。（６）
は制御部であり、マスクＲＯＭ（１）及びＥＥＰＲＯＭ
（２）をアクセスする時に異なる上位ｘビットを判別
し、アドレスデータがマスクＲＯＭ（１）をアクセスす
る内容の時は「１」を出力し、また、アドレスデータが
ＥＥＰＲＯＭ（２）をアクセスする内容の時は「０」を
出力するものである。ＮＡＮＤゲート（７）は、ラッチ
回路（４）の出力を後述するデータバスへ出力するのを
制御する為のゲートであり、一方の入力端子には制御部
（６）からの判別出力が印加され、他方の入力端子には
後述する出力許可信号が印加される。同様に、ＮＡＮＤ
ゲート（８）は、ラッチ回路（５）の出力を前記データ
バスへ出力するのを制御する為のゲートであり、一方の
入力端子には制御部（６）からの判別出力がインバータ
（９）を介して印加され、他方の入力端子には前記出力
許可信号が印加される。ＮＯＲゲート（１０）は、ラッ
チ回路（４）のｎビットの各出力に対応してｎ個設けら
れており、ｎ個のＮＯＲゲート（１０）の一方の入力端
子は各々ラッチ回路（４）のｎビットの各出力と接続さ
れ、他方の入力端子にはＮＡＮＤゲート（７）の出力が
共通に印加されている。同様に，ＮＯＲゲート（１１）
は、ラッチ回路（５）のｎビットの各出力に対応してｎ
個設けられており、ｎ個のＮＯＲゲート（１１）の一方
の入力端子はラッチ回路（５）のｎビットの各出力と接
続され、他方の入力端子にはＮＡＮＤゲート（８）の出
力が共通印加されている。Ｎチャンネル型ＭＯＳトラン
ジスタ（１２）は、そのゲートがＮＯＲゲート（１０）
の出力端子と接続され、ドレインが１ビット分の１本の
データバス（１３）と接続され、ソースが接地されてい
る。同様に，Ｎチャンネル型ＭＯＳトランジスタ（１
４）は、そのゲートがＮＯＲゲート（１１）の出力端子
と接続され、ドレインがデータバス（１３）と接続さ
れ、更にソースは接地されている。Ｐチャンネル型ＭＯ
Ｓトランジスタ（１５）は、そのゲートにインバータ
（１６）を介してプリチャージ信号が印加され、ドレイ
ンがデータバス（１３）と接続され、ソースが電源Ｖｄ
ｄと接続されている。Ｐチャンネル型ＭＯＳトランジス
タ（１７）は、そのゲートがインバータ（１８）を介し
てデータバス（１３）と接続され、ドレインがデータバ
ス（１３）と接続され、ソースが電源Ｖｄｄと接続され
ている。ここで、Ｐチャンネル型ＭＯＳトランジスタ
（１７）及びインバータ（１８）は保持回路を構成す
る。尚、ラッチ回路（４）（５）の各出力はｎビットず
つある為、Ｎチャンネル型ＭＯＳトランジスタ（１２）
（１４）、データバス（１３）、Ｐチャンネル型ＭＯＳ
トランジスタ（１５）（１７）、及びインバータ（１
６）（１８）から成る構成は、ラッチ回路（４）（５）
のビット数に合わせてｎ個存在するものとする。
る。図１は本発明の１チップマイクロコンピュータを示
す図である。図１において、（１）はマスクＲＯＭ（第
１の不揮発性メモリ）であり、チップ上にマスクを焼き
付けることによりｎビットのプログラムデータが記憶さ
れたものであり、１度書き込んだプログラムデータの変
更は新たなマスクを作りなおさなければできないもので
ある。該マスクＲＯＭ（１）は、その構造上、消費電力
が少なく、比較的長時間使用するか或いは将来に亘って
変更することのないプログラムデータを書き込むのが好
ましい。（２）はＥＥＰＲＯＭであり、電気的処理によ
りｎビットのプログラムデータの書き込み又は読み出し
の繰り返しを可能とされたものである。該ＥＥＰＲＯＭ
（２）は、その構造上、電力消費量が多い為、短時間だ
けしか使用しないか或いは将来変更の可能性のあるプロ
グラムデータを書き込んでおくのが望ましい。（３）は
プログラムカウンタでありｍビットのアドレスデータを
発生するものである。つまり、該プログラムカウンタ
（３）は、２↑ｍ（２のｍ乗）種類のアドレスデータを
発生するものであり、前半の第１範囲に属するアドレス
データでマスクＲＯＭ（１）をアクセスし、後半の第２
範囲に属するアドレスデータでＥＥＰＲＯＭ（２）をア
クセスする。ここで、マスクＲＯＭ（１）及びＥＥＰＲ
ＯＭ（２）をアクセスする時には、アドレスデータの上
位ｘビットが異なるものとする。例えば、アドレスデー
タが８ビットであるとすると、マスクＲＯＭ（１）及び
ＥＥＰＲＯＭ（２）併せて２５６（＝２↑８）アドレス
がアクセスできるが、ここで、マスクＲＯＭ（１）及び
ＥＥＰＲＯＭ（２）が共に１２８アドレスずつの記憶容
量を有する場合、アドレスデータの最上位ビット（上位
１ビット）のみが異なることになる。具体的には、マス
クＲＯＭ（１）をアクセスする時は、アドレスデータの
最上位ビットは「０」となり、ＥＥＰＲＯＭ（２）をア
クセスする時は、アドレスデータの最上位ビットは
「１」になる。（４）（５）は各々マスクＲＯＭ（１）
及びＥＥＰＲＯＭ（２）から読み出されたｎビットのプ
ログラムデータをラッチするラッチ回路である。（６）
は制御部であり、マスクＲＯＭ（１）及びＥＥＰＲＯＭ
（２）をアクセスする時に異なる上位ｘビットを判別
し、アドレスデータがマスクＲＯＭ（１）をアクセスす
る内容の時は「１」を出力し、また、アドレスデータが
ＥＥＰＲＯＭ（２）をアクセスする内容の時は「０」を
出力するものである。ＮＡＮＤゲート（７）は、ラッチ
回路（４）の出力を後述するデータバスへ出力するのを
制御する為のゲートであり、一方の入力端子には制御部
（６）からの判別出力が印加され、他方の入力端子には
後述する出力許可信号が印加される。同様に、ＮＡＮＤ
ゲート（８）は、ラッチ回路（５）の出力を前記データ
バスへ出力するのを制御する為のゲートであり、一方の
入力端子には制御部（６）からの判別出力がインバータ
（９）を介して印加され、他方の入力端子には前記出力
許可信号が印加される。ＮＯＲゲート（１０）は、ラッ
チ回路（４）のｎビットの各出力に対応してｎ個設けら
れており、ｎ個のＮＯＲゲート（１０）の一方の入力端
子は各々ラッチ回路（４）のｎビットの各出力と接続さ
れ、他方の入力端子にはＮＡＮＤゲート（７）の出力が
共通に印加されている。同様に，ＮＯＲゲート（１１）
は、ラッチ回路（５）のｎビットの各出力に対応してｎ
個設けられており、ｎ個のＮＯＲゲート（１１）の一方
の入力端子はラッチ回路（５）のｎビットの各出力と接
続され、他方の入力端子にはＮＡＮＤゲート（８）の出
力が共通印加されている。Ｎチャンネル型ＭＯＳトラン
ジスタ（１２）は、そのゲートがＮＯＲゲート（１０）
の出力端子と接続され、ドレインが１ビット分の１本の
データバス（１３）と接続され、ソースが接地されてい
る。同様に，Ｎチャンネル型ＭＯＳトランジスタ（１
４）は、そのゲートがＮＯＲゲート（１１）の出力端子
と接続され、ドレインがデータバス（１３）と接続さ
れ、更にソースは接地されている。Ｐチャンネル型ＭＯ
Ｓトランジスタ（１５）は、そのゲートにインバータ
（１６）を介してプリチャージ信号が印加され、ドレイ
ンがデータバス（１３）と接続され、ソースが電源Ｖｄ
ｄと接続されている。Ｐチャンネル型ＭＯＳトランジス
タ（１７）は、そのゲートがインバータ（１８）を介し
てデータバス（１３）と接続され、ドレインがデータバ
ス（１３）と接続され、ソースが電源Ｖｄｄと接続され
ている。ここで、Ｐチャンネル型ＭＯＳトランジスタ
（１７）及びインバータ（１８）は保持回路を構成す
る。尚、ラッチ回路（４）（５）の各出力はｎビットず
つある為、Ｎチャンネル型ＭＯＳトランジスタ（１２）
（１４）、データバス（１３）、Ｐチャンネル型ＭＯＳ
トランジスタ（１５）（１７）、及びインバータ（１
６）（１８）から成る構成は、ラッチ回路（４）（５）
のビット数に合わせてｎ個存在するものとする。
【０００８】以下、図１の動作を図２のタイムチャート
を基に説明する。尚、１チップマイクロコンピュータを
動作させる１マシンサイクルは、クロック信号の３周期
Ｔ１〜Ｔ３から成るものとして説明する。また、プログ
ラムカウンタ（３）から出力されるアドレスデータはク
ロック信号のＴ１期間の立ち下がりに同期して変更され
るものとする。また、ラッチ回路（４）（５）がラッチ
を行う為のラッチ信号はクロック信号のＴ１期間のハイ
レベル期間だけハイレベルとして発生するものとする。
更に、データバス（１３）へラッチ回路（４）（５）の
ラッチ出力を送出する為の出力許可信号はクロック信号
のＴ１期間のローレベル期間にハイレベルとして出力さ
れる。
を基に説明する。尚、１チップマイクロコンピュータを
動作させる１マシンサイクルは、クロック信号の３周期
Ｔ１〜Ｔ３から成るものとして説明する。また、プログ
ラムカウンタ（３）から出力されるアドレスデータはク
ロック信号のＴ１期間の立ち下がりに同期して変更され
るものとする。また、ラッチ回路（４）（５）がラッチ
を行う為のラッチ信号はクロック信号のＴ１期間のハイ
レベル期間だけハイレベルとして発生するものとする。
更に、データバス（１３）へラッチ回路（４）（５）の
ラッチ出力を送出する為の出力許可信号はクロック信号
のＴ１期間のローレベル期間にハイレベルとして出力さ
れる。
【０００９】まず、プログラムカウンタ（３）からｍビ
ットのアドレスデータａが発生し、該アドレスデータａ
によりマスクＲＯＭ（１）の所定アドレスがアクセスさ
れたとすると、該マスクＲＯＭ（１）のこのアドレスか
らｎビットのプログラムデータＡが読み出される（アド
レスデータａにプログラムデータＡが対応しているもの
とする）。このプログラムデータＡは、ラッチ信号がハ
イレベルになるタイミングでラッチ回路（４）にラッチ
される。一方、制御部（６）においては、プログラムデ
ータａの最上位ビットの「０」が判別されて「１」の判
別信号が出力され、該判別信号はＮＡＮＤゲート（７）
の一方の入力端子に印加される。そして、ラッチ信号の
直後に出力許可信号がハイレベルになると、ＮＡＮＤゲ
ート（７）の出力信号がローレベルとなってＮＯＲゲー
ト（１０）の出力はラッチ回路（４）のｎビット出力に
依存することになる。一方、プリチャージ信号として
は、クロック信号が印加されるものであり、クロック信
号のハイレベル期間においてＰチャンネル型ＭＯＳトラ
ンジスタ（１５）がオンし、これに伴い、Ｐチャンネル
型ＭＯＳトランジスタ（１７）がオンを保持し、データ
バス（１３）はハイレベルにプリチャージされることに
なる。そこに、ＮＯＲゲート（１０）の出力に応じてＮ
チャンネル型ＭＯＳトランジスタ（１２）がオンオフす
ると、データバス（１３）のレベルが変化することにな
る。例えば、ラッチ回路（４）の所定の１ビット出力が
「０」の場合、ＮＯＲゲート（１０）の出力がハイレベ
ルとなってＮチャンネル型ＭＯＳトランジスタ（１３）
がオンし、これよりデータバス（１３）はハイレベルに
プリチャージされた状態からローレベルに引き下げら
れ、データバス（１３）にはラッチ回路（４）の所定の
１ビット出力である「０」が出力されたことになる。こ
の動作は、プログラムカウンタ（３）によりＥＥＰＲＯ
Ｍ（２）をアクセスする場合も同様であるので、この場
合の動作説明は省略する。
ットのアドレスデータａが発生し、該アドレスデータａ
によりマスクＲＯＭ（１）の所定アドレスがアクセスさ
れたとすると、該マスクＲＯＭ（１）のこのアドレスか
らｎビットのプログラムデータＡが読み出される（アド
レスデータａにプログラムデータＡが対応しているもの
とする）。このプログラムデータＡは、ラッチ信号がハ
イレベルになるタイミングでラッチ回路（４）にラッチ
される。一方、制御部（６）においては、プログラムデ
ータａの最上位ビットの「０」が判別されて「１」の判
別信号が出力され、該判別信号はＮＡＮＤゲート（７）
の一方の入力端子に印加される。そして、ラッチ信号の
直後に出力許可信号がハイレベルになると、ＮＡＮＤゲ
ート（７）の出力信号がローレベルとなってＮＯＲゲー
ト（１０）の出力はラッチ回路（４）のｎビット出力に
依存することになる。一方、プリチャージ信号として
は、クロック信号が印加されるものであり、クロック信
号のハイレベル期間においてＰチャンネル型ＭＯＳトラ
ンジスタ（１５）がオンし、これに伴い、Ｐチャンネル
型ＭＯＳトランジスタ（１７）がオンを保持し、データ
バス（１３）はハイレベルにプリチャージされることに
なる。そこに、ＮＯＲゲート（１０）の出力に応じてＮ
チャンネル型ＭＯＳトランジスタ（１２）がオンオフす
ると、データバス（１３）のレベルが変化することにな
る。例えば、ラッチ回路（４）の所定の１ビット出力が
「０」の場合、ＮＯＲゲート（１０）の出力がハイレベ
ルとなってＮチャンネル型ＭＯＳトランジスタ（１３）
がオンし、これよりデータバス（１３）はハイレベルに
プリチャージされた状態からローレベルに引き下げら
れ、データバス（１３）にはラッチ回路（４）の所定の
１ビット出力である「０」が出力されたことになる。こ
の動作は、プログラムカウンタ（３）によりＥＥＰＲＯ
Ｍ（２）をアクセスする場合も同様であるので、この場
合の動作説明は省略する。
【００１０】この様に、１チップ上において、１個のプ
ログラムカウンタ（３）でマスクＲＯＭ（１）及びＥＥ
ＰＲＯＭ（２）をアクセスできる様に構成した為、携帯
用電子機器にこの１チップマイクロコンピュータを内蔵
して使用する場合においては、マスクＲＯＭ（１）に長
時間使用するか又は将来書き換える必要のないプログラ
ムデータを書き込んでおき、ＥＥＰＲＯＭ（２）に短時
間使用するか又は将来書き換える可能性のあるプログラ
ムデータを書き込んでおくことにより、電力消費量を低
減でき、更にプログラム変更を短時間に容易に実現でき
る効果が得られる。
ログラムカウンタ（３）でマスクＲＯＭ（１）及びＥＥ
ＰＲＯＭ（２）をアクセスできる様に構成した為、携帯
用電子機器にこの１チップマイクロコンピュータを内蔵
して使用する場合においては、マスクＲＯＭ（１）に長
時間使用するか又は将来書き換える必要のないプログラ
ムデータを書き込んでおき、ＥＥＰＲＯＭ（２）に短時
間使用するか又は将来書き換える可能性のあるプログラ
ムデータを書き込んでおくことにより、電力消費量を低
減でき、更にプログラム変更を短時間に容易に実現でき
る効果が得られる。
【００１１】尚、マスクＲＯＭ（１）にＥＥＰＲＯＭ
（２）のプログラムデータの書き換えを指示する為のプ
ログラムデータを書き込んでおくと、１チップマイクロ
コンピュータ内部でＥＥＰＲＯＭ（２）のプログラムデ
ータの変更が可能となる。
（２）のプログラムデータの書き換えを指示する為のプ
ログラムデータを書き込んでおくと、１チップマイクロ
コンピュータ内部でＥＥＰＲＯＭ（２）のプログラムデ
ータの変更が可能となる。
【００１２】
【発明の効果】本発明によれば、データをマスク処理で
記憶する第１の不揮発性メモリと、データの書き込み及
び読み出しが可能な第２の不揮発性メモリとを同一チッ
プ上に集積化し、プログラムカウンタの第１範囲のアド
レスデータで第１の不揮発性メモリをアクセス可能と
し、プログラムカウンタの第２範囲のアドレスデータで
第２の不揮発性メモリをアクセス可能とした。そして、
第１の不揮発性メモリに長時間使用するか又は変更する
ことのないデータを記憶し、また、第２の不揮発性メモ
リに短時間使用するか又は変更する可能性のあるデータ
を記憶させることにより、プログラム変更が容易で且つ
低消費電力型の１チップマイクロコンピュータを提供で
きる利点が得られる。
記憶する第１の不揮発性メモリと、データの書き込み及
び読み出しが可能な第２の不揮発性メモリとを同一チッ
プ上に集積化し、プログラムカウンタの第１範囲のアド
レスデータで第１の不揮発性メモリをアクセス可能と
し、プログラムカウンタの第２範囲のアドレスデータで
第２の不揮発性メモリをアクセス可能とした。そして、
第１の不揮発性メモリに長時間使用するか又は変更する
ことのないデータを記憶し、また、第２の不揮発性メモ
リに短時間使用するか又は変更する可能性のあるデータ
を記憶させることにより、プログラム変更が容易で且つ
低消費電力型の１チップマイクロコンピュータを提供で
きる利点が得られる。
【図１】本発明の１チップマイクロコンピュータを示す
図である。
図である。
【図２】図１の動作を示すタイムチャートである。
（１） マスクＲＯＭ （２） ＥＥＰＲＯＭ （３） プログラムカウンタ （６） 制御部
Claims (2)
- 【請求項１】 プログラムカウンタの第１範囲のアドレ
スデータによりアクセスされる、予めデータがマスク処
理で書き込まれた第１の不揮発性メモリと、 前記プログラムカウンタの第２範囲のアドレスデータに
よりアクセスされる、データの書き込み及び読み出しが
可能な第２の不揮発性メモリと、 前記第１の不揮発性メモリの読み出しデータをラッチす
る第１のラッチ回路と、 前記第２の不揮発性メモリの読み出しデータをラッチす
る第２のラッチ回路と、 前記プログラムカウンタから出力されるアドレスデータ
の上位ｘビットを判別し、前記第１又は第２のラッチ回
路の何れか一方のラッチ出力を選択的にデータバスへ送
出する為の選択信号を発生する制御部と、 を１チップ上に集積化したことを特徴とする１チップマ
イクロコンピュータ。 - 【請求項２】 前記第１メモリには、長時間使用するか
又は変更することのないデータがマスク処理にて書き込
まれ、前記第２メモリには、短時間使用するか又は変更
する可能性のあるデータが書き込まれることを特徴とす
る請求項１記載の１チップマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23146194A JPH0895942A (ja) | 1994-09-27 | 1994-09-27 | １チップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23146194A JPH0895942A (ja) | 1994-09-27 | 1994-09-27 | １チップマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0895942A true JPH0895942A (ja) | 1996-04-12 |
Family
ID=16923878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23146194A Pending JPH0895942A (ja) | 1994-09-27 | 1994-09-27 | １チップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0895942A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7543159B2 (en) | 2001-11-14 | 2009-06-02 | International Business Machines Corporation | Device and method with reduced information leakage |
-
1994
- 1994-09-27 JP JP23146194A patent/JPH0895942A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7543159B2 (en) | 2001-11-14 | 2009-06-02 | International Business Machines Corporation | Device and method with reduced information leakage |
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