JPH089629A - ブートストラップ回路 - Google Patents
ブートストラップ回路Info
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- JPH089629A JPH089629A JP7152809A JP15280995A JPH089629A JP H089629 A JPH089629 A JP H089629A JP 7152809 A JP7152809 A JP 7152809A JP 15280995 A JP15280995 A JP 15280995A JP H089629 A JPH089629 A JP H089629A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0133—Modifications for accelerating switching in bipolar transistor circuits by bootstrapping, i.e. by positive feed-back
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- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
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- Semiconductor Integrated Circuits (AREA)
- Dc-Dc Converters (AREA)
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Abstract
(57)【要約】
【目的】 ブートストラップ回路を提供する。
【構成】 本発明のブートストラップ回路１５０では、
一対のドライバ２５０，３５０を一緒に接続してブート
ストラップノード７５０を構成する。さらに、このブー
トストラップ回路は、ブートストラップノード７５０に
接続したバイポーラトランジスタ２６５を有する。本発
明の他の実施例によると、ブートストラップ回路にバイ
ポーラトランジスタを使用する方法においては、バイポ
ーラトランジスタを活性化するのに十分高い電圧信号を
使用するステップを含む。また、本発明の他の実施例に
おいては、ブートストラップ回路は、一対のドライバ２
５０，３５０を接続したブートストラップノード７５０
を有し、一つのトランジスタはブートストラップノード
に接続されて、さらにこのトランジスタに接続されたク
ランプ回路を有する。
一対のドライバ２５０，３５０を一緒に接続してブート
ストラップノード７５０を構成する。さらに、このブー
トストラップ回路は、ブートストラップノード７５０に
接続したバイポーラトランジスタ２６５を有する。本発
明の他の実施例によると、ブートストラップ回路にバイ
ポーラトランジスタを使用する方法においては、バイポ
ーラトランジスタを活性化するのに十分高い電圧信号を
使用するステップを含む。また、本発明の他の実施例に
おいては、ブートストラップ回路は、一対のドライバ２
５０，３５０を接続したブートストラップノード７５０
を有し、一つのトランジスタはブートストラップノード
に接続されて、さらにこのトランジスタに接続されたク
ランプ回路を有する。
Description
【０００１】
【産業上の利用分野】本発明はブートストラップ回路に
関する。特に、低電圧給電または低電圧源に関する。
関する。特に、低電圧給電または低電圧源に関する。
【０００２】
【従来の技術】切り替えキャパシタ積分器は信号処理な
どに広く使われている。しかし、この切り替えキャパシ
タ積分器回路はスイッチを駆動する必要があり、特に、
ｐ−チャンネルＭＯＳ技術により実現されるスイッチを
５ボルト以下の電源で駆動するときに問題となる。ｐ−
チャンネルＭＯＳスイッチを駆動するのに必要な電圧を
減少させるために、一般的にはブートストラップクロッ
クドライバが使用される。このブートストラップクロッ
クドライバも一般的にｐ−チャンネルまたはｎ−チャン
ネルＭＯＳ技術のようなＣＭＯＳ技術により実現され
る。しかし、このＭＯＳ切り替えキャパシタ積分器にあ
るｐ−チャンネルゲートを駆動するのに、十分高い電圧
振幅または電圧値を必要とするため、ブートストラップ
段の数はこのＭＯＳブートストラップクロックドライバ
回路の一つの問題点である。これは、電圧源が例えばリ
チウム電池給電の設備あるいは装置の場合、約２ボルト
から３．３ボルトの間の電圧を使用する場合、特に問題
となる。
どに広く使われている。しかし、この切り替えキャパシ
タ積分器回路はスイッチを駆動する必要があり、特に、
ｐ−チャンネルＭＯＳ技術により実現されるスイッチを
５ボルト以下の電源で駆動するときに問題となる。ｐ−
チャンネルＭＯＳスイッチを駆動するのに必要な電圧を
減少させるために、一般的にはブートストラップクロッ
クドライバが使用される。このブートストラップクロッ
クドライバも一般的にｐ−チャンネルまたはｎ−チャン
ネルＭＯＳ技術のようなＣＭＯＳ技術により実現され
る。しかし、このＭＯＳ切り替えキャパシタ積分器にあ
るｐ−チャンネルゲートを駆動するのに、十分高い電圧
振幅または電圧値を必要とするため、ブートストラップ
段の数はこのＭＯＳブートストラップクロックドライバ
回路の一つの問題点である。これは、電圧源が例えばリ
チウム電池給電の設備あるいは装置の場合、約２ボルト
から３．３ボルトの間の電圧を使用する場合、特に問題
となる。
【０００３】
【発明が解決しようとする課題】従って、本発明の目的
は、低電圧源により給電される場合においても、ＭＯＳ
トランジスタを駆動する十分高い電圧を生成できるキャ
パシタを有するブートストラップ回路を提供することで
ある。
は、低電圧源により給電される場合においても、ＭＯＳ
トランジスタを駆動する十分高い電圧を生成できるキャ
パシタを有するブートストラップ回路を提供することで
ある。
【０００４】
【課題を解決するための手段】前記課題を解決するため
に、本発明のブートストラップ回路では一対のドライバ
を一緒に接続してブートストラップノードを構成する。
さらに、このブートストラップ回路はブートストラップ
ノードに接続したバイポーラトランジスタを有する。本
発明の他の実施例によると、ブートストラップ回路にバ
イポーラトランジスタを使用する方法においては、バイ
ポーラトランジスタを活性化するのに十分高い電圧信号
を使用するステップを含む。また、本発明の他の実施例
においては、ブートストラップ回路は一対のドライバを
接続したブートストラップノードを有し、一つのトラン
ジスタはブートストラップノードに接続されて、さらに
このトランジスタに接続されたクランプ回路を有する。
に、本発明のブートストラップ回路では一対のドライバ
を一緒に接続してブートストラップノードを構成する。
さらに、このブートストラップ回路はブートストラップ
ノードに接続したバイポーラトランジスタを有する。本
発明の他の実施例によると、ブートストラップ回路にバ
イポーラトランジスタを使用する方法においては、バイ
ポーラトランジスタを活性化するのに十分高い電圧信号
を使用するステップを含む。また、本発明の他の実施例
においては、ブートストラップ回路は一対のドライバを
接続したブートストラップノードを有し、一つのトラン
ジスタはブートストラップノードに接続されて、さらに
このトランジスタに接続されたクランプ回路を有する。
【０００５】
【実施例】前述したように、切り替えキャパシタ積分器
は信号処理などに広く使われている。多くの混合信号Ｍ
ＯＳチップはアナログ信号フィルタ処理、及びアナログ
−デジタル、またはデジタル−アナログ変換処理を行う
ために切り替えキャパシタ回路を使用する。このような
切り替えキャパシタ回路の基本的な要素はＣＭＯＳトラ
ンジスタゲートである。この基本的な切り替えキャパシ
タ積分器においては、電圧信号スウィングは一般的に信
号参照点に対して対称である（例えば、参照文献G.Mosc
hytz MOS Switched-Capacitor Filters, from IEEE Pre
ss(1984)）。それ故に、信号参照点はパワー源電圧と接
地電位との電圧の約半分に通常設定される。そのため、
例えば、約２．４ボルトの低電圧パワー源を使用する場
合、信号参照点は約１．２ボルトに設定される。
は信号処理などに広く使われている。多くの混合信号Ｍ
ＯＳチップはアナログ信号フィルタ処理、及びアナログ
−デジタル、またはデジタル−アナログ変換処理を行う
ために切り替えキャパシタ回路を使用する。このような
切り替えキャパシタ回路の基本的な要素はＣＭＯＳトラ
ンジスタゲートである。この基本的な切り替えキャパシ
タ積分器においては、電圧信号スウィングは一般的に信
号参照点に対して対称である（例えば、参照文献G.Mosc
hytz MOS Switched-Capacitor Filters, from IEEE Pre
ss(1984)）。それ故に、信号参照点はパワー源電圧と接
地電位との電圧の約半分に通常設定される。そのため、
例えば、約２．４ボルトの低電圧パワー源を使用する場
合、信号参照点は約１．２ボルトに設定される。
【０００６】周知のように、この切り替えキャパシタ積
分器は一般的に相補ＭＯＳ（ＣＭＯＳ）素子により実現
される。この素子においては、ｐ−チャンネルスイッチ
ｎ−タブは電源に接続され、ｎ−チャンネルスイッチｐ
−タブは接地する（ＧＮＤ）。５ボルトの電源を使用す
る場合、一般的なＣＭＯＳスイッチにおけるＭＯＳ素子
のゲート−ソース間電圧は低活性化トランジスタに対し
て十分高いため、少なくとも一つのＭＯＳ素子は接地と
５ボルトの間をターンオンする。例えば２．４ボルトの
低電圧電源を使用する場合、次の問題は存在する。約
１．２ボルトに近い電圧の領域、例えば、ｎ−チャンネ
ルとｐ−チャンネルの素子の両方はオフとなり、適切な
回路動作を妨げる。このＣＭＯＳスイッチのｐ−チャン
ネルゲートをＧＮＤ以下に駆動することは通常の「オ
ン」、すなわち一般的なＭＯＳスイッチの活性化抵抗を
下げることである。例えば、ｐ−チャンネルゲートをＧ
ＮＤ以下の−１．９ボルト、または１．９ボルトに下げ
るためには、通常のオン抵抗を１００倍ほど下げて、Ｃ
ＭＯＳスイッチにある少なくとも一つのＭＯＳ素子はＧ
ＮＤと電源電圧との間の信号レベルを「オン」にさせ
る。それで、本発明のブートストラップ回路はｐ−チャ
ンネルゲートをＧＮＤ以下に駆動するのに利用される。 Ｈ０２Ｂ
分器は一般的に相補ＭＯＳ（ＣＭＯＳ）素子により実現
される。この素子においては、ｐ−チャンネルスイッチ
ｎ−タブは電源に接続され、ｎ−チャンネルスイッチｐ
−タブは接地する（ＧＮＤ）。５ボルトの電源を使用す
る場合、一般的なＣＭＯＳスイッチにおけるＭＯＳ素子
のゲート−ソース間電圧は低活性化トランジスタに対し
て十分高いため、少なくとも一つのＭＯＳ素子は接地と
５ボルトの間をターンオンする。例えば２．４ボルトの
低電圧電源を使用する場合、次の問題は存在する。約
１．２ボルトに近い電圧の領域、例えば、ｎ−チャンネ
ルとｐ−チャンネルの素子の両方はオフとなり、適切な
回路動作を妨げる。このＣＭＯＳスイッチのｐ−チャン
ネルゲートをＧＮＤ以下に駆動することは通常の「オ
ン」、すなわち一般的なＭＯＳスイッチの活性化抵抗を
下げることである。例えば、ｐ−チャンネルゲートをＧ
ＮＤ以下の−１．９ボルト、または１．９ボルトに下げ
るためには、通常のオン抵抗を１００倍ほど下げて、Ｃ
ＭＯＳスイッチにある少なくとも一つのＭＯＳ素子はＧ
ＮＤと電源電圧との間の信号レベルを「オン」にさせ
る。それで、本発明のブートストラップ回路はｐ−チャ
ンネルゲートをＧＮＤ以下に駆動するのに利用される。 Ｈ０２Ｂ
【０００７】図２には、例えばR. Gregorian and G. Te
mesの著のAnalog MOS Integrated Circuits for Signal
Processing,(John Wiley & Sons(1986))に述べたよう
なブートストラップ１００の回路図を示している。図示
したように、ブートストラップ１００は二つの電圧ドラ
イバ２００と３００を有し、この電圧ドライバ２００と
３００はキャパシタ５００を介して一緒に接続される出
力ポートを有する。さらにキャパシタ５００の一端には
ブートストラップノード７００を有する。この回路には
時間遅延４００も含む。図２において、キャパシタ６０
０（ＣＬ）はブートストラップ回路に接続された線キャ
パシタンスを表す。このように、この回路には本発明を
適用していないが、ハイ信号はＶＤＤＡ、すなわち２．
４ボルトとなり、ロー信号はＧＮＤとなる。また、この
特別な実施例においては、ブートストラップノード７０
０上の電圧Ｖinと時間遅延４００の出力ポート上の電圧
は初めにハイであり、電圧ドライバと時間遅延は非逆転
であると仮定されている。それに対して、Ｖinは「ハ
イ」状態から「ロー」状態に変わると、電圧ドライバ２
００の出力信号もローとなる。時間遅延４００は電圧ド
ライバ３００の入力ポートに対して相変わらずハイ電圧
を提供し続けて、キャパシタ５００は電源電圧にチャー
ジされる。時間遅延４００の状態が変わった後、電圧ド
ライバ３００はロー出力信号を提供し、キャパシタ５０
０はバッテリとしてブートストラップノード７００をＧ
ＮＤ以下に下げる。このとき、電圧ドライバ３００の出
力ポートによりキャパシタ５００の正端はＧＮＤに接続
される。
mesの著のAnalog MOS Integrated Circuits for Signal
Processing,(John Wiley & Sons(1986))に述べたよう
なブートストラップ１００の回路図を示している。図示
したように、ブートストラップ１００は二つの電圧ドラ
イバ２００と３００を有し、この電圧ドライバ２００と
３００はキャパシタ５００を介して一緒に接続される出
力ポートを有する。さらにキャパシタ５００の一端には
ブートストラップノード７００を有する。この回路には
時間遅延４００も含む。図２において、キャパシタ６０
０（ＣＬ）はブートストラップ回路に接続された線キャ
パシタンスを表す。このように、この回路には本発明を
適用していないが、ハイ信号はＶＤＤＡ、すなわち２．
４ボルトとなり、ロー信号はＧＮＤとなる。また、この
特別な実施例においては、ブートストラップノード７０
０上の電圧Ｖinと時間遅延４００の出力ポート上の電圧
は初めにハイであり、電圧ドライバと時間遅延は非逆転
であると仮定されている。それに対して、Ｖinは「ハ
イ」状態から「ロー」状態に変わると、電圧ドライバ２
００の出力信号もローとなる。時間遅延４００は電圧ド
ライバ３００の入力ポートに対して相変わらずハイ電圧
を提供し続けて、キャパシタ５００は電源電圧にチャー
ジされる。時間遅延４００の状態が変わった後、電圧ド
ライバ３００はロー出力信号を提供し、キャパシタ５０
０はバッテリとしてブートストラップノード７００をＧ
ＮＤ以下に下げる。このとき、電圧ドライバ３００の出
力ポートによりキャパシタ５００の正端はＧＮＤに接続
される。
【０００８】前文の討論及び図２に述べたように、ブー
トストラップ回路の目的はブートストラップノードをＧ
ＮＤ以下に駆動することである。図１は本発明のブート
ストラップ回路の一実施例を示す。図示したように、ブ
ートストラップ１５０は第１電圧ドライバ２５０、第２
電圧ドライバ３５０、トランジスタ２６５、キャパシタ
５５０、ブートストラップノード７００を有する。ま
た、同図に示したように、図２に比べて、図１の時間遅
延４００と電圧ドライバ３００はこの特別の実施例にお
いて二つの直列接続された逆転電圧ドライバを用いるこ
とにより結合されて、第２電圧ドライバ３５０を提供す
る。さらに、図１に示すように、第１電圧ドライバ２５
０には電圧源ＶＤＤＡに接続されたＭＯＳ素子２５５を
有する出力段を含む。また、この特別な実施例にいて
は、トランジスタ２６５はバイポーラトランジスタを有
し、第１電圧ドライバ２５０と第２電圧ドライバ３５０
はキャパシタ５５０を介して接続されて、ブートストラ
ップノード７５０を形成する。バイポーラトランジスタ
２６５はブートストラップノード７５０にも接続される
ため、ＭＯＳ素子２５５に接続される。ブートストラッ
プ１５０にＭＯＳ素子の代わりにバイポーラトランジス
タ２６５を使用する利点は、トランジスタがＭＯＳ素子
の「しきい値プラス体効果」を有さないことである。こ
れに関しては、例えば参照文献"Operation and Modelin
g of the MOS Transistor", by Y. Tsividis, McGraw H
ill(1987)に開示されている。本発明の実施例において
は、ベース−エミッタ間の電圧は約０．６ボルトで、キ
ャパシタ５５０に対するチャージ電圧は図１の供給電圧
ＶＤＤＡであり、ベース−エミッタ電圧を負にし、従来
のＭＯＳ技術のみによるブートストラップ回路と比べて
電圧の改善が提供される。その動作において、電圧信号
Ｖinは第１電圧ドライバ２５０と第２電圧ドライバ３５
０とトランジスタ２６５の入力ポートに入力され、ＶＤ
ＤＡとＧＮＤの間にスイングして、ＭＯＳ素子２５５と
バイポーラトランジスタ２６５を活性化する。特に、図
２について述べたように、この特別な実施例において
は、動作Ｖinのある点ではブートストラップノード７５
０と第２電圧ドライバ３５０の出力ポートとはすべてハ
イであると仮定している。第１電圧信号、例えば、「ロ
ー」信号はトランジスタ２６５をターンオンに、ＭＯＳ
素子２５５をターンオフに活性化できる十分高い電圧を
有し、トランジスタ、及び電圧ドライバにかけられる。
第２電圧ドライバ３５０の時間遅延により、キャパシタ
５５０はパワー源電圧ＶＤＤＡにチャージされ、トラン
ジスタ２６５のベース−エミッタ電圧を負にする。結局
のところ、第２電圧ドライバ３５０の出力ポートは「ロ
ー」となり、ブートストラップノード７５０はキャパシ
タ５５０にかかる電圧によりＧＮＤ以下の正電圧にされ
る。これにより、トランジスタ２６５のベース−エミッ
タ接合に逆バイアスする。また、第２電圧信号、例え
ば、「ハイ」信号は効率に前述したハイ状態をリセット
する、または再設定するために、Ｖinにかけられる。こ
こで、注意点を述べておこう。本発明によるブートスト
ラップ回路の他の実施例におていは、ブートストラップ
回路はｐ−チャンネル素子の代わりにｎ−チャンネル素
子を駆動するために用いられる。その場合、電圧信号の
極性を適切に調整する必要がある。また、ＮＰＮバイポ
ーラトランジスタは図１に示したＰＮＰバイポーラトラ
ンジスタの代わりに本発明に使用される
トストラップ回路の目的はブートストラップノードをＧ
ＮＤ以下に駆動することである。図１は本発明のブート
ストラップ回路の一実施例を示す。図示したように、ブ
ートストラップ１５０は第１電圧ドライバ２５０、第２
電圧ドライバ３５０、トランジスタ２６５、キャパシタ
５５０、ブートストラップノード７００を有する。ま
た、同図に示したように、図２に比べて、図１の時間遅
延４００と電圧ドライバ３００はこの特別の実施例にお
いて二つの直列接続された逆転電圧ドライバを用いるこ
とにより結合されて、第２電圧ドライバ３５０を提供す
る。さらに、図１に示すように、第１電圧ドライバ２５
０には電圧源ＶＤＤＡに接続されたＭＯＳ素子２５５を
有する出力段を含む。また、この特別な実施例にいて
は、トランジスタ２６５はバイポーラトランジスタを有
し、第１電圧ドライバ２５０と第２電圧ドライバ３５０
はキャパシタ５５０を介して接続されて、ブートストラ
ップノード７５０を形成する。バイポーラトランジスタ
２６５はブートストラップノード７５０にも接続される
ため、ＭＯＳ素子２５５に接続される。ブートストラッ
プ１５０にＭＯＳ素子の代わりにバイポーラトランジス
タ２６５を使用する利点は、トランジスタがＭＯＳ素子
の「しきい値プラス体効果」を有さないことである。こ
れに関しては、例えば参照文献"Operation and Modelin
g of the MOS Transistor", by Y. Tsividis, McGraw H
ill(1987)に開示されている。本発明の実施例において
は、ベース−エミッタ間の電圧は約０．６ボルトで、キ
ャパシタ５５０に対するチャージ電圧は図１の供給電圧
ＶＤＤＡであり、ベース−エミッタ電圧を負にし、従来
のＭＯＳ技術のみによるブートストラップ回路と比べて
電圧の改善が提供される。その動作において、電圧信号
Ｖinは第１電圧ドライバ２５０と第２電圧ドライバ３５
０とトランジスタ２６５の入力ポートに入力され、ＶＤ
ＤＡとＧＮＤの間にスイングして、ＭＯＳ素子２５５と
バイポーラトランジスタ２６５を活性化する。特に、図
２について述べたように、この特別な実施例において
は、動作Ｖinのある点ではブートストラップノード７５
０と第２電圧ドライバ３５０の出力ポートとはすべてハ
イであると仮定している。第１電圧信号、例えば、「ロ
ー」信号はトランジスタ２６５をターンオンに、ＭＯＳ
素子２５５をターンオフに活性化できる十分高い電圧を
有し、トランジスタ、及び電圧ドライバにかけられる。
第２電圧ドライバ３５０の時間遅延により、キャパシタ
５５０はパワー源電圧ＶＤＤＡにチャージされ、トラン
ジスタ２６５のベース−エミッタ電圧を負にする。結局
のところ、第２電圧ドライバ３５０の出力ポートは「ロ
ー」となり、ブートストラップノード７５０はキャパシ
タ５５０にかかる電圧によりＧＮＤ以下の正電圧にされ
る。これにより、トランジスタ２６５のベース−エミッ
タ接合に逆バイアスする。また、第２電圧信号、例え
ば、「ハイ」信号は効率に前述したハイ状態をリセット
する、または再設定するために、Ｖinにかけられる。こ
こで、注意点を述べておこう。本発明によるブートスト
ラップ回路の他の実施例におていは、ブートストラップ
回路はｐ−チャンネル素子の代わりにｎ−チャンネル素
子を駆動するために用いられる。その場合、電圧信号の
極性を適切に調整する必要がある。また、ＮＰＮバイポ
ーラトランジスタは図１に示したＰＮＰバイポーラトラ
ンジスタの代わりに本発明に使用される
【０００９】図３は本発明のブートストラップ回路の他
の実施例の回路を表す。図示したように、この特別な回
路は図１に示した実施例に比べて、第１段ブートストラ
ップ４５０と第２段ブートストラップ４６０からなる２
段ブートストラップ回路である。当然なことながら、本
発明のブートストラップ回路は任意の特別な段の数を有
してもよい。図３に示した実施例においては、キャパシ
タ５８０は１１ペコフラデーのオーダーにあり、キャパ
シタ５７０は４ペコフラデーのオーダーにある。これら
のキャパシタの容量はブートストラップノード７８０を
約ＧＮＤより２ボルト以下に駆動するよう選択される。
もちろん、本発明の範囲はこれに限定されるものではな
い。また、図３に示した実施例においては、ＧＮＤより
約０．８ボルト低い電圧にブートストラップノード７６
０を駆動する。その理由は、ノードはトランジスタ２８
８のベース−コレクタ接合に接続されたからである。約
−０．８ボルトにブートストラップノード７６０を駆動
することにより、トランジスタ２８８が飽和となり、コ
レクタ−エミッタ電圧は０．２ボルトよりも低く、そし
て、キャパシタ５８０は約電源電圧の０．２ボルト低い
電圧にチャージされる。また、第１段ブートストラップ
４５０はキャパシタ５８０をチャージした後、第２段ブ
ートストラップ４６０において、ドライバ３８０はキャ
パシタ５８０の下部極板をＧＮＤに切り替えして、ブー
トストラップノード７８０はＧＮＤの１．６ボルト以下
に駆動されて、さらに低い電圧が提供される。トランジ
スタ２８８のベースは−０．８ボルト、エミッタ、コレ
クタとブートストラップノード７８０間の電圧は−１．
６ボルトにある場合、トランジスタ２８８は逆モードに
導通してしまう問題がある。すなわち、コレクタはエミ
ッタとして動作し、逆も同じようになる。このようなこ
とが起こると、ブートストラップノード７８０はＧＮＤ
に放電される。そのため、本発明のブートストラップ回
路の実施例においては、以下に述べるベースクランプ回
路のようなクランプ回路を有する必要があり、それによ
り、逆モード動作によるキャパシタ５８０の放電からト
ランジスタ２８８を保護する。
の実施例の回路を表す。図示したように、この特別な回
路は図１に示した実施例に比べて、第１段ブートストラ
ップ４５０と第２段ブートストラップ４６０からなる２
段ブートストラップ回路である。当然なことながら、本
発明のブートストラップ回路は任意の特別な段の数を有
してもよい。図３に示した実施例においては、キャパシ
タ５８０は１１ペコフラデーのオーダーにあり、キャパ
シタ５７０は４ペコフラデーのオーダーにある。これら
のキャパシタの容量はブートストラップノード７８０を
約ＧＮＤより２ボルト以下に駆動するよう選択される。
もちろん、本発明の範囲はこれに限定されるものではな
い。また、図３に示した実施例においては、ＧＮＤより
約０．８ボルト低い電圧にブートストラップノード７６
０を駆動する。その理由は、ノードはトランジスタ２８
８のベース−コレクタ接合に接続されたからである。約
−０．８ボルトにブートストラップノード７６０を駆動
することにより、トランジスタ２８８が飽和となり、コ
レクタ−エミッタ電圧は０．２ボルトよりも低く、そし
て、キャパシタ５８０は約電源電圧の０．２ボルト低い
電圧にチャージされる。また、第１段ブートストラップ
４５０はキャパシタ５８０をチャージした後、第２段ブ
ートストラップ４６０において、ドライバ３８０はキャ
パシタ５８０の下部極板をＧＮＤに切り替えして、ブー
トストラップノード７８０はＧＮＤの１．６ボルト以下
に駆動されて、さらに低い電圧が提供される。トランジ
スタ２８８のベースは−０．８ボルト、エミッタ、コレ
クタとブートストラップノード７８０間の電圧は−１．
６ボルトにある場合、トランジスタ２８８は逆モードに
導通してしまう問題がある。すなわち、コレクタはエミ
ッタとして動作し、逆も同じようになる。このようなこ
とが起こると、ブートストラップノード７８０はＧＮＤ
に放電される。そのため、本発明のブートストラップ回
路の実施例においては、以下に述べるベースクランプ回
路のようなクランプ回路を有する必要があり、それによ
り、逆モード動作によるキャパシタ５８０の放電からト
ランジスタ２８８を保護する。
【００１０】図４はさらに本発明のブートストラップ回
路の他の実施例を表す回路図である。以下に詳細に述べ
るように、この実施例においては、トランジスタ１０３
０のベースにクランプ回路を有する。図４にはＭＯＳ素
子９２０、１０２０、１０３２、１０３４を含み、さら
に、トランジスタ９３０と１０３０、及びキャパシタ９
６０と１０６０を含む。この実施例の動作は図３に示し
たものとほぼ同じで、ＭＯＳ素子１０３２と１０３４に
示されるベースクランプ回路が追加された。この回路に
よってトランジスタ１０３０の逆モード動作を禁止する
ことにより、ブートストラップの動作中における放電か
らキャパシタ１０６０を保護する。これに関しては、以
下さらに詳細に述べる。
路の他の実施例を表す回路図である。以下に詳細に述べ
るように、この実施例においては、トランジスタ１０３
０のベースにクランプ回路を有する。図４にはＭＯＳ素
子９２０、１０２０、１０３２、１０３４を含み、さら
に、トランジスタ９３０と１０３０、及びキャパシタ９
６０と１０６０を含む。この実施例の動作は図３に示し
たものとほぼ同じで、ＭＯＳ素子１０３２と１０３４に
示されるベースクランプ回路が追加された。この回路に
よってトランジスタ１０３０の逆モード動作を禁止する
ことにより、ブートストラップの動作中における放電か
らキャパシタ１０６０を保護する。これに関しては、以
下さらに詳細に述べる。
【００１１】図３の実施例によく相似し、図４の第１段
ブートストラップ９００は、図３について述べたよう
に、ブートストラップノード９９５はＧＮＤに切り替え
られて、トランジスタ１０３０はキャパシタ１０６０を
電源電圧よりトランジスタ１０３０のコレクタ−エミッ
タ飽和電圧を引いた電圧にチャージする場合、ブートス
トラップノード９５０を−０．８に「ブートストラッ
プ」させる。しかし、本実施例においては、時間遅延に
よりブートストラップノード１０３６はハイ状態に変わ
るため、ＭＯＳ素子１０３２を活性化して、トランジス
タ１０３０のベースクランプを提供する。ＭＯＳ素子１
０３２のゲートにかかる電圧は、ブートストラップノー
ド１０５０がＧＮＤ以下に駆動される場合、トランジス
タ１０３０のベース上の電圧をＧＮＤに引き下げる効果
がある。そのため、この実施例においては、ブートスト
ラップノード１０５５がＶＤＤＡからＧＮＤに切り替え
られる場合、ブートストラップノード１０５０は−１．
８ボルトに駆動される。図３に比べて、トランジスタ１
０３０は相変わらず逆モード動作を発生するが、このト
ランジスタのベース−コレクタ接合にかかる電圧は基本
的に零であるため、コレクタ−ベース接合は順バイアス
されることがないようになる。それにより、ブートスト
ラップノード１０５０は、逆モードで動作しているトラ
ンジスタの代わりに、単にＧＮＤに接続された逆バイア
スされたｐｎ接合に接続されるようになる。
ブートストラップ９００は、図３について述べたよう
に、ブートストラップノード９９５はＧＮＤに切り替え
られて、トランジスタ１０３０はキャパシタ１０６０を
電源電圧よりトランジスタ１０３０のコレクタ−エミッ
タ飽和電圧を引いた電圧にチャージする場合、ブートス
トラップノード９５０を−０．８に「ブートストラッ
プ」させる。しかし、本実施例においては、時間遅延に
よりブートストラップノード１０３６はハイ状態に変わ
るため、ＭＯＳ素子１０３２を活性化して、トランジス
タ１０３０のベースクランプを提供する。ＭＯＳ素子１
０３２のゲートにかかる電圧は、ブートストラップノー
ド１０５０がＧＮＤ以下に駆動される場合、トランジス
タ１０３０のベース上の電圧をＧＮＤに引き下げる効果
がある。そのため、この実施例においては、ブートスト
ラップノード１０５５がＶＤＤＡからＧＮＤに切り替え
られる場合、ブートストラップノード１０５０は−１．
８ボルトに駆動される。図３に比べて、トランジスタ１
０３０は相変わらず逆モード動作を発生するが、このト
ランジスタのベース−コレクタ接合にかかる電圧は基本
的に零であるため、コレクタ−ベース接合は順バイアス
されることがないようになる。それにより、ブートスト
ラップノード１０５０は、逆モードで動作しているトラ
ンジスタの代わりに、単にＧＮＤに接続された逆バイア
スされたｐｎ接合に接続されるようになる。
【００１２】ＭＯＳ素子１０３２を含んだクランプ回路
はブートストラップノード９５０、９５５、１０３６に
関する再生ループと構成する。このループを一回活性化
すると、ＭＯＳ素子１０３２を過負荷することはブート
ストラップ回路に一回２．４ボルトの「ハイ」状態のＶ
inを送ることによりリセットする有効な方法である。し
かし、これを完成するためにはＭＯＳ素子１０３２を過
負荷する十分大きなＭＯＳ素子９２０を必要とする。こ
れは割に大きな電流供給の不調を起こさせる。この問題
を回避するために、本実施例では、ＭＯＳ素子１０３４
が用いられ、一旦Ｖinがハイとなる場合、ループを破壊
する。このため、図４に示した実施例に基づいて、Ｖin
がローにある場合、クランプ回路は今度活性化され、図
４にあるブートストラップノード９５０はＧＮＤ以下に
駆動される。これはちょうどブートストラップノード１
０５５がハイからローに変わる前に起こる。Ｖinはハイ
になると、クランプ回路は不必要となる。
はブートストラップノード９５０、９５５、１０３６に
関する再生ループと構成する。このループを一回活性化
すると、ＭＯＳ素子１０３２を過負荷することはブート
ストラップ回路に一回２．４ボルトの「ハイ」状態のＶ
inを送ることによりリセットする有効な方法である。し
かし、これを完成するためにはＭＯＳ素子１０３２を過
負荷する十分大きなＭＯＳ素子９２０を必要とする。こ
れは割に大きな電流供給の不調を起こさせる。この問題
を回避するために、本実施例では、ＭＯＳ素子１０３４
が用いられ、一旦Ｖinがハイとなる場合、ループを破壊
する。このため、図４に示した実施例に基づいて、Ｖin
がローにある場合、クランプ回路は今度活性化され、図
４にあるブートストラップノード９５０はＧＮＤ以下に
駆動される。これはちょうどブートストラップノード１
０５５がハイからローに変わる前に起こる。Ｖinはハイ
になると、クランプ回路は不必要となる。
【００１３】さらに、クランプ回路を含んだ本発明のブ
ートストラップ回路は、バイポーラトランジスタにのみ
クランプとする回路に限定されるものではない。例え
ば、図５に示すように、この実施例におけるクランプ回
路はＭＯＳ素子１１３０の逆動作を禁止するために用い
られる。図５に示したように、ＭＯＳ素子１０３３はＭ
ＯＳ素子１１３０のゲートにクランプを提供し、その動
作は図４にあるＭＯＳ素子１０３２と同様である。ま
た、この図５に示したように、図４の第１段にあるバイ
ポーラトランジスタはこの実施例においてはＭＯＳ素子
９３１により置換された。当然なことながら、バイポー
ラトランジスタの使用に関して述べた０．６ボルトオー
ダーのベース−エミッタ電圧を有する利点はこの実施例
によっては得られない。
ートストラップ回路は、バイポーラトランジスタにのみ
クランプとする回路に限定されるものではない。例え
ば、図５に示すように、この実施例におけるクランプ回
路はＭＯＳ素子１１３０の逆動作を禁止するために用い
られる。図５に示したように、ＭＯＳ素子１０３３はＭ
ＯＳ素子１１３０のゲートにクランプを提供し、その動
作は図４にあるＭＯＳ素子１０３２と同様である。ま
た、この図５に示したように、図４の第１段にあるバイ
ポーラトランジスタはこの実施例においてはＭＯＳ素子
９３１により置換された。当然なことながら、バイポー
ラトランジスタの使用に関して述べた０．６ボルトオー
ダーのベース−エミッタ電圧を有する利点はこの実施例
によっては得られない。
【図１】本発明の基本的なブートストラップ回路の一実
施例を表す回路図。
施例を表す回路図。
【図２】従来の基本的なブートストラップ回路を表す回
路図。
路図。
【図３】本発明のブートストラップ回路の他の実施例を
表す図。
表す図。
【図４】本発明のブートストラップ回路の他の実施例を
表す図。
表す図。
【図５】本発明のブートストラップ回路の他の実施例を
表す図。
表す図。
１００、１５０ ブートストラップ ２００、３００ 電圧ドライバ ２５０ 第１電圧ドライバ ２５５ ＭＯＳ素子 ２６５、２７８、２８８ トランジスタ ２７０、３７０、２８０、３８０ ドライバ ３５０ 第２電圧ドライバ ４００ 時間遅延 ４５０、９００ 第１段ブートストラップ ４６０、１０００ 第２段ブートストラップ ５００、５５０、５７０、５８０ キャパシタ ６００ キャパシタ（ＣＬ） ７００、７５０、７６０、７８０ ブートストラップノ
ード ９１０、９１１、９４０、１０１０、１０１１ ドライ
バ ９２０、９３１、１０２０、１０３２、１０３３、１０
３４ ＭＯＳトランジスタ ９３０、１０３０ トランジスタ ９５０、９９５、１０３６、１０５０、１０５５ ブー
トストラップノード ９６０、１０６０ キャパシタ １１３０ ＭＯＳトランジスタ
ード ９１０、９１１、９４０、１０１０、１０１１ ドライ
バ ９２０、９３１、１０２０、１０３２、１０３３、１０
３４ ＭＯＳトランジスタ ９３０、１０３０ トランジスタ ９５０、９９５、１０３６、１０５０、１０５５ ブー
トストラップノード ９６０、１０６０ キャパシタ １１３０ ＭＯＳトランジスタ
Claims (7)
- 【請求項１】 ブートストラップノード（７５０、７６
０、７８０、９５０、１０５０）を形成するために、互
いに接続された１対のドライバ（２５０、３５０、２７
０、３７０、２８０、３８０、９１０、９４０、１０１
０、１０４０）を有するブートストラップ回路（１５
０、４５０、４６０、９００、１０００）を有する集積
回路において、 前記ブートストラップ回路は、前記ノード（７５０、７
６０、７８０、７９０、１０５０）に接続されたエミッ
タと、前記ドライバの一つ（２５０、２７０、２８０、
９１０、１０１０）の出力ポートに接続されたベースと
を有するバイポーラトランジスタ（２６５、２７８、２
８８、９３０、１０３０）を有することを特徴とする集
積回路。 - 【請求項２】 前記バイポーラトランジスタ（２６５、
２７８、２８８、９３０、１０３０）に接続されたベー
スクランプ回路をさらに有することを特徴とする請求項
１の集積回路。 - 【請求項３】 キャパシタ（５５０、５７０、５８０、
９６０、１０６０）の一つのサイドにブートストラップ
ノード（７５０、７６０、７８０、９５０、１０５０）
を提供するために、前記キャパシタ（５５０、５７０、
５８０、９６０、１０６０）を介して、それぞれの出力
ポートが接続された少なくとも二つのドライバ（１５
０、４５０、４６０、９００、１０００）と、 ＭＯＳトランジスタ（２５５、２７５、２８５、９２
０、１０２０）からなる出力段を含んだキャパシタ（５
５０、５７０、５８０、９６０、１０６０）のブートス
トラップノードのサイドに出力ポートを有する前記ドラ
イバの一つ（２５０、２７０、２８０、９１０、１０１
０）と、 ベースが前記ドライバの前記一つ（２５０、２７０、２
８０、９１０、１０１０）の入力ポートに接続され、エ
ミッタがブートストラップノード（７５０、７６０、７
８０、９５０、１０５０）に接続されるバイポーラトラ
ンジスタ（２６５、２７８、２８８、９３０、１０３
０）とを有することを特徴とするブートストラップ回路
（１５０、４５０、４６０、９００、１０００）。 - 【請求項４】 前記バイポーラトランジスタ（２６５、
２７８、２８８、９３０、１０３０）のベースに接続さ
れたベースクランプ回路をさらに有することを特徴とす
る請求項３のブートストラップ回路（１５０、４５０、
４６０、９００、１０００）。 - 【請求項５】 前記少なくとも２個のドライバ（２５
０、３５０、２７０、３７０、９１０、９４０）と、前
記キャパシタ（５５０、５７０、５８０、９６０）と、
前記バイポーラトランジスタ（２６５、２７８、９３
０）とから第１段（４５０、９００）を構成し、 前記第１段（４５０、９００）に接続された第２段（４
６０、１０００）を更に有し、 前記第２段（４６０、１０００）は、ブートストラップ
回路（４６０、１０００）を構成する為に、前記第２段
（４６０、１０００）には少なくとも２個のドライバ
（２８０、３８０、１０１０、１０４０）と、キャパシ
タ（５８０、１０６０）と、バイポーラトランジスタ
（２８８、１０３０）とを有することを特徴とする請求
項４のブートストラップ回路（１５０、４５０、４６
０、９００、１０００）。 - 【請求項６】 ブートストラップノード（７５０、７６
０、７８０、９５０、１０５０、９５１、１０５１）を
形成するために、互いに接続された１対のドライバ（２
５０、３５０、２７０、３７０、２８０、３８０、９１
０、９４０、１０１０、１０４０、９１１、９４１、１
０１１、１０４１）と、 ブートストラップノード（７５０、７６０、７８０、９
５０、１０５０、９５１、１０５１）に接続されたトラ
ンジスタ（２６５、２７８、２８８、９３０、１０３
０、９３１、１１３０）と、を有するブートストラップ
回路（１５０、４５０、４６０、９００、１０００、９
０１、１００１）において、 前記トランジスタ（２６５、２７８、２８８、９３０、
１０３０、９３１、１１３０）に接続されたクランプ回
路をさらに有することを特徴とするブートストラップ回
路（１５０、４５０、４６０、９００、１０００、９０
１、１００１）。 - 【請求項７】 前記トランジスタ（２６５、２７８、２
８８、９３０、１０３０、９３１、１１３０）はゲー
ト、ソース、ドレインを含んだＭＯＳトランジスタ（９
３１、１１３０）を有し、 前記ＭＯＳトランジスタ（９３１、１１３０）は、その
ゲートが前記ドライバ（９１１、１０１１）の一つの入
力ポートに接続され、そのソースは前記ノード（９５
１、１０５１）に接続され、前記クランプ回路は、ゲー
トクランプ回路を有することを特徴とする請求項６のブ
ートストラップ回路（１５０、４５０、４６０、９０
０、１０００、９０１、１００１）。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US253884 | 1994-06-03 | ||
| US08/253,884 US5929666A (en) | 1994-06-03 | 1994-06-03 | Bootstrap circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH089629A true JPH089629A (ja) | 1996-01-12 |
Family
ID=22962106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7152809A Pending JPH089629A (ja) | 1994-06-03 | 1995-05-29 | ブートストラップ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5929666A (ja) |
| EP (1) | EP0685941B1 (ja) |
| JP (1) | JPH089629A (ja) |
| DE (1) | DE69512705T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7248094B1 (en) * | 2004-11-24 | 2007-07-24 | Actel Corporation | Circuit and method for supplying programming potential at voltages larger than BVDss of programming transistors |
| US8363436B2 (en) * | 2009-12-10 | 2013-01-29 | Microsemi Corporation | Non-dissipative start up circuit |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3569742A (en) * | 1968-08-23 | 1971-03-09 | Gen Precision Systems Inc | Transistor switching circuit |
| US4275437A (en) * | 1979-02-16 | 1981-06-23 | Bell Telephone Laboratories, Incorporated | Semiconductor circuit for voltage conversion |
| JPS5687930A (en) * | 1979-12-20 | 1981-07-17 | Toshiba Corp | Switching circuit |
| EP0058958B1 (en) * | 1981-02-25 | 1986-10-29 | Kabushiki Kaisha Toshiba | Complementary mosfet logic circuit |
| JPS58185091A (ja) * | 1982-04-24 | 1983-10-28 | Toshiba Corp | 昇圧電圧出力回路および昇圧電圧出力回路を備えたアドレスデコ−ド回路 |
| JPS61120521A (ja) * | 1984-11-15 | 1986-06-07 | Mitsubishi Electric Corp | トランジスタ駆動回路 |
| JPS6471325A (en) * | 1987-09-11 | 1989-03-16 | Fujitsu Ltd | Bipolar cmos inverter |
| US4794280A (en) * | 1988-02-16 | 1988-12-27 | Texas Instruments Incorporated | Darlington bicmos driver circuit |
| US4965470A (en) * | 1989-01-30 | 1990-10-23 | Samsung Electronics Co., Ltd. | High integrated Bi-CMOS logic circuit |
| US5111077A (en) * | 1990-06-19 | 1992-05-05 | Intel Corporation | BiCMOS noninverting buffer and logic gates |
| JPH04287416A (ja) * | 1991-03-16 | 1992-10-13 | Fujitsu Ltd | 出力回路 |
-
1994
- 1994-06-03 US US08/253,884 patent/US5929666A/en not_active Expired - Lifetime
-
1995
- 1995-05-24 EP EP95303486A patent/EP0685941B1/en not_active Expired - Lifetime
- 1995-05-24 DE DE69512705T patent/DE69512705T2/de not_active Expired - Fee Related
- 1995-05-29 JP JP7152809A patent/JPH089629A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| DE69512705D1 (de) | 1999-11-18 |
| EP0685941B1 (en) | 1999-10-13 |
| US5929666A (en) | 1999-07-27 |
| EP0685941A2 (en) | 1995-12-06 |
| DE69512705T2 (de) | 2000-06-15 |
| EP0685941A3 (en) | 1996-09-25 |
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