JPH0897304A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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- JPH0897304A JPH0897304A JP6259094A JP25909494A JPH0897304A JP H0897304 A JPH0897304 A JP H0897304A JP 6259094 A JP6259094 A JP 6259094A JP 25909494 A JP25909494 A JP 25909494A JP H0897304 A JPH0897304 A JP H0897304A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0411—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having floating gates
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/683—Floating-gate IGFETs having only two programming levels programmed by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 書き込み、消去の両方をＦ−Ｎトンネリング
によって行いうるようにして、消費電流を低減化し、フ
ラッシュメモリを低電圧単一電源によって駆動しうるよ
うにする。 【構成】 ｐ型シリコン基板１０１の表面領域にソース
・ドレイン領域を構成するｎ型不純物拡散層１０５を形
成し、その上に酸化膜１０６を形成する。シリコン基板
上には、酸化膜１０７を介して一部ドレイン領域（１０
５）に重なるようにフローティングゲート１０８が形成
され、その上には酸化膜１１２、絶縁膜１１４を介して
コントロールゲート１１３が形成されている。酸化膜１
１２は、酸化膜１０７と絶縁膜１１４の合計膜厚より厚
くなるようにして、スプリットゲート領域でＦ−Ｎトン
ネリングが発生することのないようにする
によって行いうるようにして、消費電流を低減化し、フ
ラッシュメモリを低電圧単一電源によって駆動しうるよ
うにする。 【構成】 ｐ型シリコン基板１０１の表面領域にソース
・ドレイン領域を構成するｎ型不純物拡散層１０５を形
成し、その上に酸化膜１０６を形成する。シリコン基板
上には、酸化膜１０７を介して一部ドレイン領域（１０
５）に重なるようにフローティングゲート１０８が形成
され、その上には酸化膜１１２、絶縁膜１１４を介して
コントロールゲート１１３が形成されている。酸化膜１
１２は、酸化膜１０７と絶縁膜１１４の合計膜厚より厚
くなるようにして、スプリットゲート領域でＦ−Ｎトン
ネリングが発生することのないようにする
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に関し、特にフローティングゲートを有するメモリセ
ルを備え、一括消去が可能な不揮発性半導体記憶装置お
よびその製造方法に関するものである。
置に関し、特にフローティングゲートを有するメモリセ
ルを備え、一括消去が可能な不揮発性半導体記憶装置お
よびその製造方法に関するものである。
【０００２】
【従来の技術】一括消去が可能な不揮発性半導体記憶装
置においては、データの書き換えは、消去方式にＦ−Ｎ
（Fowler-Nordheim ）トンネル電流を用い、書き込み方
式にホットエレクトロン注入を用いている。この種半導
体記憶装置では、過剰消去が大きな問題となるが、各メ
モリセルがスプリットゲートを有するスプリットゲート
型不揮発性半導体記憶装置は、スプリット部分がセレク
トトランジスタの役割を果たすため、過剰消去状態が生
じ難いという特徴をもつ。
置においては、データの書き換えは、消去方式にＦ−Ｎ
（Fowler-Nordheim ）トンネル電流を用い、書き込み方
式にホットエレクトロン注入を用いている。この種半導
体記憶装置では、過剰消去が大きな問題となるが、各メ
モリセルがスプリットゲートを有するスプリットゲート
型不揮発性半導体記憶装置は、スプリット部分がセレク
トトランジスタの役割を果たすため、過剰消去状態が生
じ難いという特徴をもつ。
【０００３】図６は、消去にＦ−Ｎトンネル電流を用い
る方式の従来のスプリットゲート型不揮発性半導体記憶
装置のメモリセルの構造を示す断面図である。図６にお
いて、２０１はｐ型シリコン基板、２０５はソース・ド
レイン領域を構成するｎ型不純物拡散層、２０８はフロ
ーティングゲート、２１３はスプリットゲートを兼ねる
コントロールゲート、２０７はゲート絶縁膜であるシリ
コン酸化膜、２１２はコントロールゲート−フローティ
ングゲート間の層間膜とスプリット部分のゲート絶縁膜
を構成するシリコン酸化膜、２０６はフローティングゲ
ートおよびコントロールゲートから埋め込み拡散層（２
０５）を絶縁するためのシリコン酸化膜である。
る方式の従来のスプリットゲート型不揮発性半導体記憶
装置のメモリセルの構造を示す断面図である。図６にお
いて、２０１はｐ型シリコン基板、２０５はソース・ド
レイン領域を構成するｎ型不純物拡散層、２０８はフロ
ーティングゲート、２１３はスプリットゲートを兼ねる
コントロールゲート、２０７はゲート絶縁膜であるシリ
コン酸化膜、２１２はコントロールゲート−フローティ
ングゲート間の層間膜とスプリット部分のゲート絶縁膜
を構成するシリコン酸化膜、２０６はフローティングゲ
ートおよびコントロールゲートから埋め込み拡散層（２
０５）を絶縁するためのシリコン酸化膜である。
【０００４】消去にＦ−Ｎトンネル電流を用いる方式の
図６のデバイスでは、記憶内容の書き換えは以下のよう
に行う。消去は、コントロールゲート２１３および基板
を接地し、ドレイン領域となる、図の右側のｎ型不純物
拡散層２０５に例えば１２Ｖを印加し、ソース領域とな
る左側の不純物領域２０５を開放状態にする。このとき
フローティングゲートからドレイン領域へ電子が放出さ
れ、メモリトランジスタのしきい値電圧が低くなり、メ
モリセルは消去状態となる。
図６のデバイスでは、記憶内容の書き換えは以下のよう
に行う。消去は、コントロールゲート２１３および基板
を接地し、ドレイン領域となる、図の右側のｎ型不純物
拡散層２０５に例えば１２Ｖを印加し、ソース領域とな
る左側の不純物領域２０５を開放状態にする。このとき
フローティングゲートからドレイン領域へ電子が放出さ
れ、メモリトランジスタのしきい値電圧が低くなり、メ
モリセルは消去状態となる。
【０００５】書き込みは、コントロールゲート２１３に
例えば１２Ｖを印加し、ドレイン領域（右側のｎ型不純
物拡散層２０５）には５Ｖ〜８Ｖを印加し、ソース（左
側のｎ型不純物拡散層２０５）および基板は接地した状
態にする。このときチャネルに０．５〜１ｍＡ程度の電
流が流れ、ホットエレクトロンが発生する。このホット
エレクトロンの一部がフローティングゲート２０８に注
入され、これによりメモリトランジスタのしきい値電圧
が高くなり、メモリセルは書き込み状態となる。
例えば１２Ｖを印加し、ドレイン領域（右側のｎ型不純
物拡散層２０５）には５Ｖ〜８Ｖを印加し、ソース（左
側のｎ型不純物拡散層２０５）および基板は接地した状
態にする。このときチャネルに０．５〜１ｍＡ程度の電
流が流れ、ホットエレクトロンが発生する。このホット
エレクトロンの一部がフローティングゲート２０８に注
入され、これによりメモリトランジスタのしきい値電圧
が高くなり、メモリセルは書き込み状態となる。
【０００６】図６の構造のメモリトランジスタにおい
て、書き込み、消去時の電圧を低電圧化するためには、
フローティングゲート下のゲート酸化膜を薄膜化する必
要がある。ゲート酸化膜の薄膜化により、消去時のドレ
イン電圧の低電圧化と書き込み時のコントロールゲート
電圧の低電圧化を実現できる。このとき、書き込み時に
メモリトランジスタに流れる電流は増加するか、または
変わらない。
て、書き込み、消去時の電圧を低電圧化するためには、
フローティングゲート下のゲート酸化膜を薄膜化する必
要がある。ゲート酸化膜の薄膜化により、消去時のドレ
イン電圧の低電圧化と書き込み時のコントロールゲート
電圧の低電圧化を実現できる。このとき、書き込み時に
メモリトランジスタに流れる電流は増加するか、または
変わらない。
【０００７】なお、この種スプリットゲート型不揮発性
半導体記憶装置は、特開昭６２−２７１４７４号公報、
特開平２−１１８９９７号公報等により公知となってい
る。また、特開昭６０−１６１６７３号公報には、タイ
プの異なるメモリセルをもつ半導体記憶装置に関するも
のであるが、消去および書き込みの両方をトンネル電流
によって行うことが記載されている。
半導体記憶装置は、特開昭６２−２７１４７４号公報、
特開平２−１１８９９７号公報等により公知となってい
る。また、特開昭６０−１６１６７３号公報には、タイ
プの異なるメモリセルをもつ半導体記憶装置に関するも
のであるが、消去および書き込みの両方をトンネル電流
によって行うことが記載されている。
【０００８】
【発明が解決しようとする課題】上述した従来のスプリ
ットゲート型不揮発性半導体記憶装置では、書き込みに
ホットエレクトロン注入を用いているために書き込み時
の消費電流が大きい。また、ゲート酸化膜を薄膜化して
もコントロールゲート等への印加電圧を低下させること
はできるが、消費電流はほとんど変わらない。而して、
このような大電流が必要となる場合には、集積回路内に
搭載する昇圧回路によってこの消費電流を賄うことは殆
ど不可能である。このため、従来の半導体記憶装置で
は、５Ｖ以下、例えば３Ｖの単一低電圧電源化は困難で
あった。
ットゲート型不揮発性半導体記憶装置では、書き込みに
ホットエレクトロン注入を用いているために書き込み時
の消費電流が大きい。また、ゲート酸化膜を薄膜化して
もコントロールゲート等への印加電圧を低下させること
はできるが、消費電流はほとんど変わらない。而して、
このような大電流が必要となる場合には、集積回路内に
搭載する昇圧回路によってこの消費電流を賄うことは殆
ど不可能である。このため、従来の半導体記憶装置で
は、５Ｖ以下、例えば３Ｖの単一低電圧電源化は困難で
あった。
【０００９】そこで、特開昭６０−１６１６７３号公報
に記載された書き込み、消去方法を図６の従来例に適用
することにより、すなわち、書き込み、消去の両方にＦ
−Ｎトンネル電流を利用するようにすることにより、消
費電流の低減化を図ることも一応は考えられる。しか
し、この場合には、書き込み時にコントロールゲートに
高電圧を印加することが必要になる。そして、このと
き、スプリットゲート（コントロールゲート）−基板間
の酸化膜は十分に厚くないために、スプリットゲート−
基板間にＦ−Ｎトンネル電流が流れる。このため、スプ
リットゲート領域上の酸化膜の劣化が起こり、また、酸
化膜に注入された電子によりスプリットゲート領域のし
きい値電圧が変化してメモリトランジスタの動作が不安
定になる。
に記載された書き込み、消去方法を図６の従来例に適用
することにより、すなわち、書き込み、消去の両方にＦ
−Ｎトンネル電流を利用するようにすることにより、消
費電流の低減化を図ることも一応は考えられる。しか
し、この場合には、書き込み時にコントロールゲートに
高電圧を印加することが必要になる。そして、このと
き、スプリットゲート（コントロールゲート）−基板間
の酸化膜は十分に厚くないために、スプリットゲート−
基板間にＦ−Ｎトンネル電流が流れる。このため、スプ
リットゲート領域上の酸化膜の劣化が起こり、また、酸
化膜に注入された電子によりスプリットゲート領域のし
きい値電圧が変化してメモリトランジスタの動作が不安
定になる。
【００１０】この場合に、スプリットゲート部のゲート
絶縁膜を厚くすれば、コントロールゲート−基板間のＦ
−Ｎトンネル電流は防止できるが、従来のメモリセルで
は、スプリットゲート部のゲート酸化膜と、フローティ
ングゲート−コントロールゲート間の酸化膜とが同一の
熱酸化工程により形成されているため、ゲート間絶縁膜
の膜厚も厚くなってしまい、コントロールゲートのフロ
ーティングゲートに対する制御性が低下して書き込み時
や消去時の電子の注入／放出効率が低下する。あるい
は、また、書き込み時や消去時のコントロールゲートへ
の印加電圧を一層高電圧化することが必要となる。
絶縁膜を厚くすれば、コントロールゲート−基板間のＦ
−Ｎトンネル電流は防止できるが、従来のメモリセルで
は、スプリットゲート部のゲート酸化膜と、フローティ
ングゲート−コントロールゲート間の酸化膜とが同一の
熱酸化工程により形成されているため、ゲート間絶縁膜
の膜厚も厚くなってしまい、コントロールゲートのフロ
ーティングゲートに対する制御性が低下して書き込み時
や消去時の電子の注入／放出効率が低下する。あるい
は、また、書き込み時や消去時のコントロールゲートへ
の印加電圧を一層高電圧化することが必要となる。
【００１１】本発明は以上の状況に鑑みてなされたもの
であって、その目的は、スプリットゲート型不揮発性半
導体記憶装置において、書き込み、消去をともにＦ−Ｎ
トンネル電流を用いて行い得るようにして低電圧単一電
源化を実現するとともに、トランジスタ特性が劣化する
ことがなくまたコントロールゲートの制御性が低下する
ことのないようにすることである。
であって、その目的は、スプリットゲート型不揮発性半
導体記憶装置において、書き込み、消去をともにＦ−Ｎ
トンネル電流を用いて行い得るようにして低電圧単一電
源化を実現するとともに、トランジスタ特性が劣化する
ことがなくまたコントロールゲートの制御性が低下する
ことのないようにすることである。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、第１導電型半導体基板または第１
導電型半導体領域の表面領域内に第２導電型のソース領
域およびドレイン領域が形成され、ソース・ドレイン領
域間のドレイン領域寄りの第１のチャネル領域上に第１
の絶縁膜、フローティングゲート、第２の絶縁膜および
コントロールゲートがこの順で積層され、ソース・ドレ
イン領域間のソース寄りの第２のチャネル領域上に第３
の絶縁膜およびスプリットゲートがこの順で形成され、
前記コントロールゲートと前記スプリットゲートとが電
気的に接続されている不揮発性半導体記憶装置におい
て、 前記第１、第２、第３の絶縁膜のうち、前記第１
の絶縁膜が最も薄く、前記第３の絶縁膜が最も厚いこと
を特徴とする不揮発性半導体記憶装置、が提供される。
め、本発明によれば、第１導電型半導体基板または第１
導電型半導体領域の表面領域内に第２導電型のソース領
域およびドレイン領域が形成され、ソース・ドレイン領
域間のドレイン領域寄りの第１のチャネル領域上に第１
の絶縁膜、フローティングゲート、第２の絶縁膜および
コントロールゲートがこの順で積層され、ソース・ドレ
イン領域間のソース寄りの第２のチャネル領域上に第３
の絶縁膜およびスプリットゲートがこの順で形成され、
前記コントロールゲートと前記スプリットゲートとが電
気的に接続されている不揮発性半導体記憶装置におい
て、 前記第１、第２、第３の絶縁膜のうち、前記第１
の絶縁膜が最も薄く、前記第３の絶縁膜が最も厚いこと
を特徴とする不揮発性半導体記憶装置、が提供される。
【００１３】また、本発明によれば、（１）第１導電型
の半導体基板または第１導電型の半導体領域上に設定さ
れた素子領域上に選択的に耐酸化性膜を形成する工程
と、（２）前記耐酸化性膜をマスクとして第２導電型不
純物を導入してソース領域とドレイン領域を構成する第
２導電型拡散層を形成する工程と、（３）前記耐酸化性
膜をマスクとして熱酸化を行って、前記第２導電型拡散
層上に比較的厚い第４の絶縁膜を形成する工程と、
（４）前記耐酸化性膜を除去し、その除去領域に熱酸化
により第１の絶縁膜を形成する工程と、（５）第１の絶
縁膜上に第１の導電層を形成し、該第１の導電層上にシ
リコン窒化膜を含み、膜厚が前記第１の絶縁膜より厚い
第２の絶縁膜を形成する工程と、（６）前記第２の絶縁
膜および前記第１の導電層をパターニングして、前記第
１の導電層によりチャネル領域の中間部上から前記ドレ
イン領域上にまで延在するフローティングゲート材料層
を形成する工程と、（７）前記第２の絶縁膜をマスクと
して熱酸化を行って前記ソース領域寄りのチャネル領域
上に前記第２の絶縁膜より厚い第３の絶縁膜を形成する
工程と、（８）全面に第２の導電層を形成し、該第２の
導電層および前記フローティングゲート材料層を同一パ
ターンでパターニングしてスプリットゲートを兼ねるコ
ントロールゲートおよびフローティングゲートを形成す
る工程と、を含むことを特徴とする不揮発性半導体記憶
装置の製造方法、が提供される。
の半導体基板または第１導電型の半導体領域上に設定さ
れた素子領域上に選択的に耐酸化性膜を形成する工程
と、（２）前記耐酸化性膜をマスクとして第２導電型不
純物を導入してソース領域とドレイン領域を構成する第
２導電型拡散層を形成する工程と、（３）前記耐酸化性
膜をマスクとして熱酸化を行って、前記第２導電型拡散
層上に比較的厚い第４の絶縁膜を形成する工程と、
（４）前記耐酸化性膜を除去し、その除去領域に熱酸化
により第１の絶縁膜を形成する工程と、（５）第１の絶
縁膜上に第１の導電層を形成し、該第１の導電層上にシ
リコン窒化膜を含み、膜厚が前記第１の絶縁膜より厚い
第２の絶縁膜を形成する工程と、（６）前記第２の絶縁
膜および前記第１の導電層をパターニングして、前記第
１の導電層によりチャネル領域の中間部上から前記ドレ
イン領域上にまで延在するフローティングゲート材料層
を形成する工程と、（７）前記第２の絶縁膜をマスクと
して熱酸化を行って前記ソース領域寄りのチャネル領域
上に前記第２の絶縁膜より厚い第３の絶縁膜を形成する
工程と、（８）全面に第２の導電層を形成し、該第２の
導電層および前記フローティングゲート材料層を同一パ
ターンでパターニングしてスプリットゲートを兼ねるコ
ントロールゲートおよびフローティングゲートを形成す
る工程と、を含むことを特徴とする不揮発性半導体記憶
装置の製造方法、が提供される。
【００１４】
【作用】本発明によれば、フローティングゲート下のゲ
ート絶縁膜、フローティングゲート−コントロールゲー
ト間の絶縁膜、スプリットゲート部のゲート絶縁膜がこ
の順に厚くなるようになされている。これにより、書き
込み時および消去時に各部に適切な電圧を印加すること
により、Ｆ−Ｎトンネル電流によりフローティングゲー
トへの電子の注入と電子の放出が可能となる。そして、
フローティングゲートへの電子注入時にコントロールゲ
ートに高電圧を印加してもスプリットゲート部において
コントロールゲートへの電子のトンネリングを防止する
ことができる。また、ゲート間絶縁膜の膜厚を過度に厚
くしないようにできるので、コントロールゲートに係る
結合容量比を低下させないようにすることができ、コン
トロールゲートの制御性を低下させないようにすること
ができる。
ート絶縁膜、フローティングゲート−コントロールゲー
ト間の絶縁膜、スプリットゲート部のゲート絶縁膜がこ
の順に厚くなるようになされている。これにより、書き
込み時および消去時に各部に適切な電圧を印加すること
により、Ｆ−Ｎトンネル電流によりフローティングゲー
トへの電子の注入と電子の放出が可能となる。そして、
フローティングゲートへの電子注入時にコントロールゲ
ートに高電圧を印加してもスプリットゲート部において
コントロールゲートへの電子のトンネリングを防止する
ことができる。また、ゲート間絶縁膜の膜厚を過度に厚
くしないようにできるので、コントロールゲートに係る
結合容量比を低下させないようにすることができ、コン
トロールゲートの制御性を低下させないようにすること
ができる。
【００１５】したがって、本発明によれば、トランジス
タ特性を劣化させることなく、また電子の注入／放出効
率を低下させることなく、書き込み、消去の両方をＦ−
Ｎトンネル電流によって行うことが可能となる。而し
て、Ｆ−Ｎトンネリングによる電子注入では、必要なセ
ル当たりの消費電流は１ｐＡ〜１０ｐＡ程度とホットエ
レクトロンを用いる場合に比較して激減する。したがっ
て、チップ内の昇圧回路による給電で対応することが可
能となり、５Ｖ以下の単一低電圧電源化を実現すること
が可能となる。
タ特性を劣化させることなく、また電子の注入／放出効
率を低下させることなく、書き込み、消去の両方をＦ−
Ｎトンネル電流によって行うことが可能となる。而し
て、Ｆ−Ｎトンネリングによる電子注入では、必要なセ
ル当たりの消費電流は１ｐＡ〜１０ｐＡ程度とホットエ
レクトロンを用いる場合に比較して激減する。したがっ
て、チップ内の昇圧回路による給電で対応することが可
能となり、５Ｖ以下の単一低電圧電源化を実現すること
が可能となる。
【００１６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例のメモ
リセルの構造を示す断面図であり、図２はそのメモリセ
ルアレイ部の概略平面図である。図１は、図２のＡ−Ａ
線での断面図である。
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例のメモ
リセルの構造を示す断面図であり、図２はそのメモリセ
ルアレイ部の概略平面図である。図１は、図２のＡ−Ａ
線での断面図である。
【００１７】図１、図２において、１０１はｐ型シリコ
ン基板、１０５はソース・ドレイン領域を構成するｎ型
不純物拡散層、１０６はシリコン基板表面を酸化して形
成したシリコン酸化膜、１０８はフローティングゲー
ト、１１３はスプリットゲートを兼ねるコントロールゲ
ート、１０７は上記フローティングゲート１０８と基板
間に形成された、トンネリング絶縁膜となるシリコン酸
化膜、１１２はスプリットゲート領域のゲート絶縁膜を
構成するシリコン酸化膜、１１４はコントロールゲート
−フローティングゲート間に形成されたゲート間絶縁膜
であり、ＯＮＯ構造になっている。図２に示されるよう
に、ｎ型不純物拡散層１０５はビット線を兼ねており、
また、コントロールゲート１１３はワード線を兼ねてい
る。なお、実施例としては、ｐ型シリコン基板を用いる
場合について示したが、ｐ型またはｎ型基板上に形成し
たｐウェルにメモリセルを形成するようにしてもよい。
ン基板、１０５はソース・ドレイン領域を構成するｎ型
不純物拡散層、１０６はシリコン基板表面を酸化して形
成したシリコン酸化膜、１０８はフローティングゲー
ト、１１３はスプリットゲートを兼ねるコントロールゲ
ート、１０７は上記フローティングゲート１０８と基板
間に形成された、トンネリング絶縁膜となるシリコン酸
化膜、１１２はスプリットゲート領域のゲート絶縁膜を
構成するシリコン酸化膜、１１４はコントロールゲート
−フローティングゲート間に形成されたゲート間絶縁膜
であり、ＯＮＯ構造になっている。図２に示されるよう
に、ｎ型不純物拡散層１０５はビット線を兼ねており、
また、コントロールゲート１１３はワード線を兼ねてい
る。なお、実施例としては、ｐ型シリコン基板を用いる
場合について示したが、ｐ型またはｎ型基板上に形成し
たｐウェルにメモリセルを形成するようにしてもよい。
【００１８】次に、本実施例に係る不揮発性半導体記憶
装置の動作について説明する。本発明では、書き込み状
態を低しきい値電圧状態（電子放出状態）とし、消去状
態を高しきい値電圧状態（電子注入状態）とする。書き
込みは、コントロールゲート１１３に例えば−８Ｖ、ド
レイン領域（図１においては、右側のｎ型不純物拡散層
１０５）に５Ｖを印加し、ソース（図１においては、左
側のｎ型不純物拡散層１０５）はオープン、基板は接地
の状態とする。電子はフローティングゲートからドレイ
ンへＦ−Ｎトンネリングにより引き抜かれ、メモリトラ
ンジスタのしきい値電圧は低くなる。
装置の動作について説明する。本発明では、書き込み状
態を低しきい値電圧状態（電子放出状態）とし、消去状
態を高しきい値電圧状態（電子注入状態）とする。書き
込みは、コントロールゲート１１３に例えば−８Ｖ、ド
レイン領域（図１においては、右側のｎ型不純物拡散層
１０５）に５Ｖを印加し、ソース（図１においては、左
側のｎ型不純物拡散層１０５）はオープン、基板は接地
の状態とする。電子はフローティングゲートからドレイ
ンへＦ−Ｎトンネリングにより引き抜かれ、メモリトラ
ンジスタのしきい値電圧は低くなる。
【００１９】消去は、コントロールゲート１１３に高電
圧例えば１６Ｖを印加し、ドレイン、ソース、基板を全
て接地状態にする。電子はＦ−Ｎトンネリングによって
基板またはドレインからフローティングゲートに注入さ
れる。この状態において、スプリットゲート部の酸化膜
厚が十分であるため、従来例のばあいのようにスプリッ
トゲートへＦ−Ｎトンネル電流が流れてしまうことはな
い。したがって、コントロールゲートへの高電圧印加に
よって、スプリットゲート領域の酸化膜が劣化を起こす
ことはない。
圧例えば１６Ｖを印加し、ドレイン、ソース、基板を全
て接地状態にする。電子はＦ−Ｎトンネリングによって
基板またはドレインからフローティングゲートに注入さ
れる。この状態において、スプリットゲート部の酸化膜
厚が十分であるため、従来例のばあいのようにスプリッ
トゲートへＦ−Ｎトンネル電流が流れてしまうことはな
い。したがって、コントロールゲートへの高電圧印加に
よって、スプリットゲート領域の酸化膜が劣化を起こす
ことはない。
【００２０】また、読み出しは、コントロールゲートに
３〜５Ｖを、ドレインに１Ｖ程度を印加し、ソースおよ
び基板を接地電位とし、ドレイン電流の有無を検出する
ことによって行う。本発明では、フローティングゲート
−コントロールゲート層間のゲート間絶縁膜の膜厚を変
えることなく、つまりセルの結合容量比を下げることな
く、スプリットゲート領域の酸化膜厚をＦ−Ｎトンネリ
ングを起こすことのない膜厚としている。これにより、
コントロールゲートの制御性を犠牲にすることなく、電
子注入（本発明においては消去）を低消費電流で行うこ
とが可能になり、低電圧単一電源化を実現できる。
３〜５Ｖを、ドレインに１Ｖ程度を印加し、ソースおよ
び基板を接地電位とし、ドレイン電流の有無を検出する
ことによって行う。本発明では、フローティングゲート
−コントロールゲート層間のゲート間絶縁膜の膜厚を変
えることなく、つまりセルの結合容量比を下げることな
く、スプリットゲート領域の酸化膜厚をＦ−Ｎトンネリ
ングを起こすことのない膜厚としている。これにより、
コントロールゲートの制御性を犠牲にすることなく、電
子注入（本発明においては消去）を低消費電流で行うこ
とが可能になり、低電圧単一電源化を実現できる。
【００２１】次に、図３、図４を参照してこの実施例の
製造方法について説明する。なお、図３（ａ）〜（ｄ）
および図４（ａ）〜（ｄ）は、第１の実施例の製造方法
を説明するための工程順断面図である。まず、例えばｐ
型シリコン基板１０１の表面に素子分離領域（図示な
し）を形成した後、図３（ａ）に示すように、素子領域
にシリコン酸化膜１０２を例えば熱酸化法により形成
し、ＣＶＤ（ Chemical Vapor Deposition）法によりシ
リコン窒化膜１０３を例えば３００ｎｍの膜厚に成長さ
せ、フォトリソグラフィ法およびドライエッチング法を
適用して、チャネル領域のパターンが残るようにパター
ニングする。
製造方法について説明する。なお、図３（ａ）〜（ｄ）
および図４（ａ）〜（ｄ）は、第１の実施例の製造方法
を説明するための工程順断面図である。まず、例えばｐ
型シリコン基板１０１の表面に素子分離領域（図示な
し）を形成した後、図３（ａ）に示すように、素子領域
にシリコン酸化膜１０２を例えば熱酸化法により形成
し、ＣＶＤ（ Chemical Vapor Deposition）法によりシ
リコン窒化膜１０３を例えば３００ｎｍの膜厚に成長さ
せ、フォトリソグラフィ法およびドライエッチング法を
適用して、チャネル領域のパターンが残るようにパター
ニングする。
【００２２】次に、図３（ｂ）に示すように、熱酸化法
によりシリコン酸化膜１０４を形成し、シリコン窒化膜
１０３をマスクにしてｎ型不純物例えば砒素を、エネル
ギー：７０ｋｅＶ、ドーズ：５Ｅ１５ｃｍ-2の条件でイ
オン注入し、Ｎ2 雰囲気中で例えば９００℃で拡散する
ことによりソース・ドレイン領域となるｎ型不純物拡散
層１０５を形成する。
によりシリコン酸化膜１０４を形成し、シリコン窒化膜
１０３をマスクにしてｎ型不純物例えば砒素を、エネル
ギー：７０ｋｅＶ、ドーズ：５Ｅ１５ｃｍ-2の条件でイ
オン注入し、Ｎ2 雰囲気中で例えば９００℃で拡散する
ことによりソース・ドレイン領域となるｎ型不純物拡散
層１０５を形成する。
【００２３】次に、図３（ｃ）に示すように、シリコン
窒化膜１０３をマスクに熱酸化することにより、ｎ型不
純物拡散層１０５上に膜厚約１００ｎｍのシリコン酸化
膜１０６を形成する。その後、図３（ｄ）に示すよう
に、シリコン窒化膜１０３とシリコン酸化膜１０２をウ
エットエッチングにより除去し、チャネル領域のシリコ
ン基板表面を露出させる。
窒化膜１０３をマスクに熱酸化することにより、ｎ型不
純物拡散層１０５上に膜厚約１００ｎｍのシリコン酸化
膜１０６を形成する。その後、図３（ｄ）に示すよう
に、シリコン窒化膜１０３とシリコン酸化膜１０２をウ
エットエッチングにより除去し、チャネル領域のシリコ
ン基板表面を露出させる。
【００２４】次に、図４（ａ）に示すように、熱酸化法
によりトンネル酸化膜としてシリコン酸化膜１０７を例
えば８ｎｍの膜厚に形成する。この熱酸化を通常の熱酸
化法に代え、ＲＴＯ（Rapid Thermal Oxidation ；高温
熱酸化）法により行ってもよい。さらに、トンネル酸化
膜の信頼性を向上させるために、酸素に加え、Ｎ2 Ｏあ
るいはＮＨ3 を含む雰囲気中でＲＴＯ法による酸化を行
い、シリコン窒化酸化膜を形成するようにしてもよい。
によりトンネル酸化膜としてシリコン酸化膜１０７を例
えば８ｎｍの膜厚に形成する。この熱酸化を通常の熱酸
化法に代え、ＲＴＯ（Rapid Thermal Oxidation ；高温
熱酸化）法により行ってもよい。さらに、トンネル酸化
膜の信頼性を向上させるために、酸素に加え、Ｎ2 Ｏあ
るいはＮＨ3 を含む雰囲気中でＲＴＯ法による酸化を行
い、シリコン窒化酸化膜を形成するようにしてもよい。
【００２５】続いて、図４（ｂ）に示すように、ＣＶＤ
法により、ポリシリコン膜１０８ａを１５０ｎｍ成長さ
せ、その上に、例えばＨＴＯ（ High Temperature ＣＶ
Ｄ Oxide；高温ＣＶＤ）法によりシリコン酸化膜１０９
を６ｎｍの膜厚に、続いてＣＶＤ法によりシリコン窒化
膜１１０を８ｎｍの膜厚に、さらにＨＴＯ法によりシリ
コン酸化膜１１１を５ｎｍの膜厚にそれぞれ成長させ
る。そして、フォトリソグラフィ法およびＲＩＥ（Reac
tive Ion Etching）法を用いて、チャネル中央からドレ
イン側にフローティングゲートが形成されるようにパタ
ーニングする。これにより、チャネル中央からソース領
域にかけてスプリットゲート領域が形成される。
法により、ポリシリコン膜１０８ａを１５０ｎｍ成長さ
せ、その上に、例えばＨＴＯ（ High Temperature ＣＶ
Ｄ Oxide；高温ＣＶＤ）法によりシリコン酸化膜１０９
を６ｎｍの膜厚に、続いてＣＶＤ法によりシリコン窒化
膜１１０を８ｎｍの膜厚に、さらにＨＴＯ法によりシリ
コン酸化膜１１１を５ｎｍの膜厚にそれぞれ成長させ
る。そして、フォトリソグラフィ法およびＲＩＥ（Reac
tive Ion Etching）法を用いて、チャネル中央からドレ
イン側にフローティングゲートが形成されるようにパタ
ーニングする。これにより、チャネル中央からソース領
域にかけてスプリットゲート領域が形成される。
【００２６】次に、図４（ｃ）に示すように、シリコン
酸化膜１１１とシリコン窒化膜１１０をマスクにして、
熱酸化を行い、スプリットゲート領域とポリシリコン膜
１０８ａの側壁に、シリコン酸化膜１１２を３０ｎｍの
膜厚に成長させる。次に、図４（ｄ）に示すように、Ｃ
ＶＤ法によりポリシリコンを２５０ｎｍの膜厚に成長さ
せ、フォトリソグラフィ法およびＲＩＥ法を用いて、ポ
リシリコン膜、シリコン酸化膜１１１、シリコン窒化膜
１１０、シリコン酸化膜１０９、ポリシリコン膜１０８
ａをパターニングして、コントロールゲート１１３、フ
ローティングゲート１０８を形成する。コントロールゲ
ート１１３をポリシリコンに代えポリサイド膜によって
形成するようにしてもよい。
酸化膜１１１とシリコン窒化膜１１０をマスクにして、
熱酸化を行い、スプリットゲート領域とポリシリコン膜
１０８ａの側壁に、シリコン酸化膜１１２を３０ｎｍの
膜厚に成長させる。次に、図４（ｄ）に示すように、Ｃ
ＶＤ法によりポリシリコンを２５０ｎｍの膜厚に成長さ
せ、フォトリソグラフィ法およびＲＩＥ法を用いて、ポ
リシリコン膜、シリコン酸化膜１１１、シリコン窒化膜
１１０、シリコン酸化膜１０９、ポリシリコン膜１０８
ａをパターニングして、コントロールゲート１１３、フ
ローティングゲート１０８を形成する。コントロールゲ
ート１１３をポリシリコンに代えポリサイド膜によって
形成するようにしてもよい。
【００２７】［第２の実施例］次に、図５を参照して本
発明の第２の実施例について説明する。なお、図５
（ａ）乃至（ｄ）は、第２の実施例の製造方法を説明す
るための工程順断面図である。本実施例においても、図
４（ｂ）に示すシリコン窒化膜１１０を成長させるとこ
ろまでは先の実施例の場合と同じである。よって、本実
施例の説明はシリコン窒化膜１１０成長後の工程につい
て行うことにする。
発明の第２の実施例について説明する。なお、図５
（ａ）乃至（ｄ）は、第２の実施例の製造方法を説明す
るための工程順断面図である。本実施例においても、図
４（ｂ）に示すシリコン窒化膜１１０を成長させるとこ
ろまでは先の実施例の場合と同じである。よって、本実
施例の説明はシリコン窒化膜１１０成長後の工程につい
て行うことにする。
【００２８】図５（ａ）に示すように、シリコン酸化膜
１０９上にシリコン窒化膜１１０を約８ｎｍ成長させた
後、チャネル中央からドレイン側にフローティングゲー
トが形成されるようにシリコン窒化膜１１０、シリコン
酸化膜１０９およびポリシリコン膜１０８ａをパターニ
ングする。これにより、チャネル中央からソース領域に
かけてスプリットゲート領域が形成される。次に、図５
（ｂ）に示すように、シリコン窒化膜１１０をマスクに
して熱酸化を行い、スプリットゲート領域とポリシリコ
ン膜１０８ａの側壁に、膜厚約２５ｎｍのシリコン酸化
膜１１５を形成する。
１０９上にシリコン窒化膜１１０を約８ｎｍ成長させた
後、チャネル中央からドレイン側にフローティングゲー
トが形成されるようにシリコン窒化膜１１０、シリコン
酸化膜１０９およびポリシリコン膜１０８ａをパターニ
ングする。これにより、チャネル中央からソース領域に
かけてスプリットゲート領域が形成される。次に、図５
（ｂ）に示すように、シリコン窒化膜１１０をマスクに
して熱酸化を行い、スプリットゲート領域とポリシリコ
ン膜１０８ａの側壁に、膜厚約２５ｎｍのシリコン酸化
膜１１５を形成する。
【００２９】次に、図５（ｃ）に示すように、その上に
例えばＨＴＯ法によりシリコン酸化膜１１６を厚さ５ｎ
ｍに成長させる。次いで、図５（ｄ）に示すように、Ｃ
ＶＤ法によりポリシリコンを例えば１５０ｎｍの厚さに
成長させその上にスパッタ法により膜厚１００ｎｍのチ
タンシリサイドを成長させて、コントロールゲートを形
成するためのポリサイド膜を形成する。続いて、このポ
リサイド膜とその下層のシリコン酸化膜１１６、シリコ
ン窒化膜１１０、シリコン酸化膜１０９、ポリシリコン
膜１０８ａをパターニングして、コントロールゲート１
１３、フローティングゲート１０８を形成する。
例えばＨＴＯ法によりシリコン酸化膜１１６を厚さ５ｎ
ｍに成長させる。次いで、図５（ｄ）に示すように、Ｃ
ＶＤ法によりポリシリコンを例えば１５０ｎｍの厚さに
成長させその上にスパッタ法により膜厚１００ｎｍのチ
タンシリサイドを成長させて、コントロールゲートを形
成するためのポリサイド膜を形成する。続いて、このポ
リサイド膜とその下層のシリコン酸化膜１１６、シリコ
ン窒化膜１１０、シリコン酸化膜１０９、ポリシリコン
膜１０８ａをパターニングして、コントロールゲート１
１３、フローティングゲート１０８を形成する。
【００３０】
【発明の効果】以上説明したように、本発明は、スプリ
ットゲート型メモリセルにおいて、フローティングゲー
ト用ゲート酸化膜をＦ−Ｎトンネリングが可能な膜厚と
し、スプリットゲート部のゲート酸化膜をＦ−Ｎトンネ
リングを起こすことのない膜厚とし、さらにゲート間絶
縁膜をコントロールゲートの制御性を低下せしめない膜
厚としたものであるので、スプリットゲート部の酸化膜
の劣化を招くことなく、書き込み・消去をともに安定し
てＦ−Ｎトンネル電流を用いて行うことができるように
なる。したがって、本発明によれば、電子注入時の消費
電流を激減させることができ、低電圧単一電源化が可能
となる。
ットゲート型メモリセルにおいて、フローティングゲー
ト用ゲート酸化膜をＦ−Ｎトンネリングが可能な膜厚と
し、スプリットゲート部のゲート酸化膜をＦ−Ｎトンネ
リングを起こすことのない膜厚とし、さらにゲート間絶
縁膜をコントロールゲートの制御性を低下せしめない膜
厚としたものであるので、スプリットゲート部の酸化膜
の劣化を招くことなく、書き込み・消去をともに安定し
てＦ−Ｎトンネル電流を用いて行うことができるように
なる。したがって、本発明によれば、電子注入時の消費
電流を激減させることができ、低電圧単一電源化が可能
となる。
【図１】 本発明の第１の実施例のメモリセルの断面
図。
図。
【図２】 本発明の第１の実施例のメモリセルアレイ部
の平面図。
の平面図。
【図３】 本発明の第１の実施例の製造方法を説明する
ための工程順断面図の一部。
ための工程順断面図の一部。
【図４】 本発明の第１の実施例の製造方法を説明する
ための、図３の工程に続く工程での工程順断面図。
ための、図３の工程に続く工程での工程順断面図。
【図５】 本発明の第２の実施例の製造方法を説明する
ための工程順断面図。
ための工程順断面図。
【図６】 従来例の断面図。
【符号の説明】 １０１、２０１ ｐ型シリコン基板 １０２、１０４、１０６、１０７、１０９、１１１、１
１２、１１５、１１６、２０６、２１２ シリコン酸化
膜 １０３、１１０ シリコン窒化膜 １０５、２０５ ｎ型不純物拡散層 １０８、２０８ フローティングゲート １０８ａ ポリシリコン膜 １１３、２１３ コントロールゲート １１４ ゲート間絶縁膜
１２、１１５、１１６、２０６、２１２ シリコン酸化
膜 １０３、１１０ シリコン窒化膜 １０５、２０５ ｎ型不純物拡散層 １０８、２０８ フローティングゲート １０８ａ ポリシリコン膜 １１３、２１３ コントロールゲート １１４ ゲート間絶縁膜
Claims (8)
- 【請求項１】 第１導電型半導体基板または第１導電型
半導体領域の表面領域内に第２導電型のソース領域およ
びドレイン領域が形成され、ソース・ドレイン領域間の
ドレイン領域寄りの第１のチャネル領域上に第１の絶縁
膜、フローティングゲート、第２の絶縁膜およびコント
ロールゲートがこの順で積層され、ソース・ドレイン領
域間のソース寄りの第２のチャネル領域上に第３の絶縁
膜およびスプリットゲートがこの順で形成され、前記コ
ントロールゲートと前記スプリットゲートとが電気的に
接続されている不揮発性半導体記憶装置において、 前記第１、第２、第３の絶縁膜のうち、前記第１の絶縁
膜が最も薄く、前記第３の絶縁膜が最も厚いことを特徴
とする不揮発性半導体記憶装置。 - 【請求項２】 前記第３の絶縁膜の膜厚が、前記第１お
よび第２の絶縁膜の合計膜厚より厚いことを特徴とする
請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】 前記ソース領域および前記ドレイン領域
が、チャネル領域寄りの一部を除いて比較的厚い第４の
絶縁膜の下に埋め込まれ、前記フローティングゲートが
前記第４の絶縁膜を介して前記ドレイン領域とオーバー
ラップしていることを特徴とする請求項１記載の不揮発
性半導体記憶装置。 - 【請求項４】 前記第２の絶縁膜が、シリコン酸化膜、
シリコン窒化膜、シリコン酸化膜の積層構造体で構成さ
れていることを特徴とする請求項１記載の不揮発性半導
体記憶装置。 - 【請求項５】 前記コントロールゲートは前記スプリッ
トゲートと一体的に連続して形成されており、かつ、前
記ソース領域および前記ドレイン領域上を越えて半導体
基板上に延在していることを特徴とする請求項１記載の
不揮発性半導体記憶装置。 - 【請求項６】 （１）第１導電型の半導体基板または第
１導電型の半導体領域上に設定された素子領域上に選択
的に耐酸化性膜を形成する工程と、 （２）前記耐酸化性膜をマスクとして第２導電型不純物
を導入してソース領域とドレイン領域を構成する第２導
電型拡散層を形成する工程と、 （３）前記耐酸化性膜をマスクとして熱酸化を行って、
前記第２導電型拡散層上に比較的厚い第４の絶縁膜を形
成する工程と、 （４）前記耐酸化性膜を除去し、その除去領域に熱酸化
により第１の絶縁膜を形成する工程と、 （５）第１の絶縁膜上に第１の導電層を形成し、該第１
の導電層上にシリコン窒化膜を含み、膜厚が前記第１の
絶縁膜より厚い第２の絶縁膜を形成する工程と、 （６）前記第２の絶縁膜および前記第１の導電層をパタ
ーニングして、前記第１の導電層によりチャネル領域の
中間部上から前記ドレイン領域上にまで延在するフロー
ティングゲート材料層を形成する工程と、 （７）前記第２の絶縁膜をマスクとして熱酸化を行って
前記ソース領域寄りのチャネル領域上に前記第２の絶縁
膜より厚い第３の絶縁膜を形成する工程と、 （８）全面に第２の導電層を形成し、該第２の導電層お
よび前記フローティングゲート材料層を同一パターンで
パターニングしてスプリットゲートを兼ねるコントロー
ルゲートおよびフローティングゲートを形成する工程
と、を含むことを特徴とする不揮発性半導体記憶装置の
製造方法。 - 【請求項７】 前記第（４）の工程が、窒素を含む雰囲
気で急速熱酸化（Rapid Thermal Oxidation ）法により
行われ、同工程において、第１の絶縁膜としてシリコン
窒化酸化膜が形成されることを特徴とする請求項６記載
の不揮発性半導体記憶装置の製造方法。 - 【請求項８】 前記第（７）の工程の後、前記第（８）
の工程に先立って、前記第２の絶縁膜および前記第３の
絶縁膜上に第４の絶縁膜を形成する工程が付加されてい
ることを特徴とする請求項６記載の不揮発性半導体記憶
装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6259094A JP2699890B2 (ja) | 1994-09-29 | 1994-09-29 | 不揮発性半導体記憶装置 |
| US08/534,858 US5592002A (en) | 1994-09-29 | 1995-09-27 | Non-volatile semiconductor memory device having reduced current consumption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6259094A JP2699890B2 (ja) | 1994-09-29 | 1994-09-29 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0897304A true JPH0897304A (ja) | 1996-04-12 |
| JP2699890B2 JP2699890B2 (ja) | 1998-01-19 |
Family
ID=17329240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6259094A Expired - Fee Related JP2699890B2 (ja) | 1994-09-29 | 1994-09-29 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5592002A (ja) |
| JP (1) | JP2699890B2 (ja) |
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| KR100426482B1 (ko) * | 2001-12-22 | 2004-04-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
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-
1994
- 1994-09-29 JP JP6259094A patent/JP2699890B2/ja not_active Expired - Fee Related
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1995
- 1995-09-27 US US08/534,858 patent/US5592002A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2699890B2 (ja) | 1998-01-19 |
| US5592002A (en) | 1997-01-07 |
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