JPH05190867A - フラッシュｅｅｐｒｏｍメモリセル - Google Patents

Abstract

(57)【要約】 【目的】 位置合わせに敏感でなく製造可能なＥＥＰＲ
ＯＭメモリセルを得る。 【構成】 電気的に消去およびプログラム可能な読み出
し専用メモリセルは第１の伝導形を有する半導体層（５
０）の表面に形成されたゲート絶縁体層（５２）を含
む。前記ゲート絶縁体層の上に導電性浮遊ゲート（６
０）が形成され、それは第１と第２の部分、（６０ａ）
と（６０ｂ）を有し、また前記第１と第２の部分を本質
的に横方向に分離する間隙（８２）を有している。前記
浮遊ゲートの露出表面上に中間レベルの絶縁体層（８
０）が形成される。前記間隙中の中間レベル絶縁体層上
に、前記浮遊ゲートと容量性結合されるように導電性制
御ゲート（９０）が形成される。前記浮遊ゲートの対向
する外側横マージンの脇に第２の伝導形のソース領域
（７４）とドレイン領域（７６）とが形成される。本発
明のＥＥＰＲＯＭセルは、従来技術のＥＥＰＲＯＭセル
で問題となっているチャネル長位置合わせの問題を回避
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電子半導体装置に関する
ものであり、更に詳細には電気的に消去およびプログラ
ム可能なメモリ装置またはマージ（ｍｅｒｇｅｄ）ＦＡ
ＭＯＳ装置と、位置合わせに敏感でなく作成できるそれ
の製造方法とに関するものである。

【０００２】

【従来の技術】金属−酸化物−半導体電界効果トランジ
スタに基づく不揮発性半導体メモリ装置は１９６７年に
初めて提案された（Ｗｉｌｅｙ−Ｉｎｔｅｒｓｃｉｅｎ
ｃｅ社から１９８１年に出版されたジィー（Ｓｚｅ）
著、半導体デバイスの物理 ”Ｐｈｙｓｉｃｓ ｏｆ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ”第２版
の頁４９６−５０６を参照）。それらの装置は浮遊ゲー
ト上の電荷の存在または不在の形で情報ビットを記憶
し、その電荷によってＭＯＳＦＥＴのしきい値電圧が影
響されるように浮遊ゲートが位置している。現在では、
ＭＯＳＦＥＴ不揮発性メモリ装置にはＪＥＰＲＯＭ、Ｅ
ＥＰＲＯＭ、そしてフラッシュＥＥＰＲＯＭが含まれて
いる。

【０００３】フラッシュＥＥＰＲＯＭは、ＥＰＲＯＭ
（電子なだれ注入）またはＥＥＰＲＯＭ（トンネリン
グ）のようにプログラムを行い、ＥＥＰＲＯＭ（トンネ
リング）のように消去を行うハイブリッド型のものであ
るが、消去は一般にＥＰＲＯＭの紫外線消去に類似のメ
モリ全体の電気的消去に限定されている。フラッシュＥ
ＥＰＲＯＭは、セルを個々に消去しないため、標準的な
ＥＥＰＲＯＭと比較してセル寸法が小さいという特長を
持つ。その代わり、セルアレイは全体的に消去される。

【０００４】フラッシュＥＥＰＲＯＭは、浮遊ゲートが
過剰消去された時にはチャネルをターンオフさせるマー
ジパスゲート構造を使用しており、位置合わせに非常に
敏感である。これらのフラッシュＥＥＰＲＯＭセルの１
つの制御ゲートと浮遊ゲートとに位置合わせにずれがあ
ると、制御ゲートによって制御されるチャネルの長さが
増加または減少し、それに対応して残りのチャネル長
（浮遊ゲートによって制御される）が減少または増加し
て、そのセルの読み出し、書き込み、プログラミング特
性に変動をもたらすことになる。従って、位置合わせに
敏感でなく製造可能なＥＥＰＲＯＭまたはマージＦＡＭ
ＯＳ装置を開発することが望ましい。

【０００５】

【発明の概要】本発明に従えば、第１の伝導形の半導体
層表面に、電気的に消去可能で、電気的にプログラム可
能な読み出し専用メモリセルが形成される。前記半導体
層表面上にゲート絶縁体層が形成される。前記ゲート絶
縁体層の表面上に、第１と第２の部分を有する導電性浮
遊ゲートが形成される。前記導電性浮遊ゲートの第１と
第２の部分は間隙によって分離されている。前記半導体
層の表面に、チャネルエリアによって分離され、前記浮
遊ゲートのそれぞれ第１と第２の部分の外側側面に隣接
して、前記第１の伝導形とは逆の第２の伝導形のソース
領域とドレイン領域とが形成される。

【０００６】前記浮遊ゲートの第１と第２の部分の少な
くとも内側側面と最上面とに隣接して絶縁層が形成され
る。

【０００７】前記浮遊ゲートの第１と第２の部分の露出
表面上、間隙内のチャネルエリア、そして前記ソースお
よびドレイン領域の上に、酸化物層が形成される。次
に、前記浮遊ゲートの第１と第２の部分間の間隙内のチ
ャネル領域と前記浮遊ゲートとを覆うこの絶縁性酸化物
の上に導電性制御ゲートが形成される。

【０００８】本発明の技術的な特長には、従来のＥＥＰ
ＲＯＭメモリセルが抱えていた欠点や問題点を本質的に
解消する構造と製造方法とが含まれる。１つの重要な面
は、位置合わせに敏感でないことであって、そのため従
来技術による既存のセルよりも優れたプログラム特性や
少ない変動を持つ高品質なメモリセルが提供される。

【０００９】本発明のその他の実施例やそれらの特長に
ついては以下の図面を参照した詳細な説明から明らかに
なるであろう。

【００１０】

【実施例】本発明の好適実施例は図１から図５を参照す
ることによって最も良く理解できよう。各図面では同様
な部品または対応する部品に同じ符号が付されている。

【００１１】図１はＥＥＰＲＯＭメモリ行列１０の構造
の模式的機能ブロック図である。ＥＥＰＲＯＭアレイ１
０はより大型の集積回路上の１つのモジュールであって
もよいし、あるいは独立した集積回路として、ここに述
べるメモリセルを組み込んでもよいということは理解さ
れたい。アレイ本体部分１０は例えば、Ｎ×Ｍビットの
アレイとしてＮ行、Ｍ行を含む。適当な寸法のアレイと
して例えば、１ワード当たり８ビットの８Ｋワードで合
計６４Ｋビットがある。それは例えば、２５６行、２５
６列のアレイで構成できるし、あるいは１２８行、５１
２列でも構成できる。

【００１２】ＥＥＰＲＯＭアレイ１０は、行デコーダ１
４へつながれた複数個の行ライン１２と、列デコーダ、
レベルシフタ（ｌｅｖｅｌ ｓｈｉｆｔｅｒ）およびセ
ンス増幅器区分１８へつながれた複数個の列ライン１６
とを含んでいる。行デコーダブロック１４と列デコーダ
ブロック１８とは、次に制御およびチャージポンプ（ｃ
ｈａｒｇｅ ｐｕｍｐ）回路ブロック２０へつながれて
いる。制御及びチャージポンプブロック２０と行デコー
ダブロック１４とは、ＥＥＰＲＯＭアレイ１０が置かれ
ているチップまたはモジュールの外部の配線と、デコー
ダ１４およびチャージポンプブロック２０との間に挟ま
れた入力／出力インターフェースブロック２２へつなが
れている。入力／出力インターフェースブロック２２は
また、列デコーダブロック１８へもつながれている。

【００１３】図２は従来技術に従うＥＥＰＲＯＭメモリ
セルの高倍率拡大断面図である。一般的に２４で示され
たセルは、従来のように、図１に示されたようなアレイ
１０を構成するのに使用される。従来のＥＥＰＲＯＭセ
ル２４は浮遊ゲート２６と制御ゲート２８とを含む。浮
遊ゲート２６と制御ゲート２８は、それぞれ例えば４０
０Åと１００Åの厚さの薄いゲート酸化物３２ａと３２
ｂによってチャネル３０から絶縁されて離されている。
もしＥＥＰＲＯＭセル２４がファウラー・ノルトハイム
（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）形のプログラミン
グ方式のものであれば、ゲート酸化物３２はファウラー
・ノルトハイムトンネリング（図示されていない）を許
容するためにソース領域３６に隣接した場所でより薄く
なっている。浮遊ゲート２６と制御ゲート２８とは絶縁
層３４によって互いに絶縁されて離されており、前記絶
縁層３４は優れた誘電特性を与えるために、例えば、酸
化物／窒化物複合層とする。

【００１４】チャネル３０はソース領域３６に隣接して
おり、ソース領域はここでは（ｎ＋）として示され、ま
たセル２４が形成されている基板またはエピタキシャル
層３８は（ｐ）形である。チャネル３０はソース３６を
（ｎ＋）のドレイン４０から離している。

【００１５】従来のセル２４は、チャネル３０の長さａ
の部分でそれの伝導度を制御ゲート２８によって制御さ
れ、またチャネル３０の長さｂの部分でそれの伝導度を
浮遊ゲート２６によって制御されているが、それらが位
置合わせに依って変動するために、位置合わせが重要で
ある。もし浮遊ゲート２６の位置合わせにずれが生ずる
と、長さｂが設計値よりも短くなったり、あるいは長く
なったりし、長さａはそれと反対の変動を受けることに
なる。このことは、チップ上でのセル相互間で、プログ
ラミングおよび消去電圧の変動と同時に、読み出し電流
量の変動を引き起こす。本発明はこのような従来技術に
おける位置合わせの問題を解決する。

【００１６】ここで、図５ａを参照すると、そこには半
導体基板５０の平面図が示されている。図３ａ−１と図
３ａ−２はそれぞれ、本質的に、この図５ａのライン３
ａ−１−３ａ−１とライン３ａ−２−３ａ−２に沿って
取られた断面図である。図３ａ−１はセルの、将来チャ
ネルになる領域の断面を示し、図３ａ−２はトランジス
タ分離領域の断面を示している。半導体基板または層５
０は望ましくは（ｐ−）形にドープされて供給される。
基板５０表面５４の選ばれた領域中へ通常の方法によっ
て厚い（約４０００Å）の分離用酸化物５１の成長が行
われる。その後、半導体表面５４の露出エリアへパッド
酸化物５３の成長が行われる。

【００１７】次に、図３ｂに示されたように、レジスト
パターン５５が用いられて、アレイの長さ方向につなが
って、ソースおよびドレインのビットラインを形成する
高濃度にドープされたＮ＋領域の細長いストリップ（細
線）が形成される。（図３ｂと図３ｃは図３ａ−２に示
されたのと同じラインに沿って取られている。）２段階
の打ち込みが行われる：まず、４×１０¹⁴／ｃｍ² のド
ーズの燐が打ち込まれ、続いて５×１０¹⁵／ｃｍ² のド
ーズの砒素が打ち込まれる。これらの打ち込みの後に、
窒素中で９００℃のアニールが行われて、傾斜接合が形
成される。次にパッド酸化物５３が剥離される。

【００１８】次に図３ｃを参照すると、次に酸化工程が
行われて、高濃度にドープされたｎ＋領域７４と７６を
覆うように２０００Åオーダの厚い酸化物５７が形成さ
れる。次に低濃度にドープされたチャネル領域を覆うよ
うに厚さ１５０Åオーダの薄い酸化物５２が形成され
る。これに続いて、高濃度にドープされた多結晶シリコ
ン（ポリ）層５６の堆積が行われ、約２０００Åの厚さ
に堆積される。ポリ層５６は、高度に伝導性とするため
に燐を堆積時に（ｉｎｓｉｔｕ）ドープしてもよい。

【００１９】図３ｄを参照すると、これは図３ｃに対応
する、部分的に切断した鳥瞰図であるが、フォトレジス
ト層（図示されていない）を用いて、前記第１のポリ層
５６を、前記厚いＮ＋酸化物上をアレイの長さ方向へ走
る溝によって分離された細長いストリップ形状にパター
ン加工する。更に、図５ｂの平面図に示されたように、
チャネル７２の中央部の上に分離用酸化物上へまで広が
った長方形の開口８２が形成される。図３ｄの断面図で
は、これは２つの要素６０ａと６０ｂとなって見える。
浮遊ゲート要素６０ａと６０ｂはいずれも、チャネル領
域７２を覆って０．６μｍのオーダの幅に広がっている
ことが望ましい。隣接する浮遊ゲート６２の半分と共
に、隣接する浮遊ゲート５８の半分も示されている。ア
レイ１０の残りの浮遊ゲートも、図３ｄに示された少数
のものと同時に作製されることを仮定している。

【００２０】浮遊ゲート要素６０ａと６０ｂの内側の側
面間の距離は０．８ミクロンのオーダであることが望ま
しい。

【００２１】この時点で、この領域中に作製されるはず
の制御ゲートトランジスタのしきい値電圧を調節するた
めに、間隙領域へ打ち込みを行うことができる。

【００２２】次に図３ｅを参照すると、浮遊ゲートポリ
５６の露出表面上に熱酸化物の成長が行われ、浮遊ゲー
ト５８、６０、そして６２と制御ゲート９０との間に絶
縁層８０が形成され、更に間隙８２内の露出したチャネ
ル領域上へも制御ゲートトランジスタのゲート酸化物８
４となる酸化物の成長が行われる。この酸化物は３００
Åないし４００Åである。もし浮遊ゲートと制御ゲート
との間にもっと薄い絶縁性誘電体が望ましい場合には、
浮遊ゲートのパターン化とエッチングに先だって、薄い
酸化物／窒化物積層構造（典型的には１５０Åの酸化物
と２５０Åの窒化物の組み合わせ）が堆積される。この
窒化物は酸化工程中に誘電材料の厚さがそれ以上増加す
ることを阻止する。

【００２３】第１の高濃度にドープされた多結晶シリコ
ン層９０が絶縁層８０および８４の上に、また間隙また
は孔８２中へ堆積せられ、図示のように制御ゲートを形
成する。ポリ層９０は望ましくは、３０００Åの厚さに
堆積せられるべきである。このポリは次にパターン化さ
れ、ソース及びドレインビットラインに垂直にエッチさ
れて、図５ｃに示すようにワードライン９０が形成され
る。次に続く層、例えば堆積され、高密度化されたホウ
素燐珪酸塩（ＢＰＳＧ）層やこのＢＰＳＧ層を貫通する
金属コンタクト等は従来のものであり、ここでは簡単の
ため、省略する。

【００２４】図４は図３ｅを幾らか拡大して詳細を示し
たもので、本発明の主要な特長を示している。本発明の
ＥＥＰＲＯＭセルは、３つの領域：第１の領域であって
浮遊ゲート部分６０ａによって制御され、長さｂ１を有
する領域、長さａを有し、制御ゲート９０によって制御
される中央領域、そして浮遊ゲート６０ｂによって制御
され、長さｂ２をする第３の領域、へ分割されたチャネ
ル７２を有している。１つまたは別の方向で位置合わせ
のずれがあった場合にはゲート長、例えばｂ２は減少す
るが、このことはゲート長ｂ１を増加させる。浮遊ゲー
トチャネル全長がｂ１＋ｂ２に留まるように、中央領域
の長さａもほぼ同じに留まる。従って、このＥＥＰＲＯ
Ｍセルの動作特性はセル同志間で同じとなる。

【００２５】図５ｃはＥＥＰＲＯＭアレイ１０の一部分
の、高倍率に拡大された模式的平面図である。ここで図
３ｅは、本質的に図示されたようにライン３ｅ−３ｅに
沿って取られている。浮遊ゲート５８−６２は破線で示
されており、完全中空の長方形の形をしているのが望ま
しい。フィールド酸化物５１を覆って広がるチャネル７
２の上下の部分１００が、浮遊ゲート部分６０ａと６０
ｂをつないで単一の導体としている。チャネル７２の水
平方向のマージン１０２（図５ｃに示されたように）は
厚い（例えば４０００Å）フィールド酸化物島５１によ
って境界を与えられる。フィールド酸化物島５１の縦方
向あるいは側面のマージン１０６は、ソース領域７４と
ドレイン領域７６のそれぞれのマージンによって境界を
共にしている。チャネル７２を互いに電気的に分離する
目的の酸化物島５１によって後に占められるエリア中
へ、（ｐ）形のチャネルストップ（図示されていない）
を打ち込むことが望ましい。

【００２６】制御ゲート９０は、細長い打ち込みされた
ソースおよびドレイン領域７４及び７６に対して９０°
に取り付けられ、浮遊ゲート５８−６２の上下マージン
と同一線上の上下のマージン１０８を有している。浮遊
ゲート５８−６２と制御ゲート９０の上下のマージンは
容量性結合を強化するために隣接するフィールド酸化物
島５１上へも広がっている。図５ｃに示されたように制
御ゲート９０は図１に示された列ライン１６に対応し、
またソース及びドレイン領域７４および７６は行ライン
１２に対応している。

【００２７】本発明のセルは、図２に示されたセルのよ
うな従来のＥＥＰＲＯＭセルと同じように、読み出し、
書き込み、そして消去される。

【００２８】以上、本発明の好適実施例とそれらの特長
について詳細に説明してきたが、本発明はこの説明に限
定されるものではなく、特許請求の範囲によってのみ制
限される。

【００２９】以上の説明に関して更に以下の項を開示す
る。 （１）電気的に消去およびプログラム可能な読み出し専
用メモリセルであって：第１の伝導形を有する半導体層
の表面上に形成されたゲート絶縁体層、前記絶縁体層上
に形成された導電性浮遊ゲートであって、第１と第２の
浮遊ゲート部分を有し、前記第１と第２の浮遊ゲート部
分を本質的に横方向に分離する間隙を有し、また最上面
を有し、複数個の内側側面を有し、更に前記間隙から離
れた複数個の外側側面を有する浮遊ゲート、前記浮遊ゲ
ートの前記最上面と前記内側側面の上に形成された中間
レベル絶縁体層、前記中間レベル絶縁体層上と前記間隙
中に、前記浮遊ゲートと容量性結合をするように形成さ
れた導電性制御ゲート、前記半導体層の前記表面に、前
記第１の伝導形とは逆の第２の伝導形に形成されて、前
記浮遊ゲートの前記外側側面の第１のものに隣接するソ
ース領域、前記半導体層の前記表面に、前記第２の伝導
形に形成されて、前記第１の外側側面に対向する前記浮
遊ゲートの第２の外側側面に隣接するドレイン領域、前
記浮遊ゲートと前記間隙の下に取り付けられ、前記ソー
スとドレイン領域間の前記表面に定義された前記第１の
伝導形のチャネル領域であって、前記チャネル領域の各
々の部分が前記制御ゲートによって制御される伝導度を
有するようになったチャネル領域、を含むメモリセル。

【００３０】（２）第１項記載のメモリセルであって、
前記浮遊ゲートの前記第１と第２の部分が互いに導電性
結合されているメモリセル。

【００３１】（３）第２項記載のメモリセルであって、
前記第１と第２の浮遊ゲート部分が、高濃度にドープさ
れた多結晶シリコンと、前記第１と第２の部分をつなぐ
前記浮遊ゲートの少なくとも更に別の１つの部分とを含
んでいるメモリセル。

【００３２】（４）第１項記載のメモリセルであって、
前記浮遊ゲートが高濃度にドープされた多結晶シリコン
を含んでいるメモリセル。

【００３３】（５）第１項記載のメモリセルであって、
前記制御ゲートが高濃度にドープされた多結晶シリコン
を含んでいるメモリセル。

【００３４】（６）第１項記載のメモリセルであって、
前記中間レベル絶縁体層が絶縁層の酸化物／窒化物積層
構造を含んでいるメモリセル。

【００３５】（７）第１項記載のメモリセルであって、
前記浮遊ゲートが平面図で前記間隙を取り囲む長方形を
含み、前記第１と第２の浮遊ゲート部分が第３と第４の
浮遊ゲート部分によってつながれて前記間隙を取り囲む
ようになっているメモリセル。

【００３６】（８）第７項記載のメモリセルであって、
前記制御ゲートが前記浮遊ゲートの最上面全体へ容量性
結合されているメモリセル。

【００３７】（９）第１項記載のメモリセルであって、
前記第１と第２の浮遊ゲート部分が前記チャネルの長さ
の約３０％を占める前記チャネルのそれぞれの部分の伝
導度を制御しており、また前記制御ゲートが前記チャネ
ルの長さの約４０％を占める前記チャネルの部分を制御
しているメモリセル。

【００３８】（１０）第１項記載のメモリセルであっ
て、前記ソースおよびドレイン領域が（ｎ）形であるメ
モリセル。

【００３９】（１１）第１項記載のメモリセルであっ
て、前記半導体層がシリコンを含んでいるメモリセル。

【００４０】（１２）第１の伝導形の半導体層の表面に
形成された電気的に消去およびプログラム可能なメモリ
セルを、列と前記列に角度をなす行とに配列したアレイ
であって：前記第１の伝導形とは逆の第２の伝導形に、
前記表面に行方向に細長く形成された複数個のソースお
よびドレイン領域であって、互いに本質的に平行であっ
て、互いに間隔を置いて離して形成されたソースおよび
ドレイン領域、１つの列とソースおよびドレイン領域の
１つの対との交点に対して形成された、前記層中に定義
されたチャネル領域、前記チャネル領域を覆って前記表
面上に形成されたゲート絶縁体層、前記チャネル領域を
覆って前記ゲート絶縁体層上に形成され、第１と第２の
浮遊ゲート部分を有する導電性浮遊ゲート、前記第１と
第２の浮遊ゲート部分を本質的に横方向に分離する間
隙、そして最上面と前記間隙から離れた複数個の外側側
面とを有する前記浮遊ゲート、前記浮遊ゲートの前記最
上面と前記側面の上に形成された中間レベル絶縁体層、
セルの各列に対して設けられた、最後の前記列中の前記
浮遊ゲートと、前記列中の前記間隙中の前記浮遊ゲート
とに隣接して、絶縁されて形成された制御ゲート導体、
を含むメモリセルアレイ。

【００４１】（１３）第１２項記載のアレイであって、
更に、前記表面に、隣接する浮遊ゲートのチャネル間
と、隣接する前記ソースおよびドレイン対の間と形成さ
れた複数個の酸化物島を含んでいるアレイ。

【００４２】（１４）第１３項記載のアレイであって、
前記浮遊ゲートと前記制御ゲートのマージンが前記酸化
物島の横マージン上まで延びて、それによって前記制御
ゲートと前記浮遊ゲートのそれぞれの部分との間の容量
性結合を強化しているアレイ。

【００４３】（１５）第１２項記載のアレイであって、
前記浮遊ゲートの各々が中空の長方形の形をしているア
レイ。

【００４４】（１６）第１２項記載のアレイであって、
前記浮遊ゲートの各々が、それらの下に形成された各チ
ャネル領域のそれぞれの部分を制御するための２つの浮
遊ゲート部分を有し、また前記第１と第２の部分の端部
をつなぐ前記浮遊ゲートの第３と第４の部分を有してい
るアレイ。

【００４５】（１７）第１２項記載のアレイであって、
更に、前記ソースおよびドレイン領域を覆って前記表面
上に成長させ、また前記制御ゲート導体の下に取り付け
られた比較的厚い領域を含むアレイ。

【００４６】（１８）第１の伝導形を有する半導体層表
面に、電気的に消去およびプログラム可能な読み出し専
用メモリセルを作製する方法であって：前記第１の伝導
形とは逆の第２の伝導形のドーパントを打ち込んで、前
記半導体層表面にソースおよびドレイン領域を形成する
こと、前記表面にゲート絶縁体層を形成すること、前記
ゲート絶縁体層上に浮遊ゲート層を形成すること、前記
浮遊ゲート層をエッチングして、その中に孔を有し、外
側横マージンを有する浮遊ゲートを形成すること、中間
レベル絶縁体層によって前記浮遊ゲート層を絶縁するこ
と、前記孔中に、前記ゲート絶縁体層に隣接して前記浮
遊ゲート絶縁体層を覆うように導電性制御ゲート層を形
成すること、の工程を含む方法。

【００４７】（１９）第１８項記載の方法であって、更
に、前記打ち込み工程に先だって厚い絶縁体層を形成し
て、前記厚い絶縁体層が前記浮遊ゲートの前記外側横マ
ージンの下になるようにすること、前記導電性制御ゲー
ト層を前記厚い絶縁体層に隣接して形成すること、を含
む方法。

【００４８】（２０）第１８項記載の方法であって、前
記セルが前記半導体層の前記表面に行と列とをなして作
製された複数個のセルの１つであって、更に列方向に分
離されるように複数個の前記制御ゲート層を、前記セル
の各列に対して１つの制御ゲート層を設けるように形成
する工程を含む方法。

【００４９】（２１）第１８項記載の方法であって、前
記ゲート絶縁体が４００Åの厚さの酸化物層である方
法。

【００５０】（２２）第１８項記載の方法であって、前
記浮遊ゲートが高濃度にドープされた多結晶シリコンを
含んでいる方法。

【００５１】（２３）第１８項記載の方法であって、前
記中間レベル絶縁体層が酸化物／窒化物積層を含んでい
る方法。

【００５２】（２４）第１８項記載の方法であって、前
記導電性制御ゲート層が高濃度にドープされた多結晶シ
リコンを含んでいる方法。

【００５３】（２５）第１８項記載の方法であって、前
記ソースおよびドレイン領域が前記半導体層中に細長く
平行に形成されている方法。

【００５４】（２６）第１８項記載の方法であって、更
に、前記打ち込み工程の後に前記ソースおよびドレイン
領域を覆うように比較的厚い酸化物領域の成長を行っ
て、前記比較的厚い酸化物領域が前記制御ゲート層の下
に形成されるようにする工程を含む方法。

【００５５】（２７）電気的に消去およびプログラム可
能な読み出し専用メモリセルは第１の伝導形を有する半
導体層の表面に形成されたゲート絶縁体層を含む。前記
ゲート絶縁体層の上に導電性浮遊ゲートが形成され、そ
れは第１と第２の部分を有し、また前記第１と第２の部
分を本質的に横方向に分離する間隙を有している。前記
浮遊ゲートの露出表面上に中間レベルの絶縁体層が形成
される。前記間隙中の中間レベル絶縁体層上に、前記浮
遊ゲートと容量性結合されるように導電性制御ゲートが
形成される。前記浮遊ゲートの対向する外側横マージン
の脇に第２の伝導形のソース領域とドレイン領域とが形
成される。本発明のＥＥＰＲＯＭセルは従来技術のＥＥ
ＰＲＯＭセルで問題となっているチャネル長位置合わせ
の問題を回避する。

【図面の簡単な説明】

【図１】ＥＥＰＲＯＭメモリ行列の模式的な機能ブロッ
ク図。

【図２】従来技術に従うメモリセルを示す、半導体層の
拡大断面図。

【図３】ａ−１は本発明に従うＥＥＰＲＯＭを製造する
プロセス段階を示す、図５ａのライン３ａ−１−３ａ−
１に沿って取られた半導体層の拡大断面図。ａ−２は本
発明に従うＥＥＰＲＯＭを製造するプロセス段階を示
す、図５ａのライン３ａ−２−３ａ−２に沿って取られ
た半導体層の拡大断面図。ｂは本発明に従うＥＥＰＲＯ
Ｍを製造するプロセス段階を示す、図５ａのライン３ａ
−２−３ａ−２に沿って取られた半導体層の拡大断面
図。ｃは本発明に従うＥＥＰＲＯＭを製造するプロセス
段階を示す、図５ａのライン３ａ−２−３ａ−２に沿っ
て取られた半導体層の拡大断面図。ｄは本発明のセルを
製造する段階を示す図３ａ−１、図３ａ−２、図３ｂ、
図３ｃ、図３ｅの断面に対応した、部分的に図５ｂのラ
イン３ｄ−３ｄに沿って取られた断面を見せる鳥瞰図。
ｅは本発明に従うＥＥＰＲＯＭを製造するプロセス段階
を示す、図５ｃのライン３ｅ−３ｅに沿って取られた半
導体層の拡大断面図。

【図４】図３ｅの拡大詳細図。

【図５】ａはメモリセルアレイ製品の平面図。ｂは図５
ａに示されたメモリセルアレイ製品の平面図。ｃは図５
ａと図５ｂに対応するメモリセルアレイの平面図。

【符号の説明】

１０ ＥＥＰＲＯＭメモリ行列 １２ 行ライン １４ 行デコーダ １６ 列ライン １８ 列デゴーダ、レベルシフタおよびセンス増幅器 ２０ 制御およびチャージポンプ回路 ２２ 行デコーダ ２４ ＥＥＰＲＯＭメモリセル ２６ 浮遊ゲート ２８ 制御ゲート ３０ チャネル ３２ａ、３２ｂ ゲート酸化物 ３４ 絶縁層 ３６ ソース領域 ３８ 基板またはエピタキシャル層 ４０ ドレイン領域 ５０ 半導体基板 ５１ 分離酸化物 ５２ 薄い酸化物 ５３ パッド酸化物 ５４ 半導体表面 ５５ レジストパターン ５６ ポリ層 ５７ 厚い酸化物 ５８ 浮遊ゲート ６０ａ、６０ｂ 浮遊ゲート要素 ６２ 浮遊ゲート ６４ 内側側面 ７２ チャネル ７４ ｎ＋ソース領域 ７６ ｎ＋ドレイン領域 ８０ 絶縁層 ８２ 長方形開口 ８４ 絶縁層 ９０ 制御ゲート １００ 部分 １０２ 水平マージン １０６ 縦方向マージン １０８ 水平方向上下マージン

Claims (2)

【特許請求の範囲】
1. 【請求項１】 電気的に消去およびプログラム可能な読
   み出し専用メモリセルであって：第１の伝導形を有する
   半導体層の表面上に形成されたゲート絶縁体層、 前記絶縁体層上に形成された導電性浮遊ゲートであっ
   て、第１と第２の浮遊ゲート部分を有し、前記第１と第
   ２の浮遊ゲート部分を本質的に横方向に分離する間隙を
   有し、また最上面を有し、複数個の内側側面を有し、更
   に前記間隙から離れた複数個の外側側面を有する浮遊ゲ
   ート、 前記浮遊ゲートの前記最上面と前記内側側面の上に形成
   された中間レベル絶縁体層、 前記中間レベル絶縁体層上と前記間隙中に、前記浮遊ゲ
   ートと容量性結合をするように形成された導電性制御ゲ
   ート、 前記半導体層の前記表面に前記第１の伝導形とは逆の第
   ２の伝導形に形成されて、前記浮遊ゲートの前記外側側
   面の第１のものに隣接するソース領域、 前記半導体層の前記表面に、前記第２の伝導形に形成さ
   れて、前記第１の外側側面に対向する前記浮遊ゲートの
   第２の外側側面に隣接するドレイン領域、 前記浮遊ゲートと前記間隙の下に取り付けられ、前記ソ
   ースとドレイン領域間の前記表面に定義された前記第１
   の伝導形のチャネル領域であって、前記チャネル領域の
   各々の部分が前記制御ゲートによって制御される伝導度
   を有するようになったチャネル領域、 を含むメモリセル。
2. 【請求項２】 第１の伝導形を有する半導体層表面に、
   電気的に消去およびプログラム可能な読み出し専用メモ
   リセルを作製する方法であって：前記第１の伝導形とは
   逆の第２の伝導形のドーパントを打ち込んで、前記半導
   体層表面にソースおよびドレイン領域を形成すること、 前記表面にゲート絶縁体層を形成すること、 前記ゲート絶縁体層上に浮遊ゲート層を形成すること、 前記浮遊ゲート層をエッチングして、その中に孔を有
   し、外側横マージンを有する浮遊ゲートを形成するこ
   と、 中間レベル絶縁体層によって前記浮遊ゲート層を絶縁す
   ること、 前記孔中に、前記ゲート絶縁体層に隣接して前記浮遊ゲ
   ート絶縁体層を覆うように導電性制御ゲート層を形成す
   ること、 の工程を含む方法。