JPH0897423A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0897423A JPH0897423A JP23514794A JP23514794A JPH0897423A JP H0897423 A JPH0897423 A JP H0897423A JP 23514794 A JP23514794 A JP 23514794A JP 23514794 A JP23514794 A JP 23514794A JP H0897423 A JPH0897423 A JP H0897423A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】ショート・チャネル効果の抑制が容易になるＭ
ＯＳトランジスタの製造方法を提供する。 【構成】窒化シリコン膜１０４に溝１０５ａａを形成
し、溝１０５ａａの側壁に対してθの角度で砒素をイオ
ン注入して低濃度のＮ型イオン注入領域１２１ａを形成
する。溝１０５ａａ底部にゲート酸化膜１２２ａを形成
し、溝１０５ａａを埋め込むゲート電極１２３ａを形成
し、窒化シリコン膜１０４を除去し、スペーサ１２４ａ
を形成し、Ｎ+ 型拡散層１２５ａａを形成する。
ＯＳトランジスタの製造方法を提供する。 【構成】窒化シリコン膜１０４に溝１０５ａａを形成
し、溝１０５ａａの側壁に対してθの角度で砒素をイオ
ン注入して低濃度のＮ型イオン注入領域１２１ａを形成
する。溝１０５ａａ底部にゲート酸化膜１２２ａを形成
し、溝１０５ａａを埋め込むゲート電極１２３ａを形成
し、窒化シリコン膜１０４を除去し、スペーサ１２４ａ
を形成し、Ｎ+ 型拡散層１２５ａａを形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にＬＤＤ構造を有するＭＯＳトランジスタの製
造方法に関する。
関し、特にＬＤＤ構造を有するＭＯＳトランジスタの製
造方法に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタを含んだ半導体装置
では、例えばＭＯＳトランジスタのゲート長を縮小する
こと等により微細化がなされている。ゲート長を短かく
することによりＭＯＳトランジスタの電流駆動能力は上
昇するが、ＭＯＳトランジスタのソース・ドレイン領域
が高濃度不純物拡散層のみから形成されていると、チャ
ネル領域側のドレイン端における電界強度の上昇により
ホットキャリアの発生が激化し、このホットキャリアが
ゲート絶縁膜中に注入されやするなる。その結果、しき
い値電圧の変動，電流駆動能力の低下等のトランジスタ
特性の劣化が生じる。このホットキャリアの発生を抑制
するのに、通常、ＬＤＤ構造が採用されている。
では、例えばＭＯＳトランジスタのゲート長を縮小する
こと等により微細化がなされている。ゲート長を短かく
することによりＭＯＳトランジスタの電流駆動能力は上
昇するが、ＭＯＳトランジスタのソース・ドレイン領域
が高濃度不純物拡散層のみから形成されていると、チャ
ネル領域側のドレイン端における電界強度の上昇により
ホットキャリアの発生が激化し、このホットキャリアが
ゲート絶縁膜中に注入されやするなる。その結果、しき
い値電圧の変動，電流駆動能力の低下等のトランジスタ
特性の劣化が生じる。このホットキャリアの発生を抑制
するのに、通常、ＬＤＤ構造が採用されている。
【０００３】デザイン・ルールがサブミクロン・ルール
になると、ＬＤＤ構造自体の微細な構造の検討が重要に
なってくる。通常のＬＤＤ構造では、ＬＤＤ構造をなす
ソース・ドレイン領域の低濃度拡散層と高濃度拡散層と
の境界はゲート電極直下にはなく、ゲート電極の側面に
形成された絶縁膜からなるスペーサの直下には少なくと
も低濃度拡散層の一部が存在する。この構造から、まず
電流駆動能力における問題点が生ずる。このスペーサ直
下の部分に存在する低濃度拡散層は、ドレイン領域とソ
ース領域との間の相互コンダクタンスを低下されること
になり、電流駆動能力を低下させることになる。また、
ＬＤＤ構造をなすソース・ドレイン領域の低濃度拡散層
と高濃度拡散層との境界の位置がスペーサ直下にある場
合、ゲート酸化膜へのホットキャリアの注入は低いがス
ペーサへはホットキャリアの注入が起り、トランジスタ
特性の劣化を充分に抑制することは困難になる。
になると、ＬＤＤ構造自体の微細な構造の検討が重要に
なってくる。通常のＬＤＤ構造では、ＬＤＤ構造をなす
ソース・ドレイン領域の低濃度拡散層と高濃度拡散層と
の境界はゲート電極直下にはなく、ゲート電極の側面に
形成された絶縁膜からなるスペーサの直下には少なくと
も低濃度拡散層の一部が存在する。この構造から、まず
電流駆動能力における問題点が生ずる。このスペーサ直
下の部分に存在する低濃度拡散層は、ドレイン領域とソ
ース領域との間の相互コンダクタンスを低下されること
になり、電流駆動能力を低下させることになる。また、
ＬＤＤ構造をなすソース・ドレイン領域の低濃度拡散層
と高濃度拡散層との境界の位置がスペーサ直下にある場
合、ゲート酸化膜へのホットキャリアの注入は低いがス
ペーサへはホットキャリアの注入が起り、トランジスタ
特性の劣化を充分に抑制することは困難になる。
【０００４】これらの問題点を解決するのにゲート・オ
ーバーラップＬＤＤ構造がある。このゲート・オーバー
ラップＬＤＤ構造の一例は、特開平１−３０７２６６号
公報に開示されているように、通常のＬＤＤ構造と異な
り、低濃度拡散層も低濃度拡散層と高濃度拡散層との境
界の位置もゲート電極の直下に設けられている。
ーバーラップＬＤＤ構造がある。このゲート・オーバー
ラップＬＤＤ構造の一例は、特開平１−３０７２６６号
公報に開示されているように、通常のＬＤＤ構造と異な
り、低濃度拡散層も低濃度拡散層と高濃度拡散層との境
界の位置もゲート電極の直下に設けられている。
【０００５】半導体装置の主要製造工程の断面図である
図１１を参照すると、上記公開公報記載のゲート・オー
バーラップＬＤＤ構造を有するＭＯＳトランジスタの製
造方法の要旨は、以下のようになっている。
図１１を参照すると、上記公開公報記載のゲート・オー
バーラップＬＤＤ構造を有するＭＯＳトランジスタの製
造方法の要旨は、以下のようになっている。
【０００６】まず、Ｐ型シリコン基板２０１表面の素子
分離領域にはフィールド酸化膜２０３が形成され、素子
形成領域にはゲート酸化膜２２２が形成される。ゲート
酸化膜２２２の形成前もしくは形成後に、しきい値制御
用のボロンのイオン注入が行なわれる。続いて、ゲート
電極２２３が形成される。このゲート電極２２３の幅
（ゲート長）はＬである。その後、フィールド酸化膜２
０３およびゲート電極２２３をマスクにして，Ｐ型シリ
コン基板２０１表面への垂線に対してθの角度で低濃度
のＮ型不純物のイオン注入が行なわれ、Ｎ型イオン注入
領域２２１ａが形成される〔図１１（ａ）〕。
分離領域にはフィールド酸化膜２０３が形成され、素子
形成領域にはゲート酸化膜２２２が形成される。ゲート
酸化膜２２２の形成前もしくは形成後に、しきい値制御
用のボロンのイオン注入が行なわれる。続いて、ゲート
電極２２３が形成される。このゲート電極２２３の幅
（ゲート長）はＬである。その後、フィールド酸化膜２
０３およびゲート電極２２３をマスクにして，Ｐ型シリ
コン基板２０１表面への垂線に対してθの角度で低濃度
のＮ型不純物のイオン注入が行なわれ、Ｎ型イオン注入
領域２２１ａが形成される〔図１１（ａ）〕。
【０００７】次に、全面に所要の膜厚の酸化シリコン膜
（図示せず）が形成される。この酸化シリコン膜が異方
性エッチングによりエッチバックされ、ゲート電極２２
３の側面にスペーサ２２４が形成される。フィールド酸
化膜２０３，ゲート電極２２３およびスペーサ２２４を
マスクにして，Ｐ型シリコン基板２０１表面に対して概
ね垂直に高濃度のＮ型不純物のイオン注入が行なわれ、
さらに熱処理が施される。これら一連の処理により、Ｎ
+ 型拡散層２２５が形成され、上記Ｎ型イオン注入領域
２２１ａはＮ- 型拡散層２２１ｂに変換され、これらＮ
- 型拡散層２２１ｂおよびＮ+ 型拡散層２２５からなる
ソース・ドレイン領域が形成される〔図１１（ｂ）〕。
（図示せず）が形成される。この酸化シリコン膜が異方
性エッチングによりエッチバックされ、ゲート電極２２
３の側面にスペーサ２２４が形成される。フィールド酸
化膜２０３，ゲート電極２２３およびスペーサ２２４を
マスクにして，Ｐ型シリコン基板２０１表面に対して概
ね垂直に高濃度のＮ型不純物のイオン注入が行なわれ、
さらに熱処理が施される。これら一連の処理により、Ｎ
+ 型拡散層２２５が形成され、上記Ｎ型イオン注入領域
２２１ａはＮ- 型拡散層２２１ｂに変換され、これらＮ
- 型拡散層２２１ｂおよびＮ+ 型拡散層２２５からなる
ソース・ドレイン領域が形成される〔図１１（ｂ）〕。
【０００８】
【発明が解決しようとする課題】上記公開公報記載のゲ
ート・オーバーラップＬＤＤ構造を有するＭＯＳトラン
ジスタは、Ｎ+ 型拡散層２２５およびＮ- 型拡散層２２
１ｂの境界がゲート電極２２３直下にあることなどか
ら、ドレイン領域とソース領域との間の相互コンダクタ
ンスの低下は確かに抑止される。しかしながら、Ｎ型イ
オン注入領域２２１ａの形状（図１１（ａ）参照）から
推測されるように、ショート・チャネル効果が起りやす
くなるという危惧がある。これを検証するために、本発
明者は、このＭＯＳトランジスタを以下の条件で作成し
た場合について、シミュレーションを試みた。
ート・オーバーラップＬＤＤ構造を有するＭＯＳトラン
ジスタは、Ｎ+ 型拡散層２２５およびＮ- 型拡散層２２
１ｂの境界がゲート電極２２３直下にあることなどか
ら、ドレイン領域とソース領域との間の相互コンダクタ
ンスの低下は確かに抑止される。しかしながら、Ｎ型イ
オン注入領域２２１ａの形状（図１１（ａ）参照）から
推測されるように、ショート・チャネル効果が起りやす
くなるという危惧がある。これを検証するために、本発
明者は、このＭＯＳトランジスタを以下の条件で作成し
た場合について、シミュレーションを試みた。
【０００９】Ｐ型シリコン基板２０１は（１００）の面
方位を有し、Ｐ型不純物として５．０×１０16ｃｍ-3の
ボロンを含む。ゲート酸化膜２２２は熱酸化により形成
され、１０ｎｍの膜厚である。しきい値制御用のボロン
のイオン注入はゲート酸化膜２２２の形成前に行なわ
れ、その条件は３０ｋｅＶ，４．０〜６．０×１０12ｃ
ｍ-2である。ゲート電極２２３はＮ+ 型の多結晶シリコ
ン膜からなり、Ｌ＝０．６μｍである。７０ｋｅＶ，
８．０×１０13ｃｍ-2，θ≒５０°の条件で砒素がイオ
ン注入され、上記Ｎ型イオン注入領域２２１ａが形成さ
れる。スペーサ２２４の幅は約１００ｎｍである。７０
ｋｅＶ，３．０×１０15ｃｍ-2の条件で砒素のイオン注
入の後、窒素雰囲気で９００℃，１０分の熱処理を行な
い、Ｎ+ 型拡散層２２５（およびＮ- 型拡散層２２１
ｂ）を形成する。
方位を有し、Ｐ型不純物として５．０×１０16ｃｍ-3の
ボロンを含む。ゲート酸化膜２２２は熱酸化により形成
され、１０ｎｍの膜厚である。しきい値制御用のボロン
のイオン注入はゲート酸化膜２２２の形成前に行なわ
れ、その条件は３０ｋｅＶ，４．０〜６．０×１０12ｃ
ｍ-2である。ゲート電極２２３はＮ+ 型の多結晶シリコ
ン膜からなり、Ｌ＝０．６μｍである。７０ｋｅＶ，
８．０×１０13ｃｍ-2，θ≒５０°の条件で砒素がイオ
ン注入され、上記Ｎ型イオン注入領域２２１ａが形成さ
れる。スペーサ２２４の幅は約１００ｎｍである。７０
ｋｅＶ，３．０×１０15ｃｍ-2の条件で砒素のイオン注
入の後、窒素雰囲気で９００℃，１０分の熱処理を行な
い、Ｎ+ 型拡散層２２５（およびＮ- 型拡散層２２１
ｂ）を形成する。
【００１０】このときのドレイン端近傍の砒素のプロフ
ァイルは、図１２のようになる。ドレイン領域（および
ソース領域）のＮ+ 型拡散層２２５の側面および底面は
Ｎ-型拡散層２２１ｂにより覆われており、このドレイ
ン領域のＸj （接合の深さ）≒０．１６μｍである。Ｎ
- 型拡散層２２１ｂとゲート電極２２３とのオーバーラ
ップは約０．１６μｍであり、Ｎ+ 型拡散層２２５とゲ
ート電極２２３とのオーバーラップは約０．１μｍであ
る。このプロファイルから、２つの知見が得られる。ま
ず第１に、ゲート電極２２３直下におけるＮ- 型拡散層
２２１ｂの深さ方向での位置があまに変化していない。
すなわち、ソース領域側のＮ- 型拡散層２２１ｂとドレ
イン領域側のＮ- 型拡散層２２１ｂと間隔が深さ方向で
あまり変化しない。第２に、Ｎ- 型拡散層２２１ｂの端
部と、Ｎ+ 型拡散層２２５およびＮ- 型拡散層２２１ｂ
の境界の位置との間隔が狭い。すなわち、この間の不純
物濃度勾配が高い。
ァイルは、図１２のようになる。ドレイン領域（および
ソース領域）のＮ+ 型拡散層２２５の側面および底面は
Ｎ-型拡散層２２１ｂにより覆われており、このドレイ
ン領域のＸj （接合の深さ）≒０．１６μｍである。Ｎ
- 型拡散層２２１ｂとゲート電極２２３とのオーバーラ
ップは約０．１６μｍであり、Ｎ+ 型拡散層２２５とゲ
ート電極２２３とのオーバーラップは約０．１μｍであ
る。このプロファイルから、２つの知見が得られる。ま
ず第１に、ゲート電極２２３直下におけるＮ- 型拡散層
２２１ｂの深さ方向での位置があまに変化していない。
すなわち、ソース領域側のＮ- 型拡散層２２１ｂとドレ
イン領域側のＮ- 型拡散層２２１ｂと間隔が深さ方向で
あまり変化しない。第２に、Ｎ- 型拡散層２２１ｂの端
部と、Ｎ+ 型拡散層２２５およびＮ- 型拡散層２２１ｂ
の境界の位置との間隔が狭い。すなわち、この間の不純
物濃度勾配が高い。
【００１１】ドレイン端近傍の砒素の上記プロファイル
の第１の特徴から、推測した事象が明かになる。ゲート
電極２２３に電圧が印加されて生じるチャネル領域の空
乏層に対して、ドレイン領域に電圧が印加されて生じる
空乏層が大きく影響し、例えばチャネル領域におけるゲ
ート酸化膜２２２から深い位置でパンチスルーが起りや
すなり、ショート・チャネル効果が増大する。さらに第
２の特徴から、ドレイン側の最も電界強度の高くなる位
置がゲート電極直下になり、ホットキャリアのゲート酸
化膜２２２への注入（従来の通常のＬＤＤ構造よりは改
善されているものの）の回避が充分とはいえなくなる。
の第１の特徴から、推測した事象が明かになる。ゲート
電極２２３に電圧が印加されて生じるチャネル領域の空
乏層に対して、ドレイン領域に電圧が印加されて生じる
空乏層が大きく影響し、例えばチャネル領域におけるゲ
ート酸化膜２２２から深い位置でパンチスルーが起りや
すなり、ショート・チャネル効果が増大する。さらに第
２の特徴から、ドレイン側の最も電界強度の高くなる位
置がゲート電極直下になり、ホットキャリアのゲート酸
化膜２２２への注入（従来の通常のＬＤＤ構造よりは改
善されているものの）の回避が充分とはいえなくなる。
【００１２】従って本発明の半導体装置の製造方法の目
的は、ゲート・オーバーラップＬＤＤ構造を有するＭＯ
Ｓトランジスタにおいて、ショート・チャネル効果を抑
制し、ゲート絶縁膜へのホットキャリアの注入を抑制す
ることが容易になる製造方法を提供することにある。
的は、ゲート・オーバーラップＬＤＤ構造を有するＭＯ
Ｓトランジスタにおいて、ショート・チャネル効果を抑
制し、ゲート絶縁膜へのホットキャリアの注入を抑制す
ることが容易になる製造方法を提供することにある。
【００１３】
【課題を解決するための手段】本発明の半導体装置の製
造方法の第１の態様は、一導電型のシリコン基板の表面
の素子分離領域および素子形成領域にフィールド酸化膜
およびパッド酸化膜を形成し、このフィールド酸化膜お
よびこのパッド酸化膜の表面を覆う所定膜厚の窒化シリ
コン膜をこのシリコン基板の表面に形成する工程と、フ
ォトレジスト膜パターンをマスクにした窒化シリコン膜
に対する選択的な異方性エッチングにより、上記パッド
酸化膜を介して上記素子形成領域上を横断し，所定幅を
有し，一定方向に所望の長さを有する溝を上記窒化シリ
コン膜に形成する工程と、上記一定方向に直交し，上記
溝の側壁に対して所定の角度をなす方向から、低濃度の
逆導電型不純物をこのシリコン基板の表面にイオン注入
する工程と、上記溝の底面の上記パッド酸化膜を除去
し、熱酸化によりゲート酸化膜を形成する工程と、上記
溝を埋設する姿態を有するゲート電極を形成する工程
と、上記窒化シリコン膜を選択的に除去し、全面に絶縁
膜を形成し、この絶縁膜をエッチバックして上記ゲート
電極の側面にこの絶縁膜からなるスペーサを形成する工
程と、上記フィールド酸化膜，スペーサおよびゲート電
極をマスクにして、高濃度の逆導電型不純物を上記素子
形成領域にイオン注入する工程とを有することを特徴と
する。
造方法の第１の態様は、一導電型のシリコン基板の表面
の素子分離領域および素子形成領域にフィールド酸化膜
およびパッド酸化膜を形成し、このフィールド酸化膜お
よびこのパッド酸化膜の表面を覆う所定膜厚の窒化シリ
コン膜をこのシリコン基板の表面に形成する工程と、フ
ォトレジスト膜パターンをマスクにした窒化シリコン膜
に対する選択的な異方性エッチングにより、上記パッド
酸化膜を介して上記素子形成領域上を横断し，所定幅を
有し，一定方向に所望の長さを有する溝を上記窒化シリ
コン膜に形成する工程と、上記一定方向に直交し，上記
溝の側壁に対して所定の角度をなす方向から、低濃度の
逆導電型不純物をこのシリコン基板の表面にイオン注入
する工程と、上記溝の底面の上記パッド酸化膜を除去
し、熱酸化によりゲート酸化膜を形成する工程と、上記
溝を埋設する姿態を有するゲート電極を形成する工程
と、上記窒化シリコン膜を選択的に除去し、全面に絶縁
膜を形成し、この絶縁膜をエッチバックして上記ゲート
電極の側面にこの絶縁膜からなるスペーサを形成する工
程と、上記フィールド酸化膜，スペーサおよびゲート電
極をマスクにして、高濃度の逆導電型不純物を上記素子
形成領域にイオン注入する工程とを有することを特徴と
する。
【００１４】好ましくは、上記溝とともに上記所定幅と
は異なる幅を有する第２の溝を形成し、上記第２の溝を
第２のフォトレジスト膜パターンで覆って上記低濃度の
逆導電型不純物を上記シリコン基板の表面にイオン注入
し、この第２のフォトレジスト膜パターンを除去する。
は異なる幅を有する第２の溝を形成し、上記第２の溝を
第２のフォトレジスト膜パターンで覆って上記低濃度の
逆導電型不純物を上記シリコン基板の表面にイオン注入
し、この第２のフォトレジスト膜パターンを除去する。
【００１５】本発明の半導体装置の第２の態様は、一導
電型のシリコン基板の表面の素子分離領域および素子形
成領域にフィールド酸化膜およびパッド酸化膜を形成
し、このフィールド酸化膜およびこのパッド酸化膜の表
面を覆う所定膜厚の窒化シリコン膜をこのシリコン基板
の表面に形成する工程と、フォトレジスト膜パターンを
マスクにした窒化シリコン膜に対する選択的な異方性エ
ッチングにより、上記パッド酸化膜を介して上記素子形
成領域上を横断し，所定幅を有し，一定方向に所望の長
さを有する溝を上記窒化シリコン膜に形成する工程と、
上記一定方向に直交し，上記溝の側壁に対して所定の角
度をなす方向から、低濃度の逆導電型不純物をこのシリ
コン基板の表面にイオン注入する工程と、全面に酸化シ
リコン膜を形成し、この酸化シリコン膜をエッチバック
して上記溝の側壁にこの酸化シリコン膜からなるスペー
サを形成し、熱酸化によりゲート酸化膜を形成する工程
と、上記溝を埋設する姿態を有するゲート電極を形成す
る工程と、上記窒化シリコン膜を選択的に除去する工程
と、上記フィールド酸化膜，スペーサおよびゲート電極
をマスクにして、高濃度の逆導電型不純物を上記素子形
成領域にイオン注入する工程とを有することを特徴とす
る。
電型のシリコン基板の表面の素子分離領域および素子形
成領域にフィールド酸化膜およびパッド酸化膜を形成
し、このフィールド酸化膜およびこのパッド酸化膜の表
面を覆う所定膜厚の窒化シリコン膜をこのシリコン基板
の表面に形成する工程と、フォトレジスト膜パターンを
マスクにした窒化シリコン膜に対する選択的な異方性エ
ッチングにより、上記パッド酸化膜を介して上記素子形
成領域上を横断し，所定幅を有し，一定方向に所望の長
さを有する溝を上記窒化シリコン膜に形成する工程と、
上記一定方向に直交し，上記溝の側壁に対して所定の角
度をなす方向から、低濃度の逆導電型不純物をこのシリ
コン基板の表面にイオン注入する工程と、全面に酸化シ
リコン膜を形成し、この酸化シリコン膜をエッチバック
して上記溝の側壁にこの酸化シリコン膜からなるスペー
サを形成し、熱酸化によりゲート酸化膜を形成する工程
と、上記溝を埋設する姿態を有するゲート電極を形成す
る工程と、上記窒化シリコン膜を選択的に除去する工程
と、上記フィールド酸化膜，スペーサおよびゲート電極
をマスクにして、高濃度の逆導電型不純物を上記素子形
成領域にイオン注入する工程とを有することを特徴とす
る。
【００１６】好ましくは、上記窒化シリコン膜を選択的
に除去した後、全面に絶縁膜を形成し、この絶縁膜をエ
ッチバックして上記ゲート電極の側面にこの絶縁膜から
なる第２のスペーサを形成する工程を有する。
に除去した後、全面に絶縁膜を形成し、この絶縁膜をエ
ッチバックして上記ゲート電極の側面にこの絶縁膜から
なる第２のスペーサを形成する工程を有する。
【００１７】本発明の半導体装置の製造方法の第３の態
様は、一導電型のシリコン基板の表面の素子分離領域お
よび素子形成領域にフィールド酸化膜およびパッド酸化
膜を形成し、このフィールド酸化膜およびこのパッド酸
化膜の表面を覆う第１の所定膜厚の窒化シリコン膜をこ
のシリコン基板の表面に形成する工程と、第１のフォト
レジスト膜からなる第１のフォトレジスト膜パターンを
マスクにした窒化シリコン膜に対する選択的な異方性エ
ッチングにより、上記パッド酸化膜を介して上記素子形
成領域上を横断し，所定幅を有して第１の方向と第２の
方向とに折れ曲った所望の長さを有する溝を上記窒化シ
リコン膜に形成する工程と、全面に所要の膜厚の第２の
フォトレジスト膜を形成し、少なくとも上記第１の方向
を有する部分の上記溝に対して開口部を有する第２のフ
ォトレジスト膜パターンを形成し、上記第１の所定膜厚
より薄い第２の所定膜厚になるまでこの第２のフォトレ
ジスト膜パターンを異方性エッチングにより選択的にエ
ッチバックする工程と、上記第１の方向に直交し，第１
の方向を有する部分の上記溝の側壁に対して所定の角度
をなす方向から低濃度の逆導電型不純物をこのシリコン
基板の表面にイオン注入し、上記第２のフォトレジスト
膜パターンを除去する工程と、全面に所要の膜厚の第３
のフォトレジスト膜を形成し、少なくとも上記第２の方
向を有する部分の上記溝に対して開口部を有する第３の
フォトレジスト膜パターンを形成し、上記第１の所定膜
厚より薄い第２の所定膜厚になるまでこの第３のフォト
レジスト膜パターンを異方性エッチングにより選択的に
エッチバックする工程と、上記第２の方向に直交し，第
２の方向を有する部分の上記溝の側壁に対して上記所定
の角度をなす方向から低濃度の逆導電型不純物をこのシ
リコン基板の表面にイオン注入し、上記第３のフォトレ
ジスト膜パターンを除去する工程と、上記溝の底面の上
記パッド酸化膜を除去し、熱酸化によりゲート酸化膜を
形成する工程と、上記溝を埋設する姿態を有するゲート
電極を形成する工程と、上記窒化シリコン膜を選択的に
除去し、全面に絶縁膜を形成し、この絶縁膜をエッチバ
ックして上記ゲート電極の側面にこの絶縁膜からなるス
ペーサを形成する工程と、上記フィールド酸化膜，スペ
ーサおよびゲート電極をマスクにして、高濃度の逆導電
型不純物を上記素子形成領域にイオン注入する工程とを
有することを特徴とする。
様は、一導電型のシリコン基板の表面の素子分離領域お
よび素子形成領域にフィールド酸化膜およびパッド酸化
膜を形成し、このフィールド酸化膜およびこのパッド酸
化膜の表面を覆う第１の所定膜厚の窒化シリコン膜をこ
のシリコン基板の表面に形成する工程と、第１のフォト
レジスト膜からなる第１のフォトレジスト膜パターンを
マスクにした窒化シリコン膜に対する選択的な異方性エ
ッチングにより、上記パッド酸化膜を介して上記素子形
成領域上を横断し，所定幅を有して第１の方向と第２の
方向とに折れ曲った所望の長さを有する溝を上記窒化シ
リコン膜に形成する工程と、全面に所要の膜厚の第２の
フォトレジスト膜を形成し、少なくとも上記第１の方向
を有する部分の上記溝に対して開口部を有する第２のフ
ォトレジスト膜パターンを形成し、上記第１の所定膜厚
より薄い第２の所定膜厚になるまでこの第２のフォトレ
ジスト膜パターンを異方性エッチングにより選択的にエ
ッチバックする工程と、上記第１の方向に直交し，第１
の方向を有する部分の上記溝の側壁に対して所定の角度
をなす方向から低濃度の逆導電型不純物をこのシリコン
基板の表面にイオン注入し、上記第２のフォトレジスト
膜パターンを除去する工程と、全面に所要の膜厚の第３
のフォトレジスト膜を形成し、少なくとも上記第２の方
向を有する部分の上記溝に対して開口部を有する第３の
フォトレジスト膜パターンを形成し、上記第１の所定膜
厚より薄い第２の所定膜厚になるまでこの第３のフォト
レジスト膜パターンを異方性エッチングにより選択的に
エッチバックする工程と、上記第２の方向に直交し，第
２の方向を有する部分の上記溝の側壁に対して上記所定
の角度をなす方向から低濃度の逆導電型不純物をこのシ
リコン基板の表面にイオン注入し、上記第３のフォトレ
ジスト膜パターンを除去する工程と、上記溝の底面の上
記パッド酸化膜を除去し、熱酸化によりゲート酸化膜を
形成する工程と、上記溝を埋設する姿態を有するゲート
電極を形成する工程と、上記窒化シリコン膜を選択的に
除去し、全面に絶縁膜を形成し、この絶縁膜をエッチバ
ックして上記ゲート電極の側面にこの絶縁膜からなるス
ペーサを形成する工程と、上記フィールド酸化膜，スペ
ーサおよびゲート電極をマスクにして、高濃度の逆導電
型不純物を上記素子形成領域にイオン注入する工程とを
有することを特徴とする。
【００１８】好ましくは、上記第２および第３のフォト
レジスト膜パターンに対するエッチバックが、上記シリ
コン基板にＲＦバイアスを印加し，少なくとも酸素ガス
を含んだガスをエッチングガスに用いるマイクロ波励起
によるプラズマエッチングである。
レジスト膜パターンに対するエッチバックが、上記シリ
コン基板にＲＦバイアスを印加し，少なくとも酸素ガス
を含んだガスをエッチングガスに用いるマイクロ波励起
によるプラズマエッチングである。
【００１９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００２０】半導体装置の製造工程の平面図である図１
および図２と、図１あるいは図２のＸＸ線での断面図で
ある図３とを参照すると、本発明の第１の実施例は、以
下のようになっている。
および図２と、図１あるいは図２のＸＸ線での断面図で
ある図３とを参照すると、本発明の第１の実施例は、以
下のようになっている。
【００２１】まず、（１００）の面方位を有し，Ｐ型不
純物として５．０×１０16ｃｍ-3のボロンを含むＰ型シ
リコン基板１０１表面の素子形成領域および素子分離領
域に、膜厚１０ｎｍ程度のパッド酸化膜１０２およびフ
ィールド酸化膜１０３が形成される。このフィールド酸
化膜１０３は窒化シリコン膜（図示せず）をマスクにし
た選択酸化法により形成され、このフィールド酸化膜１
０３が形成された後にこの窒化シリコン膜はエッチング
除去される。このパッド酸化膜１０２は、フィールド酸
化膜１０３の形成前に設けられたものをそのまま用いて
もよく、フィールド酸化膜１０３を形成した後に新たに
形成してもよい。次に、所定膜厚Ｈ（例えば０．４２μ
ｍ）の窒化シリコン膜１０４が全面に形成される。次
に、第１のフォトレジスト膜パターン（図示せず）をマ
スクにした異方性エッチングにより、窒化シリコン膜１
０４が選択的にエッチングされ、第１の溝１０５ａａお
よび第２の溝１０５ａｂが形成される。続いて、しきい
値制御用のボロンのイオン注入が、３０ｋｅＶ，４．０
〜６．０×１０12ｃｍ-2の条件で行なわれる。溝１０５
ａａは、所定幅Ｌ（例えば０．６μｍ）を有し、一定方
向に所望の長さを有している。これに対して溝１０５ａ
ｂはＬと異なる幅（例えばＬより広い幅）を有し、この
溝１０５ａｂの方向は上記一定方向に向いているとは限
らない。これら溝１０５ａａ，１０５ａｂには後述する
ように、それぞれ異なった値のチャネル長を有するＭＯ
Ｓトランジスタのゲート電極が形成されることになる
〔図１（ａ），図３（ａ）〕。
純物として５．０×１０16ｃｍ-3のボロンを含むＰ型シ
リコン基板１０１表面の素子形成領域および素子分離領
域に、膜厚１０ｎｍ程度のパッド酸化膜１０２およびフ
ィールド酸化膜１０３が形成される。このフィールド酸
化膜１０３は窒化シリコン膜（図示せず）をマスクにし
た選択酸化法により形成され、このフィールド酸化膜１
０３が形成された後にこの窒化シリコン膜はエッチング
除去される。このパッド酸化膜１０２は、フィールド酸
化膜１０３の形成前に設けられたものをそのまま用いて
もよく、フィールド酸化膜１０３を形成した後に新たに
形成してもよい。次に、所定膜厚Ｈ（例えば０．４２μ
ｍ）の窒化シリコン膜１０４が全面に形成される。次
に、第１のフォトレジスト膜パターン（図示せず）をマ
スクにした異方性エッチングにより、窒化シリコン膜１
０４が選択的にエッチングされ、第１の溝１０５ａａお
よび第２の溝１０５ａｂが形成される。続いて、しきい
値制御用のボロンのイオン注入が、３０ｋｅＶ，４．０
〜６．０×１０12ｃｍ-2の条件で行なわれる。溝１０５
ａａは、所定幅Ｌ（例えば０．６μｍ）を有し、一定方
向に所望の長さを有している。これに対して溝１０５ａ
ｂはＬと異なる幅（例えばＬより広い幅）を有し、この
溝１０５ａｂの方向は上記一定方向に向いているとは限
らない。これら溝１０５ａａ，１０５ａｂには後述する
ように、それぞれ異なった値のチャネル長を有するＭＯ
Ｓトランジスタのゲート電極が形成されることになる
〔図１（ａ），図３（ａ）〕。
【００２２】第１のフォトレジスト膜パターンを除去し
た後、第２のフォトレジスト膜パターン１１１ａにより
上記溝１０５ａｂを覆う。この目的は、Ｌと異なるＬを
有する溝１０５ａｂに形成されるＭＯＳトランジスタの
チャネル長が、溝１０５ａａに形成されるＭＯＳトラン
ジスタのチャネル長と異なるようにするためである。次
に、上記一定方向に直行し，溝１０５ａａのこの一定方
向の（２つの）側壁に対して（それぞれ）所定角度θ
（例えば５０°）をなす（２つの）方向から、７０ｋｅ
Ｖ，８．０×１０13ｃｍ-2の砒素がイオン注入され、溝
１０５ａａの一定方向の（２つの）側壁直下近傍のＰ型
シリコン基板１０１表面にＮ型イオン注入領域１２１ａ
が形成される。（詳細は後述するが）このとき、ｔａｎ
θ≦（Ｌ／Ｈ）である〔図１（ｂ），図３（ｂ）〕。な
お、フォトレジスト膜パターン１１１ａは、溝１０５ａ
ａに対する上記イオン注入の際にマスクにならぬ距離だ
け離れていることが必要である。
た後、第２のフォトレジスト膜パターン１１１ａにより
上記溝１０５ａｂを覆う。この目的は、Ｌと異なるＬを
有する溝１０５ａｂに形成されるＭＯＳトランジスタの
チャネル長が、溝１０５ａａに形成されるＭＯＳトラン
ジスタのチャネル長と異なるようにするためである。次
に、上記一定方向に直行し，溝１０５ａａのこの一定方
向の（２つの）側壁に対して（それぞれ）所定角度θ
（例えば５０°）をなす（２つの）方向から、７０ｋｅ
Ｖ，８．０×１０13ｃｍ-2の砒素がイオン注入され、溝
１０５ａａの一定方向の（２つの）側壁直下近傍のＰ型
シリコン基板１０１表面にＮ型イオン注入領域１２１ａ
が形成される。（詳細は後述するが）このとき、ｔａｎ
θ≦（Ｌ／Ｈ）である〔図１（ｂ），図３（ｂ）〕。な
お、フォトレジスト膜パターン１１１ａは、溝１０５ａ
ａに対する上記イオン注入の際にマスクにならぬ距離だ
け離れていることが必要である。
【００２３】次に、上記フォトレジスト膜パターン１１
１ａが除去され、窒化シリコン膜１０４をマスクにして
溝１０５ａａ，１０５ａｂの底面のパッド酸化膜１０２
がエッチング除去される。例えば７５０℃の熱酸化によ
り、膜厚１０ｎｍ程度のゲート酸化膜１２２ａが形成さ
れる。この熱酸化により、上記Ｎ型イオン注入領域１２
１ａの砒素が活性化され、Ｎ- 型拡散層１２１ａａに変
換される。なお、この温度では、砒素の活性化はなされ
るものの熱拡散はほとんどなされない。続いて、溝１０
５ａａ，１０５ａｂを埋設する姿態を有するゲート電極
１２３ａａ，１２３ａｂが形成される。これらゲート電
極１２３ａａ，１２３ａｂは、Ｎ+ 型多結晶シリコン
膜，高融点金属シリサイド膜，高融点金属ポリサイド膜
あるいは高融点金属膜からなる〔図２（ａ），図３
（ｃ）〕。上記特開平１−３０７２６６号公報記載の製
造方法では、Ｎ型イオン注入領域（図１１（ａ）参照）
を形成する際のイオン注入において、ゲート電極の構成
材料を無視することはできない。これに対して、本実施
例におけるゲート電極１２３ａａ，１２３ａｂの構成材
料の選択は、Ｎ型イオン注入領域１２１ａの形成条件に
依存しない。なお、溝１０５ａａ，１０５ａｂ底面のパ
ッド酸化膜１０２を除去して新たにゲート酸化膜１２２
ａを形成するのは、この部分のパッド酸化膜１０２はフ
ォトレジスト膜に直接に接触したことによる汚染やイオ
ン注入によるダメージや汚染を除去しておくためであ
る。
１ａが除去され、窒化シリコン膜１０４をマスクにして
溝１０５ａａ，１０５ａｂの底面のパッド酸化膜１０２
がエッチング除去される。例えば７５０℃の熱酸化によ
り、膜厚１０ｎｍ程度のゲート酸化膜１２２ａが形成さ
れる。この熱酸化により、上記Ｎ型イオン注入領域１２
１ａの砒素が活性化され、Ｎ- 型拡散層１２１ａａに変
換される。なお、この温度では、砒素の活性化はなされ
るものの熱拡散はほとんどなされない。続いて、溝１０
５ａａ，１０５ａｂを埋設する姿態を有するゲート電極
１２３ａａ，１２３ａｂが形成される。これらゲート電
極１２３ａａ，１２３ａｂは、Ｎ+ 型多結晶シリコン
膜，高融点金属シリサイド膜，高融点金属ポリサイド膜
あるいは高融点金属膜からなる〔図２（ａ），図３
（ｃ）〕。上記特開平１−３０７２６６号公報記載の製
造方法では、Ｎ型イオン注入領域（図１１（ａ）参照）
を形成する際のイオン注入において、ゲート電極の構成
材料を無視することはできない。これに対して、本実施
例におけるゲート電極１２３ａａ，１２３ａｂの構成材
料の選択は、Ｎ型イオン注入領域１２１ａの形成条件に
依存しない。なお、溝１０５ａａ，１０５ａｂ底面のパ
ッド酸化膜１０２を除去して新たにゲート酸化膜１２２
ａを形成するのは、この部分のパッド酸化膜１０２はフ
ォトレジスト膜に直接に接触したことによる汚染やイオ
ン注入によるダメージや汚染を除去しておくためであ
る。
【００２４】次に、例えば熱燐酸により窒化シリコン膜
１０４が選択的に除去される。続いて、段差被覆性に優
れた減圧気相成長法（ＬＰＣＶＤ）もしくはプラズマ励
起気相成長法（ＰＥＣＶＤ）により、膜厚０．１μｍ程
度の酸化シリコン膜（図示せず）が全面に形成される。
異方性エッチングによりこの酸化シリコン膜（およびパ
ッド酸化膜１０２）がエッチバックされ、ゲート電極１
２３ａａ，１２３ａｂの側面にこの酸化シリコン膜から
なる幅０．１μｍ程度のスペーサ１２４ａが残置され
る。次に、フィールド酸化膜１０３，ゲート電極１２３
ａａ，１２３ａｂおよびスペーサ１２４ａをマスクにし
て、（Ｐ型シリコン基板１０１表面に対して概ね垂直
に）Ｐ型シリコン基板１０１表面の素子形成領域に、７
０ｋｅＶ，３．０×１０15ｃｍ-2の条件で砒素のイオン
注入が行なわれる。さらに、窒素雰囲気で９００℃，１
０分の熱処理が行なわれる。これら一連の処理により、
Ｎ+ 型拡散層１２５ａａ，１２５ａｂが形成され、上記
Ｎ- 型拡散層１２１ａａは砒素の熱拡散が進行してＮ-
型拡散層１２１ａｂになる。これにより、Ｎ- 型拡散層
１２１ａｂ並びにＮ+ 型拡散層１２５ａａから構成させ
たソース・ドレイン領域，ゲート酸化膜１２２ａおよび
ゲート電極１２３ａａからなるゲート・オーバーラップ
ＬＤＤ構造のＭＯＳトランジスタと、Ｎ+ 型拡散層１２
５ａｂのみから構成させたソース・ドレイン領域，ゲー
ト酸化膜１２２ａおよびゲート電極１２３ａｂからなる
非ＬＤＤ構造のＭＯＳトランジスタとが形成される。こ
の非ＬＤＤ構造のＭＯＳトランジスタにＮ型イオン注入
領域１２１ａはが形成されないことから、このＭＯＳト
ランジスタのゲート長は勿論のことチャネル長も上記ゲ
ート・オーバーラップＬＤＤ構造のＭＯＳトランジスタ
のチャネル長とは異なっている〔図２（ｂ），図３
（ｄ）〕。
１０４が選択的に除去される。続いて、段差被覆性に優
れた減圧気相成長法（ＬＰＣＶＤ）もしくはプラズマ励
起気相成長法（ＰＥＣＶＤ）により、膜厚０．１μｍ程
度の酸化シリコン膜（図示せず）が全面に形成される。
異方性エッチングによりこの酸化シリコン膜（およびパ
ッド酸化膜１０２）がエッチバックされ、ゲート電極１
２３ａａ，１２３ａｂの側面にこの酸化シリコン膜から
なる幅０．１μｍ程度のスペーサ１２４ａが残置され
る。次に、フィールド酸化膜１０３，ゲート電極１２３
ａａ，１２３ａｂおよびスペーサ１２４ａをマスクにし
て、（Ｐ型シリコン基板１０１表面に対して概ね垂直
に）Ｐ型シリコン基板１０１表面の素子形成領域に、７
０ｋｅＶ，３．０×１０15ｃｍ-2の条件で砒素のイオン
注入が行なわれる。さらに、窒素雰囲気で９００℃，１
０分の熱処理が行なわれる。これら一連の処理により、
Ｎ+ 型拡散層１２５ａａ，１２５ａｂが形成され、上記
Ｎ- 型拡散層１２１ａａは砒素の熱拡散が進行してＮ-
型拡散層１２１ａｂになる。これにより、Ｎ- 型拡散層
１２１ａｂ並びにＮ+ 型拡散層１２５ａａから構成させ
たソース・ドレイン領域，ゲート酸化膜１２２ａおよび
ゲート電極１２３ａａからなるゲート・オーバーラップ
ＬＤＤ構造のＭＯＳトランジスタと、Ｎ+ 型拡散層１２
５ａｂのみから構成させたソース・ドレイン領域，ゲー
ト酸化膜１２２ａおよびゲート電極１２３ａｂからなる
非ＬＤＤ構造のＭＯＳトランジスタとが形成される。こ
の非ＬＤＤ構造のＭＯＳトランジスタにＮ型イオン注入
領域１２１ａはが形成されないことから、このＭＯＳト
ランジスタのゲート長は勿論のことチャネル長も上記ゲ
ート・オーバーラップＬＤＤ構造のＭＯＳトランジスタ
のチャネル長とは異なっている〔図２（ｂ），図３
（ｄ）〕。
【００２５】Ｎ型イオン注入領域を形成する段階の断面
模式図である図４（ａ）と、ゲート・オーバーラップＬ
ＤＤ構造のＭＯＳトランジスタのドレイン端近傍におけ
るシミュレーションによる砒素の濃度分布（プロファイ
ル）を示す図４（ｂ）とを参照して、本実施例における
Ｎ型イオン注入領域の形成条件と本実施例の効果とを説
明する。
模式図である図４（ａ）と、ゲート・オーバーラップＬ
ＤＤ構造のＭＯＳトランジスタのドレイン端近傍におけ
るシミュレーションによる砒素の濃度分布（プロファイ
ル）を示す図４（ｂ）とを参照して、本実施例における
Ｎ型イオン注入領域の形成条件と本実施例の効果とを説
明する。
【００２６】（窒化シリコン膜１０４の膜厚）Ｈ≒０．
４２μｍ，（溝１０５ａａの幅）Ｌ≒０．６μｍとし、
溝１０５ａａの側壁下端からΔＬ≒０．１μｍの領域の
み窒化シリコン膜１０４にマスクされずにイオン注入さ
れるようにする。このとき、ｔａｎθ＝（Ｌ−ΔＬ）／
Ｈとなることから、θ≒５０°となる〔図４（ａ）〕。
なお、このＬはゲート・オーバーラップＬＤＤ構造のＭ
ＯＳトランジスタのゲート長（ゲート電極の幅）と等し
い。この角度でＮ型イオン注入領域１２１ａ形成のため
の砒素のイオン注入を行ない、Ｎ+ 型拡散層１２５ａｂ
形成のための砒素のイオン注入を上記の条件で行ない、
上記条件で活性化のための熱処理を行なったとき、ドレ
イン端近傍での砒素のプロファイルのシミュレーション
結果は図４（ｂ）のようになる。
４２μｍ，（溝１０５ａａの幅）Ｌ≒０．６μｍとし、
溝１０５ａａの側壁下端からΔＬ≒０．１μｍの領域の
み窒化シリコン膜１０４にマスクされずにイオン注入さ
れるようにする。このとき、ｔａｎθ＝（Ｌ−ΔＬ）／
Ｈとなることから、θ≒５０°となる〔図４（ａ）〕。
なお、このＬはゲート・オーバーラップＬＤＤ構造のＭ
ＯＳトランジスタのゲート長（ゲート電極の幅）と等し
い。この角度でＮ型イオン注入領域１２１ａ形成のため
の砒素のイオン注入を行ない、Ｎ+ 型拡散層１２５ａｂ
形成のための砒素のイオン注入を上記の条件で行ない、
上記条件で活性化のための熱処理を行なったとき、ドレ
イン端近傍での砒素のプロファイルのシミュレーション
結果は図４（ｂ）のようになる。
【００２７】この図４（ｂ）から、次のことが得られ
る。ゲート電極１２３ａａとＮ- 型拡散層１２１ａｂと
のオーバーラップはゲート酸化膜１２２ａとＰ型シリコ
ン基板１０との界面で最大となり、その値は約０．１８
μｍ（約ΔＬの２倍）である。ソース領域側のＮ- 型拡
散層１２１ａｂとドレイン領域側のＮ- 型拡散層１２１
ａｂとの（チャネル領域での）間隔は、上記特開平１−
３０７２６６号公報記載のゲート・オーバーラップＬＤ
Ｄ構造のＭＯＳトランジスタと異なり、上記界面から深
くなるに従って広くなる。上記界面におけるゲート電極
１２３ａａとＮ+型拡散層１２５ａａとのオーバーラッ
プは約０．０４μｍである。このゲート電極１２３ａａ
とＮ+ 型拡散層１２５ａａとのオーバーラップの最大値
は、この界面から約０．０４μｍの深さのとこにあり、
約０．０６μｍである。ゲート電極１２３ａａ近傍にお
けるドレイン領域（Ｎ- 型拡散層１２１ａｂ並びにＮ+
型拡散層１２５ａａから構成されている）のＸj は約
０．１６μｍであるが、ゲート電極１２３ａａから充分
離れた位置でのこのドレイン領域（Ｎ+ 型拡散層１２５
ａａのみから構成されている）のＸj は約０．１４μｍ
である。イオン注入条件等により数値的には異なるが、
一連のシミュレーションから、上記の傾向を有するに
は、θは４０°〜６０°の範囲であればよい。ΔＬの上
限は、Ｌの値と目的とするチャネル長とから決まる。Δ
Ｌの下限は、Ｎ型イオン注入領域１２１ａ形成のイオン
注入条件（θも含む），Ｎ+ 型拡散層１２５ａａ等の形
成のイオン注入条件および熱処理条件，スペーサ１２１
ａの膜厚等から決まるが、上述の場合には正の値である
ことが好ましい。
る。ゲート電極１２３ａａとＮ- 型拡散層１２１ａｂと
のオーバーラップはゲート酸化膜１２２ａとＰ型シリコ
ン基板１０との界面で最大となり、その値は約０．１８
μｍ（約ΔＬの２倍）である。ソース領域側のＮ- 型拡
散層１２１ａｂとドレイン領域側のＮ- 型拡散層１２１
ａｂとの（チャネル領域での）間隔は、上記特開平１−
３０７２６６号公報記載のゲート・オーバーラップＬＤ
Ｄ構造のＭＯＳトランジスタと異なり、上記界面から深
くなるに従って広くなる。上記界面におけるゲート電極
１２３ａａとＮ+型拡散層１２５ａａとのオーバーラッ
プは約０．０４μｍである。このゲート電極１２３ａａ
とＮ+ 型拡散層１２５ａａとのオーバーラップの最大値
は、この界面から約０．０４μｍの深さのとこにあり、
約０．０６μｍである。ゲート電極１２３ａａ近傍にお
けるドレイン領域（Ｎ- 型拡散層１２１ａｂ並びにＮ+
型拡散層１２５ａａから構成されている）のＸj は約
０．１６μｍであるが、ゲート電極１２３ａａから充分
離れた位置でのこのドレイン領域（Ｎ+ 型拡散層１２５
ａａのみから構成されている）のＸj は約０．１４μｍ
である。イオン注入条件等により数値的には異なるが、
一連のシミュレーションから、上記の傾向を有するに
は、θは４０°〜６０°の範囲であればよい。ΔＬの上
限は、Ｌの値と目的とするチャネル長とから決まる。Δ
Ｌの下限は、Ｎ型イオン注入領域１２１ａ形成のイオン
注入条件（θも含む），Ｎ+ 型拡散層１２５ａａ等の形
成のイオン注入条件および熱処理条件，スペーサ１２１
ａの膜厚等から決まるが、上述の場合には正の値である
ことが好ましい。
【００２８】図４（ｂ）に示したようなソース・ドレイ
ン領域の形状から、本実施例によるゲート・オーバーラ
ップＬＤＤ構造のＭＯＳトランジスタは、以下の効果を
有することが明かになる。まず、ゲート電極１２３ａａ
に対するＮ- 型拡散層１２１ａｂ並びにＮ+ 型拡散層１
２５ａａのオーバーラップの形状から、ドレイン領域と
ソース領域との間の相互コンダクタンスの低下は回避さ
れる。また、ゲート電極１２３ａａ側のドレイン端の形
状から、ゲート電極１２３ａａに電圧が印加されて生じ
るチャネル領域の空乏層に対して、ドレイン領域に電圧
が印加されて生じる空乏層の影響は小さくなり、ショー
ト・チャネル効果の抑制が容易になる。さらに、ドレイ
ン側の最も電界強度の高くなる位置がゲート電極１２３
ａａ直下から充分に離れた位置であるため、ホットキャ
リアのゲート酸化膜１２２ａへの注入の回避が容易にな
る。
ン領域の形状から、本実施例によるゲート・オーバーラ
ップＬＤＤ構造のＭＯＳトランジスタは、以下の効果を
有することが明かになる。まず、ゲート電極１２３ａａ
に対するＮ- 型拡散層１２１ａｂ並びにＮ+ 型拡散層１
２５ａａのオーバーラップの形状から、ドレイン領域と
ソース領域との間の相互コンダクタンスの低下は回避さ
れる。また、ゲート電極１２３ａａ側のドレイン端の形
状から、ゲート電極１２３ａａに電圧が印加されて生じ
るチャネル領域の空乏層に対して、ドレイン領域に電圧
が印加されて生じる空乏層の影響は小さくなり、ショー
ト・チャネル効果の抑制が容易になる。さらに、ドレイ
ン側の最も電界強度の高くなる位置がゲート電極１２３
ａａ直下から充分に離れた位置であるため、ホットキャ
リアのゲート酸化膜１２２ａへの注入の回避が容易にな
る。
【００２９】なお、パッド酸化膜１０２の膜厚，窒化シ
リコン膜１０４の膜厚Ｈ，溝１０５ａａの幅Ｌ，ゲート
酸化膜１２２ａの膜厚および酸化温度，スペーサ１２４
ａの幅，Ｎ型イオン注入領域１２１ａ形成のためイオン
注入の角度θおよびイオン注入条件，Ｎ+ 型拡散領域１
２５ａａ等の形成のためのイオン注入条件および熱処理
条件等は、上記第１の実施例に記載した数値あるいは条
件に限定されるものではない。また、上記第１の実施例
によるＭＯＳトランジスタはＮチャネル型であるが、本
実施例をＰチャネル型ＭＯＳトランジスタあるいはＣＭ
ＯＳトランジスタに適用することもできる。
リコン膜１０４の膜厚Ｈ，溝１０５ａａの幅Ｌ，ゲート
酸化膜１２２ａの膜厚および酸化温度，スペーサ１２４
ａの幅，Ｎ型イオン注入領域１２１ａ形成のためイオン
注入の角度θおよびイオン注入条件，Ｎ+ 型拡散領域１
２５ａａ等の形成のためのイオン注入条件および熱処理
条件等は、上記第１の実施例に記載した数値あるいは条
件に限定されるものではない。また、上記第１の実施例
によるＭＯＳトランジスタはＮチャネル型であるが、本
実施例をＰチャネル型ＭＯＳトランジスタあるいはＣＭ
ＯＳトランジスタに適用することもできる。
【００３０】半導体装置の製造工程の断面図である図５
を参照すると、本発明の第２の実施例は所定膜厚（例え
ばＨ≒０．４２μｍ）の窒化シリコン膜１０４の形成ま
で上記第１の実施例と同様である。
を参照すると、本発明の第２の実施例は所定膜厚（例え
ばＨ≒０．４２μｍ）の窒化シリコン膜１０４の形成ま
で上記第１の実施例と同様である。
【００３１】次に、上記第１の実施例と同様の方法によ
り、第１の実施例の第１の溝と同様の所定幅（例えばＬ
≒０．６μｍ）を有し，一定方向に所望の長さを有する
溝１０５ｂを形成する。続いて、上記第１の実施例と同
様の角度（例えばθ≒５０°）および条件で砒素のイオ
ン注入を行ない、Ｎ型イオン注入領域１２１ｂを形成す
る〔図５（ａ）〕。
り、第１の実施例の第１の溝と同様の所定幅（例えばＬ
≒０．６μｍ）を有し，一定方向に所望の長さを有する
溝１０５ｂを形成する。続いて、上記第１の実施例と同
様の角度（例えばθ≒５０°）および条件で砒素のイオ
ン注入を行ない、Ｎ型イオン注入領域１２１ｂを形成す
る〔図５（ａ）〕。
【００３２】次に、ＬＰＣＶＤもしくはＰＥＣＶＤによ
り、全面に膜厚０．０６μｍ（６０ｎｍ）程度の酸化シ
リコン膜（図示せず）を形成し、この酸化シリコン膜
（およびパッド酸化膜１０２）を異方性エッチングによ
り選択的にエッチバックし、溝１０５ｂの側壁にスペー
サ１１４を形成する。続いて、７５０℃程度の熱酸化に
より、膜厚１０ｎｍ程度のゲート酸化膜１２２ｂを形成
する。この熱酸化により、Ｎ型イオン注入領域１２１ｂ
はＮ- 型拡散層１２１ｂａになる〔図５（ｂ）〕。
り、全面に膜厚０．０６μｍ（６０ｎｍ）程度の酸化シ
リコン膜（図示せず）を形成し、この酸化シリコン膜
（およびパッド酸化膜１０２）を異方性エッチングによ
り選択的にエッチバックし、溝１０５ｂの側壁にスペー
サ１１４を形成する。続いて、７５０℃程度の熱酸化に
より、膜厚１０ｎｍ程度のゲート酸化膜１２２ｂを形成
する。この熱酸化により、Ｎ型イオン注入領域１２１ｂ
はＮ- 型拡散層１２１ｂａになる〔図５（ｂ）〕。
【００３３】その後、窒化シリコン膜１０４を選択的に
エッチング除去し、溝１０５ｂを埋設した姿態を有する
ゲート電極１２３ｂを形成する。上記第１の実施例と同
様の条件による高濃度の砒素のイオン注入と熱処理とを
行ない、Ｎ- 型拡散層１２１ｂａをＮ- 型拡散層１２１
ｂｂに変換し、Ｎ+ 型拡散層１２５ｂを形成する〔図５
（ｃ）〕。
エッチング除去し、溝１０５ｂを埋設した姿態を有する
ゲート電極１２３ｂを形成する。上記第１の実施例と同
様の条件による高濃度の砒素のイオン注入と熱処理とを
行ない、Ｎ- 型拡散層１２１ｂａをＮ- 型拡散層１２１
ｂｂに変換し、Ｎ+ 型拡散層１２５ｂを形成する〔図５
（ｃ）〕。
【００３４】本実施例は、上記第１の実施例の有する効
果を有する。さらに本実施例ではスペーサ１１４を形成
するための膜厚の選定により、Ｎ+ 型拡散層１２５ｂと
Ｎ-型拡散層１２１ｂｂとの境界をスペーサ１１４とゲ
ート酸化膜１１２ｂとの境界近傍に形成することが容易
になり、ゲート電極１２３ｂとソース・ドレイン領域と
の間の寄生容量が上記第１の実施例より低減することが
容易になり、上記第１の実施例によるＭＯＳトランジス
タより高速性に優れたＭＯＳトランジスタを得ることが
できる。
果を有する。さらに本実施例ではスペーサ１１４を形成
するための膜厚の選定により、Ｎ+ 型拡散層１２５ｂと
Ｎ-型拡散層１２１ｂｂとの境界をスペーサ１１４とゲ
ート酸化膜１１２ｂとの境界近傍に形成することが容易
になり、ゲート電極１２３ｂとソース・ドレイン領域と
の間の寄生容量が上記第１の実施例より低減することが
容易になり、上記第１の実施例によるＭＯＳトランジス
タより高速性に優れたＭＯＳトランジスタを得ることが
できる。
【００３５】さらに上記第２の実施例の応用例として、
ゲート電極１２５ｂを形成した後、全面に絶縁膜を形成
しこの絶縁膜をエッチバックして第２のスペーサを形成
し、しかる後Ｎ+ 型拡散層を形成すことも可能である。
この場合、ゲート電極側のドレイン端近傍におけるＮ型
不純物のプロファイルの設定に対する自由度は、上記第
２の実施例よりさらに高くなる。
ゲート電極１２５ｂを形成した後、全面に絶縁膜を形成
しこの絶縁膜をエッチバックして第２のスペーサを形成
し、しかる後Ｎ+ 型拡散層を形成すことも可能である。
この場合、ゲート電極側のドレイン端近傍におけるＮ型
不純物のプロファイルの設定に対する自由度は、上記第
２の実施例よりさらに高くなる。
【００３６】なお、上記第２の実施例において、上記第
１の実施と同様に溝１０５ｂと幅等が異なる第２の溝を
設けることも可能である。また、本実施例はＰチャネル
型ＭＯＳトランジスタ，ＣＭＯＳトランジスタ等にも適
用できる。
１の実施と同様に溝１０５ｂと幅等が異なる第２の溝を
設けることも可能である。また、本実施例はＰチャネル
型ＭＯＳトランジスタ，ＣＭＯＳトランジスタ等にも適
用できる。
【００３７】半導体装置の製造工程の平面図である図
６，図７および図８と、図６，図７あるいは図８のＸＸ
線での断面図である図９と、Ｎ型イオン注入領域を形成
するための条件を説明するための断面模式図である図１
０とを併せてを参照すると、本発明の第３の実施例は、
９０°に折れ曲ったゲート電極を有するＭＯＳトランジ
スタと製造方法であり、以下のようになっている。
６，図７および図８と、図６，図７あるいは図８のＸＸ
線での断面図である図９と、Ｎ型イオン注入領域を形成
するための条件を説明するための断面模式図である図１
０とを併せてを参照すると、本発明の第３の実施例は、
９０°に折れ曲ったゲート電極を有するＭＯＳトランジ
スタと製造方法であり、以下のようになっている。
【００３８】まず、上記第１の実施例と同様に、（１０
０）の面方位を有し，Ｐ型不純物として５．０×１０16
ｃｍ-3のボロンを含むＰ型シリコン基板１０１表面の素
子形成領域および素子分離領域に、膜厚１０ｎｍ程度の
パッド酸化膜１０２およびフィールド酸化膜１０３が形
成される。次に、第１の所定膜厚Ｈ0 （例えば０．４２
μｍ）の窒化シリコン膜１０４が全面に形成される。次
に、第１のフォトレジスト膜パターン（図示せず）をマ
スクにした異方性エッチングにより、窒化シリコン膜１
０４が選択的にエッチングされ、溝１０５ｃが形成され
る。この溝１０５ｃは、第１の方向に平行な溝側壁１５
５ａａ，１５５ｂａと、第２の方向に平行な溝側壁１５
５ａｂ，１５５ｂｂとを有する。第２の方向は第１の方
向に直交している。溝側壁１５５ａａと溝側壁１５５ａ
ｂとは直接に直交し、溝側壁１５５ｂａと溝側壁１５５
ｂｂとは直接に直交している。第１の方向の部分の溝１
０５ｃの幅（溝側壁１５５ａａと溝側壁１５５ｂａとの
間隔）と第２の方向の部分の溝１０５ｃの幅（溝側壁１
５５ｂａと溝側壁１５５ｂｂとの間隔）とは、共に所定
幅Ｌ0 （例えば０．６μｍ）である〔図６（ａ），図９
（ａ）〕。
０）の面方位を有し，Ｐ型不純物として５．０×１０16
ｃｍ-3のボロンを含むＰ型シリコン基板１０１表面の素
子形成領域および素子分離領域に、膜厚１０ｎｍ程度の
パッド酸化膜１０２およびフィールド酸化膜１０３が形
成される。次に、第１の所定膜厚Ｈ0 （例えば０．４２
μｍ）の窒化シリコン膜１０４が全面に形成される。次
に、第１のフォトレジスト膜パターン（図示せず）をマ
スクにした異方性エッチングにより、窒化シリコン膜１
０４が選択的にエッチングされ、溝１０５ｃが形成され
る。この溝１０５ｃは、第１の方向に平行な溝側壁１５
５ａａ，１５５ｂａと、第２の方向に平行な溝側壁１５
５ａｂ，１５５ｂｂとを有する。第２の方向は第１の方
向に直交している。溝側壁１５５ａａと溝側壁１５５ａ
ｂとは直接に直交し、溝側壁１５５ｂａと溝側壁１５５
ｂｂとは直接に直交している。第１の方向の部分の溝１
０５ｃの幅（溝側壁１５５ａａと溝側壁１５５ｂａとの
間隔）と第２の方向の部分の溝１０５ｃの幅（溝側壁１
５５ｂａと溝側壁１５５ｂｂとの間隔）とは、共に所定
幅Ｌ0 （例えば０．６μｍ）である〔図６（ａ），図９
（ａ）〕。
【００３９】上記第１のフォトレジスト膜パターンが除
去された後、全面に第２のフォトレジスト膜（図示せ
ず）が形成される。この第２のフォトレジスト膜は、溝
１０５ｃを完全に埋設することが必要であり，上面が平
坦であることが必要である。この第２のフォトレジスト
膜がパターニングされ、第２のフォトレジスト膜パター
ン１３１が形成される。この第２のフォトレジスト膜パ
ターン１３１は、溝１０５ｃの第２の方向のみの部分を
覆い，第１の方向のみの部分には形成されていない。溝
１０５ｃの第１の方向と第２の方向とが交差する部分で
は、溝側壁１５５ａａ並びに溝側壁１５５ａｂの交点お
よび溝側壁１５５ｂａ並びに溝側壁１５５ｂｂの交点を
結ぶ線分の第２の方向側で，かつ溝側壁１５５ｂａから
溝側壁１５５ａａ側に幅ΔＬ1 （この理由は次工程の説
明の中で述べる）の部分に、第２のフォトレジスト膜パ
ターン１３１が形成されている〔図６（ｂ），図９
（ｂ）〕。
去された後、全面に第２のフォトレジスト膜（図示せ
ず）が形成される。この第２のフォトレジスト膜は、溝
１０５ｃを完全に埋設することが必要であり，上面が平
坦であることが必要である。この第２のフォトレジスト
膜がパターニングされ、第２のフォトレジスト膜パター
ン１３１が形成される。この第２のフォトレジスト膜パ
ターン１３１は、溝１０５ｃの第２の方向のみの部分を
覆い，第１の方向のみの部分には形成されていない。溝
１０５ｃの第１の方向と第２の方向とが交差する部分で
は、溝側壁１５５ａａ並びに溝側壁１５５ａｂの交点お
よび溝側壁１５５ｂａ並びに溝側壁１５５ｂｂの交点を
結ぶ線分の第２の方向側で，かつ溝側壁１５５ｂａから
溝側壁１５５ａａ側に幅ΔＬ1 （この理由は次工程の説
明の中で述べる）の部分に、第２のフォトレジスト膜パ
ターン１３１が形成されている〔図６（ｂ），図９
（ｂ）〕。
【００４０】次に、上記フォトレジスト膜パターン１３
１をＯ2 プラズマによる異方性エッチングによりΔＨ0
の厚さだけエッチバックし、第２の所定膜厚（Ｈ0 −Δ
Ｈ0）を有するフォトレジスト膜パターン１３１ａに変
換する。この異方性エッチングは、Ｏ2 ガスをマイクロ
波励起したプラスマエッチングであり、このままである
と等方性エッチングになるため、Ｐ型シリコン基板１０
１にＲＦバイアスを印加している。なお、エッチングガ
スに数％のＮ2 ガスを添加するならば、フォトレジスト
膜パターンの側面が反応生成物の被膜により保護される
ため、さらに異方性に優れたエッチバックになる。この
フォトレジスト膜パターン１３１ａと窒化シリコン膜１
０４とをマスクにして、溝側壁１５５ａａ，１５５ｂａ
に対してそれぞれθ（例えば５０°）の角度から、７０
ｋｅＶ，８．０×１０13ｃｍ-2の砒素がイオン注入され
る。これにより、溝側壁１５５ａａ並びに溝側壁１５５
ａｂの交点の近傍および溝側壁１５５ｂａ並びに溝側壁
１５５ｂｂの交点の近傍を含めて、溝側壁１５５ａａ，
１５５ｂａ直下近傍のＰ型シリコン基板１０１表面に
は、Ｎ型イオン注入領域１２１ｃａが形成される。この
とき、溝側壁１５５ａａ，１５５ｂａ端部からそれぞれ
ΔＬ1 （≒０．１μｍ）の幅の領域では、窒化シリコン
膜１０４あるいはフォトレジスト膜パターン１３１ａに
マスクされずに直接にイオン注入される。ここで、
Ｈ0 ，ΔＨ0 ，Ｌ0 ，ΔＬ0 ，ΔＬ1 およびθとの間に
は、ｔａｎθ＝ΔＬ1 ／ΔＨ0 ＝（Ｌ0 −（ΔＬ0 ＋Δ
Ｌ1 ））／（Ｈ0 −ΔＨ0 ）という関係がある〔図７
（ａ），図９（ｃ），図１０〕。
１をＯ2 プラズマによる異方性エッチングによりΔＨ0
の厚さだけエッチバックし、第２の所定膜厚（Ｈ0 −Δ
Ｈ0）を有するフォトレジスト膜パターン１３１ａに変
換する。この異方性エッチングは、Ｏ2 ガスをマイクロ
波励起したプラスマエッチングであり、このままである
と等方性エッチングになるため、Ｐ型シリコン基板１０
１にＲＦバイアスを印加している。なお、エッチングガ
スに数％のＮ2 ガスを添加するならば、フォトレジスト
膜パターンの側面が反応生成物の被膜により保護される
ため、さらに異方性に優れたエッチバックになる。この
フォトレジスト膜パターン１３１ａと窒化シリコン膜１
０４とをマスクにして、溝側壁１５５ａａ，１５５ｂａ
に対してそれぞれθ（例えば５０°）の角度から、７０
ｋｅＶ，８．０×１０13ｃｍ-2の砒素がイオン注入され
る。これにより、溝側壁１５５ａａ並びに溝側壁１５５
ａｂの交点の近傍および溝側壁１５５ｂａ並びに溝側壁
１５５ｂｂの交点の近傍を含めて、溝側壁１５５ａａ，
１５５ｂａ直下近傍のＰ型シリコン基板１０１表面に
は、Ｎ型イオン注入領域１２１ｃａが形成される。この
とき、溝側壁１５５ａａ，１５５ｂａ端部からそれぞれ
ΔＬ1 （≒０．１μｍ）の幅の領域では、窒化シリコン
膜１０４あるいはフォトレジスト膜パターン１３１ａに
マスクされずに直接にイオン注入される。ここで、
Ｈ0 ，ΔＨ0 ，Ｌ0 ，ΔＬ0 ，ΔＬ1 およびθとの間に
は、ｔａｎθ＝ΔＬ1 ／ΔＨ0 ＝（Ｌ0 −（ΔＬ0 ＋Δ
Ｌ1 ））／（Ｈ0 −ΔＨ0 ）という関係がある〔図７
（ａ），図９（ｃ），図１０〕。
【００４１】上記フォトレジスト膜パターン１３１ａを
除去した後、フォトレジスト膜パターン１３１ａと同様
の方法により、溝１０５ｃの主として第１の方向の部分
を第２の所定膜厚（Ｈ0 −ΔＨ0 ）で埋め込むフォトレ
ジスト膜パターン１３２ｂを形成する。続いて、このフ
ォトレジスト膜パターン１３２ｂをマスクにして、溝側
壁１５５ａｂ，１５５ｂｂに対してそれぞれ上記θ（≒
５０°）の角度から、７０ｋｅＶ，８．０×１０13ｃｍ
-2の砒素がイオン注入される。これにより、溝側壁１５
５ａａ並びに溝側壁１５５ａｂの交点の近傍および溝側
壁１５５ｂａ並びに溝側壁１５５ｂｂの交点の近傍を含
めて、溝側壁１５５ａｂ，１５５ｂｂ直下近傍のＰ型シ
リコン基板１０１表面には、Ｎ型イオン注入領域１２１
ｃｂが形成される〔図７（ｂ），図９（ｄ）〕。
除去した後、フォトレジスト膜パターン１３１ａと同様
の方法により、溝１０５ｃの主として第１の方向の部分
を第２の所定膜厚（Ｈ0 −ΔＨ0 ）で埋め込むフォトレ
ジスト膜パターン１３２ｂを形成する。続いて、このフ
ォトレジスト膜パターン１３２ｂをマスクにして、溝側
壁１５５ａｂ，１５５ｂｂに対してそれぞれ上記θ（≒
５０°）の角度から、７０ｋｅＶ，８．０×１０13ｃｍ
-2の砒素がイオン注入される。これにより、溝側壁１５
５ａａ並びに溝側壁１５５ａｂの交点の近傍および溝側
壁１５５ｂａ並びに溝側壁１５５ｂｂの交点の近傍を含
めて、溝側壁１５５ａｂ，１５５ｂｂ直下近傍のＰ型シ
リコン基板１０１表面には、Ｎ型イオン注入領域１２１
ｃｂが形成される〔図７（ｂ），図９（ｄ）〕。
【００４２】上記フォトレジスト膜パターン１３２ｂを
除去した後、上記第１の実施例と同様の方法により、溝
１０５ｃ底面のパッド酸化膜１０２がエッチング除去さ
れ、熱酸化により膜厚１０ｎｍ程度のゲート酸化膜１２
２ｃが形成され、溝１０５ｃを埋設する姿態を有したゲ
ート電極１２３ｃが形成され、酸化シリコン膜からなる
幅０．１μｍ程度のスペーサ１２４ｃが形成される。さ
らに、７０ｋｅＶ，３．０×１０15ｃｍ-2の条件で砒素
のイオン注入が行なわれ、窒素雰囲気で９００℃，１０
分の熱処理が行なわれる。これら一連の処理により、Ｎ
+ 型拡散層１２５ｃ，Ｎ- 型拡散層１２１ｃが形成され
る〔図８，図９（ｅ）〕。
除去した後、上記第１の実施例と同様の方法により、溝
１０５ｃ底面のパッド酸化膜１０２がエッチング除去さ
れ、熱酸化により膜厚１０ｎｍ程度のゲート酸化膜１２
２ｃが形成され、溝１０５ｃを埋設する姿態を有したゲ
ート電極１２３ｃが形成され、酸化シリコン膜からなる
幅０．１μｍ程度のスペーサ１２４ｃが形成される。さ
らに、７０ｋｅＶ，３．０×１０15ｃｍ-2の条件で砒素
のイオン注入が行なわれ、窒素雰囲気で９００℃，１０
分の熱処理が行なわれる。これら一連の処理により、Ｎ
+ 型拡散層１２５ｃ，Ｎ- 型拡散層１２１ｃが形成され
る〔図８，図９（ｅ）〕。
【００４３】上記第３の実施例は、上記第１の実施例の
有する効果を有している。本実施例においても、上記第
１の実施例と同様に、溝１０５ｃと幅の異なる溝を溝１
０５ｃと同時に形成することも可能である。また、上記
第２の実施例を本実施例に適用することも可能である。
本実施例の溝は直交する２つ方向を有しているが、これ
ら２つの方向に４５°で交差する４つの方向を持ったゲ
ート電極を有するＭＯＳトランジスタに対しても、本実
施例の適用が可能である。このとき、Ｎ型イオン注入領
域の形成は（本実施例では２回であったが）４回に分け
て行なえばよい。また、本実施例も、Ｐチャネル型ＭＯ
Ｓトランジスタ，ＣＭＯＳトランジスタ等の作成に適用
できる。
有する効果を有している。本実施例においても、上記第
１の実施例と同様に、溝１０５ｃと幅の異なる溝を溝１
０５ｃと同時に形成することも可能である。また、上記
第２の実施例を本実施例に適用することも可能である。
本実施例の溝は直交する２つ方向を有しているが、これ
ら２つの方向に４５°で交差する４つの方向を持ったゲ
ート電極を有するＭＯＳトランジスタに対しても、本実
施例の適用が可能である。このとき、Ｎ型イオン注入領
域の形成は（本実施例では２回であったが）４回に分け
て行なえばよい。また、本実施例も、Ｐチャネル型ＭＯ
Ｓトランジスタ，ＣＭＯＳトランジスタ等の作成に適用
できる。
【００４４】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法では、ゲート電極の形成に先だって、全面に
窒化シリコン膜を形成し、この窒化シリコン膜における
ゲート電極形成領域に溝を設け、この溝の側壁に対して
所定の角度で逆導電型低濃度拡散層を形成するためのイ
オン注入を行なっている。このため、ゲート電極の直下
において、ソース側の逆導電型低濃度拡散層とドレイン
側の逆導電型低濃度拡散層との間隔は、一導電型シリコ
ン基板とゲート絶縁膜との界面で最小となり、深くなる
ほど広くなる。
の製造方法では、ゲート電極の形成に先だって、全面に
窒化シリコン膜を形成し、この窒化シリコン膜における
ゲート電極形成領域に溝を設け、この溝の側壁に対して
所定の角度で逆導電型低濃度拡散層を形成するためのイ
オン注入を行なっている。このため、ゲート電極の直下
において、ソース側の逆導電型低濃度拡散層とドレイン
側の逆導電型低濃度拡散層との間隔は、一導電型シリコ
ン基板とゲート絶縁膜との界面で最小となり、深くなる
ほど広くなる。
【００４５】この結果、ドレイン領域とソース領域との
間の相互コンダクタンスの低下は回避される。また、ゲ
ート電極に電圧が印加されて生じるチャネル領域の空乏
層に対して、ドレイン領域に電圧が印加されて生じる空
乏層の影響は小さくなり、ショート・チャネル効果の抑
制が容易になる。さらに、ドレイン側の最も電界強度の
高くなる位置がゲート電極直下から充分に離れた位置で
あるため、ホットキャリアのゲート絶縁膜への注入の回
避が容易になる。
間の相互コンダクタンスの低下は回避される。また、ゲ
ート電極に電圧が印加されて生じるチャネル領域の空乏
層に対して、ドレイン領域に電圧が印加されて生じる空
乏層の影響は小さくなり、ショート・チャネル効果の抑
制が容易になる。さらに、ドレイン側の最も電界強度の
高くなる位置がゲート電極直下から充分に離れた位置で
あるため、ホットキャリアのゲート絶縁膜への注入の回
避が容易になる。
【図１】本発明の第１の実施例の製造工程の平面図であ
る。
る。
【図２】上記第１の実施例の製造工程の平面図である。
【図３】上記第１の実施例の製造工程の断面図であり、
図１あるいは図２のＸＸでの断面図である。
図１あるいは図２のＸＸでの断面図である。
【図４】上記第１の実施例の効果を説明するための図で
あり、主要工程の断面模式図およびドレイン端近傍の砒
素の濃度分布を示す図である。
あり、主要工程の断面模式図およびドレイン端近傍の砒
素の濃度分布を示す図である。
【図５】本発明の第２の実施例の製造工程の断面図であ
る。
る。
【図６】本発明の第３の実施例の製造工程の平面図であ
る。
る。
【図７】上記第３の実施例の製造工程の平面図である。
【図８】上記第３の実施例の製造工程の平面図である。
【図９】上記第３の実施例の製造工程の断面図である。
【図１０】上記第３の実施例の条件設定を説明するため
の断面模式図である。
の断面模式図である。
【図１１】従来のゲート・オーバーラップＬＤＤ構造の
ＭＯＳトランジスタの製造工程の断面図である。
ＭＯＳトランジスタの製造工程の断面図である。
【図１２】上記従来のゲート・オーバーラップＬＤＤ構
造のＭＯＳトランジスタの問題点を説明するための図で
あり、このトランジスタのドレイン端近傍の砒素の濃度
分布を示す図である。
造のＭＯＳトランジスタの問題点を説明するための図で
あり、このトランジスタのドレイン端近傍の砒素の濃度
分布を示す図である。
１０１，２０１ Ｐ型シリコン基板 １０２ パッド酸化膜 １０３，２０３ フィールド酸化膜 １０４ 窒化シリコン膜 １０５ａａ，１０５ａｂ，１０５ｂ，１０５ｃ 溝 １１１ａ，１３１，１３１ａ，１３２ｂ フォトレジ
スト膜パターン １１４，１２４ａ，１２４ｃ，２２４ スペーサ １２１ａ，１２１ｂ，１２１ｃａ，１２１ｃｂ，２２１
ａ Ｎ型イオン注入領域 １２１ａａ，１２１ａｂ，１２１ｂａ，１２１ｂｂ，１
２１ｃ，２２１ｂＮ- 型拡散層 １２２ａ〜１２２ｃ，２２２ ゲート酸化膜 １２３ａａ，１２３ａｂ，１２３ｂ，１２３ｃ，２２３
ゲート電極 １２５ａ〜１２５ｃ，２２５ Ｎ+ 型拡散層 １５５ａａ，１５５ａｂ，１５５ｂａ，１５５ｂｂ
溝側壁
スト膜パターン １１４，１２４ａ，１２４ｃ，２２４ スペーサ １２１ａ，１２１ｂ，１２１ｃａ，１２１ｃｂ，２２１
ａ Ｎ型イオン注入領域 １２１ａａ，１２１ａｂ，１２１ｂａ，１２１ｂｂ，１
２１ｃ，２２１ｂＮ- 型拡散層 １２２ａ〜１２２ｃ，２２２ ゲート酸化膜 １２３ａａ，１２３ａｂ，１２３ｂ，１２３ｃ，２２３
ゲート電極 １２５ａ〜１２５ｃ，２２５ Ｎ+ 型拡散層 １５５ａａ，１５５ａｂ，１５５ｂａ，１５５ｂｂ
溝側壁
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３０１ Ｌ
Claims (6)
- 【請求項１】 一導電型のシリコン基板の表面の素子分
離領域および素子形成領域にフィールド酸化膜およびパ
ッド酸化膜を形成し、該フィールド酸化膜および該パッ
ド酸化膜の表面を覆う所定膜厚の窒化シリコン膜を該シ
リコン基板の表面に形成する工程と、 フォトレジスト膜パターンをマスクにした窒化シリコン
膜に対する選択的な異方性エッチングにより、前記パッ
ド酸化膜を介して前記素子形成領域上を横断し，所定幅
を有し，一定方向に所望の長さを有する溝を前記窒化シ
リコン膜に形成する工程と、 前記一定方向に直交し，前記溝の側壁に対して所定の角
度をなす方向から、低濃度の逆導電型不純物を該シリコ
ン基板の表面にイオン注入する工程と、 前記溝の底面の前記パッド酸化膜を除去し、熱酸化によ
りゲート酸化膜を形成する工程と、 前記溝を埋設する姿態を有するゲート電極を形成する工
程と、 前記窒化シリコン膜を選択的に除去し、全面に絶縁膜を
形成し、該絶縁膜をエッチバックして前記ゲート電極の
側面に該絶縁膜からなるスペーサを形成する工程と、 前記フィールド酸化膜，スペーサおよびゲート電極をマ
スクにして、高濃度の逆導電型不純物を前記素子形成領
域にイオン注入する工程とを有することを特徴とする半
導体装置の製造法。 - 【請求項２】 前記溝とともに前記所定幅とは異なる幅
を有する第２の溝を形成することと、 前記第２の溝を第２のフォトレジスト膜パターンで覆っ
て前記低濃度の逆導電型不純物を前記シリコン基板の表
面にイオン注入し、該第２のフォトレジスト膜パターン
を除去することとを併せて特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項３】 一導電型のシリコン基板の表面の素子分
離領域および素子形成領域にフィールド酸化膜およびパ
ッド酸化膜を形成し、該フィールド酸化膜および該パッ
ド酸化膜の表面を覆う所定膜厚の窒化シリコン膜を該シ
リコン基板の表面に形成する工程と、 フォトレジスト膜パターンをマスクにした窒化シリコン
膜に対する選択的な異方性エッチングにより、前記パッ
ド酸化膜を介して前記素子形成領域上を横断し，所定幅
を有し，一定方向に所望の長さを有する溝を前記窒化シ
リコン膜に形成する工程と、 前記一定方向に直交し，前記溝の側壁に対して所定の角
度をなす方向から、低濃度の逆導電型不純物を該シリコ
ン基板の表面にイオン注入する工程と、 全面に酸化シリコン膜を形成し、該酸化シリコン膜をエ
ッチバックして前記溝の側壁に該酸化シリコン膜からな
るスペーサを形成し、熱酸化によりゲート酸化膜を形成
する工程と、 前記溝を埋設する姿態を有するゲート電極を形成する工
程と、 前記窒化シリコン膜を選択的に除去する工程と、 前記フィールド酸化膜，スペーサおよびゲート電極をマ
スクにして、高濃度の逆導電型不純物を前記素子形成領
域にイオン注入する工程とを有することを特徴とする半
導体装置の製造法。 - 【請求項４】 前記窒化シリコン膜を選択的に除去した
後、全面に絶縁膜を形成し、該絶縁膜をエッチバックし
て前記ゲート電極の側面に該絶縁膜からなる第２のスペ
ーサを形成する工程を有することを特徴とする請求項３
記載の半導体装置の製造方法。 - 【請求項５】 一導電型のシリコン基板の表面の素子分
離領域および素子形成領域にフィールド酸化膜およびパ
ッド酸化膜を形成し、該フィールド酸化膜および該パッ
ド酸化膜の表面を覆う第１の所定膜厚の窒化シリコン膜
を該シリコン基板の表面に形成する工程と、 第１のフォトレジスト膜からなる第１のフォトレジスト
膜パターンをマスクにした窒化シリコン膜に対する選択
的な異方性エッチングにより、前記パッド酸化膜を介し
て前記素子形成領域上を横断し，所定幅を有して第１の
方向と第２の方向とに折れ曲った所望の長さを有する溝
を前記窒化シリコン膜に形成する工程と、 全面に所要の膜厚の第２のフォトレジスト膜を形成し、
少なくとも前記第１の方向を有する部分の前記溝に対し
て開口部を有する第２のフォトレジスト膜パターンを形
成し、前記第１の所定膜厚より薄い第２の所定膜厚にな
るまで該第２のフォトレジスト膜パターンを異方性エッ
チングにより選択的にエッチバックする工程と、 前記第１の方向に直交し，第１の方向を有する部分の前
記溝の側壁に対して所定の角度をなす方向から低濃度の
逆導電型不純物を該シリコン基板の表面にイオン注入
し、前記第２のフォトレジスト膜パターンを除去する工
程と、 全面に所要の膜厚の第３のフォトレジスト膜を形成し、
少なくとも前記第２の方向を有する部分の前記溝に対し
て開口部を有する第３のフォトレジスト膜パターンを形
成し、前記第１の所定膜厚より薄い第２の所定膜厚にな
るまで該第３のフォトレジスト膜パターンを異方性エッ
チングにより選択的にエッチバックする工程と、 前記第２の方向に直交し，第２の方向を有する部分の前
記溝の側壁に対して前記所定の角度をなす方向から低濃
度の逆導電型不純物を該シリコン基板の表面にイオン注
入し、前記第３のフォトレジスト膜パターンを除去する
工程と、 前記溝の底面の前記パッド酸化膜を除去し、熱酸化によ
りゲート酸化膜を形成する工程と、 前記溝を埋設する姿態を有するゲート電極を形成する工
程と、 前記窒化シリコン膜を選択的に除去し、全面に絶縁膜を
形成し、該絶縁膜をエッチバックして前記ゲート電極の
側面に該絶縁膜からなるスペーサを形成する工程と、 前記フィールド酸化膜，スペーサおよびゲート電極をマ
スクにして、高濃度の逆導電型不純物を前記素子形成領
域にイオン注入する工程とを有することを特徴とする半
導体装置の製造法。 - 【請求項６】 前記第２および第３のフォトレジスト膜
パターンに対するエッチバックが、前記シリコン基板に
ＲＦバイアスを印加し，少なくとも酸素ガスを含んだガ
スをエッチングガスに用いるマイクロ波励起によるプラ
ズマエッチングであることを特徴とする請求項５記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6235147A JP2707978B2 (ja) | 1994-09-29 | 1994-09-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6235147A JP2707978B2 (ja) | 1994-09-29 | 1994-09-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0897423A true JPH0897423A (ja) | 1996-04-12 |
| JP2707978B2 JP2707978B2 (ja) | 1998-02-04 |
Family
ID=16981755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6235147A Expired - Fee Related JP2707978B2 (ja) | 1994-09-29 | 1994-09-29 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2707978B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6600195B1 (en) | 2000-03-21 | 2003-07-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04100245A (ja) * | 1990-08-20 | 1992-04-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH04340278A (ja) * | 1991-01-11 | 1992-11-26 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0575115A (ja) * | 1991-09-12 | 1993-03-26 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1994
- 1994-09-29 JP JP6235147A patent/JP2707978B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04100245A (ja) * | 1990-08-20 | 1992-04-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH04340278A (ja) * | 1991-01-11 | 1992-11-26 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0575115A (ja) * | 1991-09-12 | 1993-03-26 | Toshiba Corp | 半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6600195B1 (en) | 2000-03-21 | 2003-07-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
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| Publication number | Publication date |
|---|---|
| JP2707978B2 (ja) | 1998-02-04 |
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