JPH04100245A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04100245A JPH04100245A JP2218617A JP21861790A JPH04100245A JP H04100245 A JPH04100245 A JP H04100245A JP 2218617 A JP2218617 A JP 2218617A JP 21861790 A JP21861790 A JP 21861790A JP H04100245 A JPH04100245 A JP H04100245A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- substrate
- film
- forming
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0225—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate using an initial gate mask complementary to the prospective gate location, e.g. using dummy source and drain electrodes
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＭＯＳ型トランジスタ（ＭＯＳ ＦＥＴ）の微細化方法
に関し。
に関し。
現状の１μｍ程度の精度のフォトリソグラフィ技術でも
、１μｍ以下（ハーフミクロン程度）のゲート長のＭＯ
Ｓ ＦＥＴを形成できる方法を提供することを目的とし
。
、１μｍ以下（ハーフミクロン程度）のゲート長のＭＯ
Ｓ ＦＥＴを形成できる方法を提供することを目的とし
。
１）半導体基板上に被着された被膜に、ゲート形成領域
を開口して該基板の表面を露出し２次いで該開口内に側
壁を形成し、該側壁で画定された該基板上にゲート絶縁
膜を介してゲートを形成する工程を有するように構成す
る。
を開口して該基板の表面を露出し２次いで該開口内に側
壁を形成し、該側壁で画定された該基板上にゲート絶縁
膜を介してゲートを形成する工程を有するように構成す
る。
２）前記開口を通して該基板内に反対方向から２度の斜
めイオン注入を行ってソースドレインのオフセラ） ８
Ｎ域を形成する工程と９次いで、該開口内に側壁を形成
し、該側壁で画定された該基板上にゲート絶縁膜を介し
てゲートを形成する工程と。
めイオン注入を行ってソースドレインのオフセラ） ８
Ｎ域を形成する工程と９次いで、該開口内に側壁を形成
し、該側壁で画定された該基板上にゲート絶縁膜を介し
てゲートを形成する工程と。
該ゲートおよび該側壁をマスクにしたイオン注入により
ソースドレイン領域を形成する工程とを有するように構
成する。
ソースドレイン領域を形成する工程とを有するように構
成する。
３）前記オフセット領域の形成が、前記側壁内に導電性
不純物を含ませておき、該不純物の基板への導入により
行われるように構成する。
不純物を含ませておき、該不純物の基板への導入により
行われるように構成する。
〔産業上の利用分野］
本発明は半導体装置の製造方法に係り、特にＭＯＳ型ト
ランジスタ（ＭＯＳ ＦＥＴ）の微細化方法に関する。
ランジスタ（ＭＯＳ ＦＥＴ）の微細化方法に関する。
近年、半導体装置の高機能化にともない、 ＦＥＴの高
速化、微細化が要求されている。
速化、微細化が要求されている。
本発明はこの要求に対応して、ゲート長を縮小できる方
法として利用することができる。
法として利用することができる。
高速化のために、 ＭＯＳ ＦＥＴのソースドレイン領
域がゲート側より順に、浅い低濃度領域（オフセット領
域）と、それに続く深い高濃度領域（本来のソースドレ
イン領域）とからなる２段構造の。
域がゲート側より順に、浅い低濃度領域（オフセット領
域）と、それに続く深い高濃度領域（本来のソースドレ
イン領域）とからなる２段構造の。
所謂オフセット構造のものが用いられる場合が多いので
９本発明もこの構造について説明する。
９本発明もこの構造について説明する。
第２図（ａ）〜（ｅ）は従来例によるＭＯＳ ＦＥＴの
製造工程を説明する断面図である。
製造工程を説明する断面図である。
第２回（ａ）において、ｐ型シリコン（ｐ−５ｉ）基板
１上に熱酸化によりゲート二酸化シリコン（ＳｉＯ□）
腹膜２を形成し、その後、気相成長法（ＣＶＤ）法によ
り基板上全面にポリシリコン膜３を成長する。
１上に熱酸化によりゲート二酸化シリコン（ＳｉＯ□）
腹膜２を形成し、その後、気相成長法（ＣＶＤ）法によ
り基板上全面にポリシリコン膜３を成長する。
第２図（ｂ）において、ポリシリコン膜３をパターニン
グしてゲー１−３Ｇを形成する。
グしてゲー１−３Ｇを形成する。
次いで、ゲートをマスクにしてｎ型不純物のイオンを注
入して、浅い低濃度のソースドレイン領域４．５を形成
する。
入して、浅い低濃度のソースドレイン領域４．５を形成
する。
第２図（Ｃ）において、 ＣＶＤ法により基板上全面に
ＳｉＯ□膜６を成長する。
ＳｉＯ□膜６を成長する。
第２図（ｄ）において、異方性エツチングにより。
ＳｉＯ□膜６をエツチングして、ゲート両側の側面にＣ
ＶＤ ＳｉＯ□膜６からなる側壁６Ｓを形成する。
ＶＤ ＳｉＯ□膜６からなる側壁６Ｓを形成する。
第２図（ｅ）において、ゲートと側壁をマスクにしてｎ
型不純物のイオンを注入して、深い高濃度のソースドレ
イン領域７，８を形成する。
型不純物のイオンを注入して、深い高濃度のソースドレ
イン領域７，８を形成する。
上記のように、従来例ではゲート長はフォトリソグラフ
ィの技術によって決まる。従ってゲート長を縮小するに
はフォトリソグラフィ技術を向上させる必要があり、そ
のためには装置、レジスト等画期的な改善が要求される
ことになる。
ィの技術によって決まる。従ってゲート長を縮小するに
はフォトリソグラフィ技術を向上させる必要があり、そ
のためには装置、レジスト等画期的な改善が要求される
ことになる。
本発明は現状の１μｍ程度の精度のフォトリソグラフィ
技術でも、１μｍ以下（ハーフミクロン程度）のゲート
長のＭＯＳ ＦＥＴを形成できる方法を提供することを
目的とする。
技術でも、１μｍ以下（ハーフミクロン程度）のゲート
長のＭＯＳ ＦＥＴを形成できる方法を提供することを
目的とする。
上記課題の解決は。
１）半導体基板上に被着された被膜に、ゲート形成領域
を開口して該基板の表面を露出し９次いで該開口内に側
壁を形成し、該側壁で画定された該基板上にゲート絶縁
膜を介してゲートを形成する工程を有する半導体装置の
製造方法、あるいは２）前記開口を通して該基板内に反
対方向から２度の斜めイオン注入を行ってソースドレイ
ンのオフセット領域を形成する工程と１次いで、該開口
内に側壁を形成し、該側壁で画定された該基板上にゲー
ト絶縁膜を介してゲートを形成する工程と該ゲートおよ
び該側壁をマスクにしたイオン注入によりソースドレイ
ン領域を形成する工程とを有する前記１）記載の半導体
装置の製造方法、あるいは ３）前記オフセット６Ｍ域の形成が、前記側壁内に導電
性不純物を含ませておき、該不純物の基板への導入によ
り行われる前記２）記載の半導体装置の製造方法により
達成される。
を開口して該基板の表面を露出し９次いで該開口内に側
壁を形成し、該側壁で画定された該基板上にゲート絶縁
膜を介してゲートを形成する工程を有する半導体装置の
製造方法、あるいは２）前記開口を通して該基板内に反
対方向から２度の斜めイオン注入を行ってソースドレイ
ンのオフセット領域を形成する工程と１次いで、該開口
内に側壁を形成し、該側壁で画定された該基板上にゲー
ト絶縁膜を介してゲートを形成する工程と該ゲートおよ
び該側壁をマスクにしたイオン注入によりソースドレイ
ン領域を形成する工程とを有する前記１）記載の半導体
装置の製造方法、あるいは ３）前記オフセット６Ｍ域の形成が、前記側壁内に導電
性不純物を含ませておき、該不純物の基板への導入によ
り行われる前記２）記載の半導体装置の製造方法により
達成される。
〔作用］
本発明は基板上に被着された被膜に、ゲート形成領域を
、１μｍ程度の精度のフォトリソグラフィ技術で最小幅
に開口し、開口内に成膜と異方性エツチングによる通常
の方法により側壁を形成し。
、１μｍ程度の精度のフォトリソグラフィ技術で最小幅
に開口し、開口内に成膜と異方性エツチングによる通常
の方法により側壁を形成し。
側壁により狭められた開口内にゲートを形成できるよう
にした一連の工程を提起して、ゲート長を縮小するよう
にしたものである。
にした一連の工程を提起して、ゲート長を縮小するよう
にしたものである。
第１図（ａ）〜（ｆ）は本発明の一実施例によるＭＯＳ
ＦＥＴの製造工程を説明する断面図である。
ＦＥＴの製造工程を説明する断面図である。
第１図（ａ）において、 ｐ−Ｓｉ基板１上に厚さ１０
００〜３０００人のＣＶＤ ＳｉＯ□膜９を成長し、ゲ
ート形成部を開口する。このときの開口の幅をａ（〜１
μｍ）とする。
００〜３０００人のＣＶＤ ＳｉＯ□膜９を成長し、ゲ
ート形成部を開口する。このときの開口の幅をａ（〜１
μｍ）とする。
次いで、斜めイオン注入技術を用いて、オフセット領域
の燐イオン（Ｐ゛）の注入を行い、浅い低濃度のソース
ドレイン領域４．５を形成する。
の燐イオン（Ｐ゛）の注入を行い、浅い低濃度のソース
ドレイン領域４．５を形成する。
斜めイオン注入条件は、イオンビームの基板とのなす角
度１０〜４０°、エネルギー５０〜１００ ＫｅＶ、ド
ーズ量３Ｂ１３〜ＩＥ１４ｃｍ−２である。
度１０〜４０°、エネルギー５０〜１００ ＫｅＶ、ド
ーズ量３Ｂ１３〜ＩＥ１４ｃｍ−２である。
以下の工程で注入されたイオンは勿論、後工程のいずれ
かの熱処理で活性化される。
かの熱処理で活性化される。
第１図（ｂ）において、基板上全面に厚さｂ （１００
０〜３０００人） （７）ＣＶＤ Ｓｉｎｇ膜１０を成
長する。
０〜３０００人） （７）ＣＶＤ Ｓｉｎｇ膜１０を成
長する。
第１図（Ｃ）において、異方性エツチングによりＣＶＤ
Ｓｉｎｇ膜１０を−１−ッ＋ ７グしテ、 ＣＶＤ
５ｉｆｔ膜９に開けた開口の両側面にＣＶＤ ５ｉＯｚ
膜１０からなる側壁１０５を形成する。
Ｓｉｎｇ膜１０を−１−ッ＋ ７グしテ、 ＣＶＤ
５ｉｆｔ膜９に開けた開口の両側面にＣＶＤ ５ｉＯｚ
膜１０からなる側壁１０５を形成する。
このとき両側壁の幅はそれぞれ約すとなり、ゲート長は
（ａ−２ｂ）となる。
（ａ−２ｂ）となる。
第１図（ｄ）において、熱酸化によりゲート絶縁膜とし
て、基板上に厚さ２００人のＳｉＯ□膜２を形成する。
て、基板上に厚さ２００人のＳｉＯ□膜２を形成する。
次いで、 ＣＶＤ法により、厚さ１０００〜３０００人
のポリシリコン膜（またはポリサイド膜）３を成長する
。
のポリシリコン膜（またはポリサイド膜）３を成長する
。
第１図（ｅ）において、ゲート３Ｇおよびオフセット領
域の側壁１０Ｓの少なくとも一部を残してポリシリコン
膜３とＣＶＤ ５ｉＯｚ膜９をバターニングする。
域の側壁１０Ｓの少なくとも一部を残してポリシリコン
膜３とＣＶＤ ５ｉＯｚ膜９をバターニングする。
次いで、ゲート３Ｇと側壁１０Ｓをマスクにして砒素イ
オン（Ａｓ”）を注入して、深い高濃度のソースドレイ
ン領域７．８を形成する。
オン（Ａｓ”）を注入して、深い高濃度のソースドレイ
ン領域７．８を形成する。
Ａｓ”の注入条件は、エネルギー５０−１００ ＫｅＶ
、ドーズ量５Ｅ１５ｃｍ−”である。
、ドーズ量５Ｅ１５ｃｍ−”である。
第１図（ｆ）において、基板上全面に被覆絶縁膜として
、厚さ２０００〜４０００人（７）ＣＶＤ ５ｉ（ｈま
たはりん珪酸ガラス（ＰＳＧ膜）１１を成長し、ゲート
ソース。
、厚さ２０００〜４０００人（７）ＣＶＤ ５ｉ（ｈま
たはりん珪酸ガラス（ＰＳＧ膜）１１を成長し、ゲート
ソース。
ドレイン上を開口し、アルミニウム（ＡＩ）等の金属電
極Ｇ、Ｓ、Ｄを形成する。
極Ｇ、Ｓ、Ｄを形成する。
実施例では、オフセット領域形成に斜めイオン注入を用
いたが、側壁１０５に不純物をドープしておき、熱拡散
により基板内に不純物を導入して形成してもよい。この
場合はオフセット領域の先端とゲート端とが一致しやす
い（整合性が良い）。
いたが、側壁１０５に不純物をドープしておき、熱拡散
により基板内に不純物を導入して形成してもよい。この
場合はオフセット領域の先端とゲート端とが一致しやす
い（整合性が良い）。
また、実施例で使用したＣＶＤ ＳｉＯ□膜９は、この
代わりに素子分離用のフィールド酸化膜形成用の耐酸化
膜〔窒化シリコン（ＳｉＪ４）膜〕を用いてもよい。
代わりに素子分離用のフィールド酸化膜形成用の耐酸化
膜〔窒化シリコン（ＳｉＪ４）膜〕を用いてもよい。
また、実施例ではｎチャネルＦＥＴについて、説明した
がｐチャネルＦＥＴについても導電型を変えるだけで本
発明の適用は可能である。
がｐチャネルＦＥＴについても導電型を変えるだけで本
発明の適用は可能である。
以上説明したように本発明によれば、現状の１μｍ程度
の精度のフォトリソグラフィ技術でも１μｍ以下のゲー
ト長のＭＯＳ ＦＥＴを形成できるようになった。
の精度のフォトリソグラフィ技術でも１μｍ以下のゲー
ト長のＭＯＳ ＦＥＴを形成できるようになった。
第１図（ａ）〜げ）は本発明の一実施例によるＭＯＳＦ
ＥＴの製造工程を説明する断面図。 第２図（ａ）〜（ｅ）は従来例によるＭＯＳ ＦＥＴの
製造工程を説明する断面図である。 図において。 １は半導体基板でｐ−５ｉ基板。 ２はゲート絶縁膜で熱酸化のＳｉｎ、膜。 ３はポリシリコン膜（またはポリサイド膜）。 ３Ｇはゲート。 ４．５はオフセット領域 （浅い低濃度のソースドレイン領域） ６はＣＶＤ ５ｉＯｚ膜。 ６Ｓは側壁。 ７．８はソースドレイン領域 （深い高濃度のソースドレイン領域） ９はＣＶＤ Ｓｉｎ、膜。 １０はＣＶＤ ５ｉＯｚ膜。 １０Ｓは側壁。 １１はＣＶＤ Ｓｉ０ｇ膜 Ｎ＝！イクリ／）ＭｉｌｌＯ １１ロ
ＥＴの製造工程を説明する断面図。 第２図（ａ）〜（ｅ）は従来例によるＭＯＳ ＦＥＴの
製造工程を説明する断面図である。 図において。 １は半導体基板でｐ−５ｉ基板。 ２はゲート絶縁膜で熱酸化のＳｉｎ、膜。 ３はポリシリコン膜（またはポリサイド膜）。 ３Ｇはゲート。 ４．５はオフセット領域 （浅い低濃度のソースドレイン領域） ６はＣＶＤ ５ｉＯｚ膜。 ６Ｓは側壁。 ７．８はソースドレイン領域 （深い高濃度のソースドレイン領域） ９はＣＶＤ Ｓｉｎ、膜。 １０はＣＶＤ ５ｉＯｚ膜。 １０Ｓは側壁。 １１はＣＶＤ Ｓｉ０ｇ膜 Ｎ＝！イクリ／）ＭｉｌｌＯ １１ロ
Claims (1)
- 【特許請求の範囲】 １）半導体基板上に被着された被膜に、ゲート形成領域
を開口して該基板の表面を露出し、次いで該開口内に側
壁を形成し、該側壁で画定された該基板上にゲート絶縁
膜を介してゲートを形成する工程を有することを特徴と
する半導体装置の製造方法。 ２）前記開口を通して該基板内に反対方向から２度の斜
めイオン注入を行ってソースドレインのオフセット領域
を形成する工程と、 次いで、該開口内に側壁を形成し、該側壁で画定された
該基板上にゲート絶縁膜を介してゲートを形成する工程
と、 該ゲートおよび該側壁をマスクにしたイオン注入により
ソースドレイン領域を形成する工程とを有することを特
徴とする請求項１記載の半導体装置の製造方法。 ３）前記オフセット領域の形成が、前記側壁内に導電性
不純物を含ませておき、該不純物の基板への導入により
行われることを特徴とする請求項２記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2218617A JPH04100245A (ja) | 1990-08-20 | 1990-08-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2218617A JPH04100245A (ja) | 1990-08-20 | 1990-08-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04100245A true JPH04100245A (ja) | 1992-04-02 |
Family
ID=16722765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2218617A Pending JPH04100245A (ja) | 1990-08-20 | 1990-08-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04100245A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0897423A (ja) * | 1994-09-29 | 1996-04-12 | Nec Corp | 半導体装置の製造方法 |
| KR20030070652A (ko) * | 2002-02-26 | 2003-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100422823B1 (ko) * | 1995-12-16 | 2004-06-05 | 주식회사 하이닉스반도체 | 모스트랜지스터제조방법 |
-
1990
- 1990-08-20 JP JP2218617A patent/JPH04100245A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0897423A (ja) * | 1994-09-29 | 1996-04-12 | Nec Corp | 半導体装置の製造方法 |
| KR100422823B1 (ko) * | 1995-12-16 | 2004-06-05 | 주식회사 하이닉스반도체 | 모스트랜지스터제조방법 |
| KR20030070652A (ko) * | 2002-02-26 | 2003-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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