JPH0897676A - 出力回路 - Google Patents
出力回路Info
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- JPH0897676A JPH0897676A JP6231257A JP23125794A JPH0897676A JP H0897676 A JPH0897676 A JP H0897676A JP 6231257 A JP6231257 A JP 6231257A JP 23125794 A JP23125794 A JP 23125794A JP H0897676 A JPH0897676 A JP H0897676A
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- nmos transistor
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- 230000003071 parasitic effect Effects 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
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- 230000002123 temporal effect Effects 0.000 description 2
- 101100489713 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND1 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018557—Coupling arrangements; Impedance matching circuits
- H03K19/018571—Coupling arrangements; Impedance matching circuits of complementary type, e.g. CMOS
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Abstract
(57)【要約】
【目的】ＧＴＬ出力回路において出力リンギングを抑制
するための出力インピーダンス制御用回路を複数段に分
割することにより、高速動作でかつリンギングを大幅に
低減する出力回路を得る。 【構成】パッケージ及び伝送路の寄生能動素子によって
発生するリンギングを低減するＧＴＬ出力回路におい
て、出力電圧を駆動するオープンドレインＮＭＯＳトラ
ンジスタのゲートとドレイン端子間のリンギングを抑制
するための２つの直列接続されたＮＭＯＳトランジスタ
及びこれら２つのＮＭＯＳトランジスタを流れる電流に
時間的制限を与えるための遅延回路を複数段設けること
により、負荷として接続される極めて大きな誘導性素子
によって顕著に現れるリンギングを大幅に低減し、高速
動作を実現する。
するための出力インピーダンス制御用回路を複数段に分
割することにより、高速動作でかつリンギングを大幅に
低減する出力回路を得る。 【構成】パッケージ及び伝送路の寄生能動素子によって
発生するリンギングを低減するＧＴＬ出力回路におい
て、出力電圧を駆動するオープンドレインＮＭＯＳトラ
ンジスタのゲートとドレイン端子間のリンギングを抑制
するための２つの直列接続されたＮＭＯＳトランジスタ
及びこれら２つのＮＭＯＳトランジスタを流れる電流に
時間的制限を与えるための遅延回路を複数段設けること
により、負荷として接続される極めて大きな誘導性素子
によって顕著に現れるリンギングを大幅に低減し、高速
動作を実現する。
Description
【０００１】
【産業上の利用分野】本発明は伝送ラインにより複数の
集積回路間を相互接続したシステムにおいて、各集積回
路に設けられ伝送ラインを駆動してデータを出力するオ
ープンドレイン型の出力回路に関するものである。
集積回路間を相互接続したシステムにおいて、各集積回
路に設けられ伝送ラインを駆動してデータを出力するオ
ープンドレイン型の出力回路に関するものである。
【０００２】
【従来の技術】この種の出力回路の１つとしてＧＴＬ
（Ｇｕｎｎｉｎｇ Ｔｒａｎｓｃｅｉ−ｖｅｒ Ｌｏｇ
ｉｃ）出力回路と呼ばれるものがある。すなわち、米国
特許第５，０２３，４８８号明細書に示されるように、
複数の入出力回路を搭載した複数の集積回路間でのデー
タ通信を行うために、入出力回路の入出力端子が接続さ
れた伝送ラインを約１．２Ｖから２Ｖの範囲内の電位に
伝送ラインとほぼ同等の特性インピーダンスの抵抗素子
によって終端短絡し、複数の入出力回路間を約０．８Ｖ
から１．４Ｖの振幅を持つ論理振幅で通信するものであ
る。
（Ｇｕｎｎｉｎｇ Ｔｒａｎｓｃｅｉ−ｖｅｒ Ｌｏｇ
ｉｃ）出力回路と呼ばれるものがある。すなわち、米国
特許第５，０２３，４８８号明細書に示されるように、
複数の入出力回路を搭載した複数の集積回路間でのデー
タ通信を行うために、入出力回路の入出力端子が接続さ
れた伝送ラインを約１．２Ｖから２Ｖの範囲内の電位に
伝送ラインとほぼ同等の特性インピーダンスの抵抗素子
によって終端短絡し、複数の入出力回路間を約０．８Ｖ
から１．４Ｖの振幅を持つ論理振幅で通信するものであ
る。
【０００３】図３にかかるＧＴＬ出力回路を示し、より
詳細に説明する。図３において、本回路が形成する集積
回路チップ上の電源ラインＶＤＤと接地ラインＧＮＤ１
０との間にＰＭＯＳトランジスタ１、ＮＭＯＳトランジ
スタ２を直列に接続され、その共通接続点はＮＭＯＳト
ランジスタ３のゲートに接続される。トランジスタ１，
２の共通ゲートはデータ入力端子ＶＩＮに接続されＮＭ
ＯＳトランジスタ３のドレインはチップ上の出力端子パ
ッドＶＯＵＴに接続される。本集積回路はパッケージに
搭載されるため、電源ラインＶＤＤ，出力端子パッドＶ
ＯＵＴ及び接地ラインＧＮＤにはパッケージのＶＤＤピ
ン，ＶＯＵＴピンおよびＧＮＤピンとの間に寄生の誘導
素子１４、１７及び２０、抵抗素子１５、１８及び２
１、容量素子１６、１９及び２２（以下これらを総称し
て能動素子と略す）が等価的に接続される。この能動素
子の影響により、出力端子に振動的に変化する電位（以
下、リンギングと略す）が誘起され、特に出力端子のロ
ー・レベルからハイ・レベルの変化に対し顕著に現れ
る。
詳細に説明する。図３において、本回路が形成する集積
回路チップ上の電源ラインＶＤＤと接地ラインＧＮＤ１
０との間にＰＭＯＳトランジスタ１、ＮＭＯＳトランジ
スタ２を直列に接続され、その共通接続点はＮＭＯＳト
ランジスタ３のゲートに接続される。トランジスタ１，
２の共通ゲートはデータ入力端子ＶＩＮに接続されＮＭ
ＯＳトランジスタ３のドレインはチップ上の出力端子パ
ッドＶＯＵＴに接続される。本集積回路はパッケージに
搭載されるため、電源ラインＶＤＤ，出力端子パッドＶ
ＯＵＴ及び接地ラインＧＮＤにはパッケージのＶＤＤピ
ン，ＶＯＵＴピンおよびＧＮＤピンとの間に寄生の誘導
素子１４、１７及び２０、抵抗素子１５、１８及び２
１、容量素子１６、１９及び２２（以下これらを総称し
て能動素子と略す）が等価的に接続される。この能動素
子の影響により、出力端子に振動的に変化する電位（以
下、リンギングと略す）が誘起され、特に出力端子のロ
ー・レベルからハイ・レベルの変化に対し顕著に現れ
る。
【０００４】これを防ぐ為に、図３の構成において、出
力端子ＶＯＵＴのロー・レベルからハイ・レベルの変化
に対し、ＮＭＯＳトランジスタ３のオンからオフの切り
換えをある一定時間遅延させることで前記リンギングを
抑えている。このＮＭＯＳトランジスタ３のオンからオ
フの切り換えをある一定時間遅延させるために、ＮＭＯ
Ｓトランジスタ４及び５のオンからオフへの切り換えを
遅延回路８によって任意に設定された時間で遅延し、こ
の遅延時間内において出力端子ＶＯＵＴからＮＭＯＳト
ランジスタ４，５及び２を介し接地へ向けて流れる電流
とＮＭＯＳトランジスタ４，５及び２のオン抵抗でＮＭ
ＯＳトランジスタ３のしきい値以上の電位を誘起させ
る。この為、前記ＮＭＯＳトランジスタ３は遅延回路に
よって設定された時間において比較的弱いオン状態とな
り、前記リンギングを抑えることができる。
力端子ＶＯＵＴのロー・レベルからハイ・レベルの変化
に対し、ＮＭＯＳトランジスタ３のオンからオフの切り
換えをある一定時間遅延させることで前記リンギングを
抑えている。このＮＭＯＳトランジスタ３のオンからオ
フの切り換えをある一定時間遅延させるために、ＮＭＯ
Ｓトランジスタ４及び５のオンからオフへの切り換えを
遅延回路８によって任意に設定された時間で遅延し、こ
の遅延時間内において出力端子ＶＯＵＴからＮＭＯＳト
ランジスタ４，５及び２を介し接地へ向けて流れる電流
とＮＭＯＳトランジスタ４，５及び２のオン抵抗でＮＭ
ＯＳトランジスタ３のしきい値以上の電位を誘起させ
る。この為、前記ＮＭＯＳトランジスタ３は遅延回路に
よって設定された時間において比較的弱いオン状態とな
り、前記リンギングを抑えることができる。
【０００５】
【発明が解決しようとする課題】このように、本従来の
ＧＴＬ出力回路では、出力端子ＶＯＵＴのロー・レベル
からハイ・レベルの変化に対し、ＮＭＯＳトランジスタ
３のオンからオフの切り換えをある一定時間遅延させ、
ＮＭＯＳトランジスタ３を遅延回路８によって設定され
た時間において比較的弱いオン状態とすることで前記リ
ンギングを抑えている。しかしながら、集積回路を搭載
するパッケージに対するように受動素子の電気的特性値
が極めて大きい場合や伝送ラインそのものにある寄生的
な受動素子の電気的特性が極めて大きい場合は、かかる
出力回路のしきい値を幾度も交差する顕著なリンギング
が発生し、このリンギンを十分に抑えることができなく
なっている。この結果、集積回路間の通信速度を損ねる
という問題点があった。
ＧＴＬ出力回路では、出力端子ＶＯＵＴのロー・レベル
からハイ・レベルの変化に対し、ＮＭＯＳトランジスタ
３のオンからオフの切り換えをある一定時間遅延させ、
ＮＭＯＳトランジスタ３を遅延回路８によって設定され
た時間において比較的弱いオン状態とすることで前記リ
ンギングを抑えている。しかしながら、集積回路を搭載
するパッケージに対するように受動素子の電気的特性値
が極めて大きい場合や伝送ラインそのものにある寄生的
な受動素子の電気的特性が極めて大きい場合は、かかる
出力回路のしきい値を幾度も交差する顕著なリンギング
が発生し、このリンギンを十分に抑えることができなく
なっている。この結果、集積回路間の通信速度を損ねる
という問題点があった。
【０００６】本発明の目的は、リンギングの発生を充分
に抑えた出力回路を提供することにある。
に抑えた出力回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明による出力回路
は、第１のＰチャネル型電界効果トランジスタ（以下Ｐ
ＭＯＳトランジスタと略す）のゲートと第１のＮチャネ
ル型電界効果トランジスタ（以下ＮＭＯＳトランジスタ
と略す）のゲートがともに入力端子に接続され、前記第
１のＰＭＯＳトランジスタのソースが第１の電源に、前
記第２のＮＭＯＳトランジスタのソースを第２の電源に
それぞれ接続され、前記第１のＰＭＯＳトランジスタの
ドレイン及び前記第１のＮＭＯＳトランジスタのドレイ
ンが第２のＮＭＯＳトランジスタのゲートに接続され、
前記第２のＮＭＯＳトランジスタのソースが前記第２の
電源に、前記第２のＮＭＯＳトランジスタのドレインが
出力端子にそれぞれ接続され、前記出力端子に第３のＮ
ＭＯＳトランジスタのドレインが接続され、前記第３の
ＮＭＯＳトランジスタのソースが第４のＮＭＯＳトラン
ジスタのドレインに接続され、前記第４のＮＭＯＳトラ
ンジスタのソースが前記第２のＮＭＯＳトランジスタの
ゲートに接続され、前記第４のＮＭＯＳトランジスタの
ゲートが入力端子に接続され、前記第４のＮＭＯＳトラ
ンジスタのゲートが前記第１のＰＭＯＳトランジスタの
ドレインに第１の遅延回路を介して接続された基本出力
回路と、前記第１及び第２の出力インピーダンス制御用
ＮＭＯＳトランジスタが前記出力端子と前記第２のＮＭ
ＯＳトランジスタのゲート間に直列接続され、前記第１
の出力インピーダンス制御用ＮＭＯＳトランジスタのゲ
ートが前記入力端子に接続され、前記第２の出力インピ
ーダンス制御用ＮＭＯＳトランジスタのゲートが出力イ
ンピーダンス制御用遅延回路を介して前記基本出力回路
の第１の遅延回路に接続された出力インピーダンス制御
回路を有することを特徴とする。
は、第１のＰチャネル型電界効果トランジスタ（以下Ｐ
ＭＯＳトランジスタと略す）のゲートと第１のＮチャネ
ル型電界効果トランジスタ（以下ＮＭＯＳトランジスタ
と略す）のゲートがともに入力端子に接続され、前記第
１のＰＭＯＳトランジスタのソースが第１の電源に、前
記第２のＮＭＯＳトランジスタのソースを第２の電源に
それぞれ接続され、前記第１のＰＭＯＳトランジスタの
ドレイン及び前記第１のＮＭＯＳトランジスタのドレイ
ンが第２のＮＭＯＳトランジスタのゲートに接続され、
前記第２のＮＭＯＳトランジスタのソースが前記第２の
電源に、前記第２のＮＭＯＳトランジスタのドレインが
出力端子にそれぞれ接続され、前記出力端子に第３のＮ
ＭＯＳトランジスタのドレインが接続され、前記第３の
ＮＭＯＳトランジスタのソースが第４のＮＭＯＳトラン
ジスタのドレインに接続され、前記第４のＮＭＯＳトラ
ンジスタのソースが前記第２のＮＭＯＳトランジスタの
ゲートに接続され、前記第４のＮＭＯＳトランジスタの
ゲートが入力端子に接続され、前記第４のＮＭＯＳトラ
ンジスタのゲートが前記第１のＰＭＯＳトランジスタの
ドレインに第１の遅延回路を介して接続された基本出力
回路と、前記第１及び第２の出力インピーダンス制御用
ＮＭＯＳトランジスタが前記出力端子と前記第２のＮＭ
ＯＳトランジスタのゲート間に直列接続され、前記第１
の出力インピーダンス制御用ＮＭＯＳトランジスタのゲ
ートが前記入力端子に接続され、前記第２の出力インピ
ーダンス制御用ＮＭＯＳトランジスタのゲートが出力イ
ンピーダンス制御用遅延回路を介して前記基本出力回路
の第１の遅延回路に接続された出力インピーダンス制御
回路を有することを特徴とする。
【０００８】本発明の第２の構成は、請求項１記載の出
力回路に１つ以上の出力インピーダンス制御回路を前記
出力端子と前記第２のＮＭＯＳトランジスタのゲートに
並列接続し、前記１つ以上の出力インピーダンス制御回
路内の第１の出力インピーダンス制御用ＮＭＯＳトラン
ジスタのゲートが前記入力端子に接続され、前記１つ以
上の出力インピーダンス制御用回路内の第２の出力イン
ピーダンス制御用ＮＭＯＳトランジスタのゲートが出力
インピーダンス制御用遅延回路を介して他の出力インピ
ーダンス制御用回路の出力インピーダンス制御用遅延回
路に接続された１つ以上の出力インピーダンス制御用回
路を有することを特徴とする。
力回路に１つ以上の出力インピーダンス制御回路を前記
出力端子と前記第２のＮＭＯＳトランジスタのゲートに
並列接続し、前記１つ以上の出力インピーダンス制御回
路内の第１の出力インピーダンス制御用ＮＭＯＳトラン
ジスタのゲートが前記入力端子に接続され、前記１つ以
上の出力インピーダンス制御用回路内の第２の出力イン
ピーダンス制御用ＮＭＯＳトランジスタのゲートが出力
インピーダンス制御用遅延回路を介して他の出力インピ
ーダンス制御用回路の出力インピーダンス制御用遅延回
路に接続された１つ以上の出力インピーダンス制御用回
路を有することを特徴とする。
【０００９】本発明の第３の構成は、請求項１または請
求項２記載の出力回路に第５のＮＭＯＳトランジスタの
ドレインが接続され、前記第５のソースが前記第２の電
源に接続され、前記第５のＮＭＯＳトランジスタのゲー
トが第１の２入力負論理積回路の出力と１つ以上の出力
インピーダンス制御用回路が接続され、前記１つ以上の
出力インピーダンス制御回路内の第１の出力インピーダ
ンス制御用ＮＭＯＳトランジスタのゲートが前記入力端
子に接続され、前記１つ以上の出力インピーダンス制御
用回路内の第２の出力インピーダンス制御用ＮＭＯＳト
ランジスタのゲートが出力インピーダンス制御用遅延回
路を介して他の出力インピーダンス制御用回路の出力イ
ンピーダンス制御用遅延回路に接続され前記第１の２入
力負論理積回路の第１の入力が入力端子に接続され、前
記第１の２入力負論理積回路の第２の入力が前記出力イ
ンピーダンス制御用遅延回路の出力に接続されたことを
特徴とする。
求項２記載の出力回路に第５のＮＭＯＳトランジスタの
ドレインが接続され、前記第５のソースが前記第２の電
源に接続され、前記第５のＮＭＯＳトランジスタのゲー
トが第１の２入力負論理積回路の出力と１つ以上の出力
インピーダンス制御用回路が接続され、前記１つ以上の
出力インピーダンス制御回路内の第１の出力インピーダ
ンス制御用ＮＭＯＳトランジスタのゲートが前記入力端
子に接続され、前記１つ以上の出力インピーダンス制御
用回路内の第２の出力インピーダンス制御用ＮＭＯＳト
ランジスタのゲートが出力インピーダンス制御用遅延回
路を介して他の出力インピーダンス制御用回路の出力イ
ンピーダンス制御用遅延回路に接続され前記第１の２入
力負論理積回路の第１の入力が入力端子に接続され、前
記第１の２入力負論理積回路の第２の入力が前記出力イ
ンピーダンス制御用遅延回路の出力に接続されたことを
特徴とする。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の第１の実施例の出力回路で
ある。本実施例においては、入力端子（ＶＩＮ）には導
電型としてのＰＭＯＳトランジスタ１のゲートと逆導電
型としてのＮＭＯＳトランジスタ２のゲートとを接続
し、ＰＭＯＳトランジスタ１のソースとＮＭＯＳトラン
ジスタ２のソースとは、それぞれ本回路が形成された集
積回路チップの電源ライン（ＶＤＤ）、接地（ＧＮＤ）
に接続する。またＰＭＯＳトランジスタ１のドレインと
ＮＭＯＳトランジスタ２のドレインにはＮＭＯＳトラン
ジスタ３のゲードを接続し、またＮＭＯＳトランジスタ
３のドレインとソースはそれぞれ出力端子パッド（ＶＯ
ＵＴ）と接地ライン（ＧＮＤ）に接続する。この出力端
子パッド（ＶＯＵＴ）にはＮＭＯＳトランジスタ４とＮ
ＭＯＳトランジスタ６のドレインを共通に接続し、また
ＮＭＯＳトランジスタ４とＮＭＯＳトランジスタ６のソ
ースはＮＭＯＳトランジスタ５及びＮＭＯＳトランジス
タ７のドレインにそれぞれ接続する。ＮＭＯＳトランジ
スタ５及びＮＭＯＳトランジスタ７のゲートは入力端子
（ＶＩＮ）にそしてソースはＮＭＯＳトランジスタ３の
ゲートにそれぞれ共通接続する。ＮＭＯＳトランジスタ
４のゲートは第１の遅延回路８の出力に接続すると同時
に第２の遅延回路９の入力に接続する。ＮＭＯＳトラン
ジスタ６のゲートは第２の遅延回路９の出力に接続す
る。遅延回路８の入力はＰＭＯＳトランジスタ１及びＮ
ＭＯＳトランジスタ２のドレインに接続する。他の寄生
の能動素子は従来のものと同一である。
ある。本実施例においては、入力端子（ＶＩＮ）には導
電型としてのＰＭＯＳトランジスタ１のゲートと逆導電
型としてのＮＭＯＳトランジスタ２のゲートとを接続
し、ＰＭＯＳトランジスタ１のソースとＮＭＯＳトラン
ジスタ２のソースとは、それぞれ本回路が形成された集
積回路チップの電源ライン（ＶＤＤ）、接地（ＧＮＤ）
に接続する。またＰＭＯＳトランジスタ１のドレインと
ＮＭＯＳトランジスタ２のドレインにはＮＭＯＳトラン
ジスタ３のゲードを接続し、またＮＭＯＳトランジスタ
３のドレインとソースはそれぞれ出力端子パッド（ＶＯ
ＵＴ）と接地ライン（ＧＮＤ）に接続する。この出力端
子パッド（ＶＯＵＴ）にはＮＭＯＳトランジスタ４とＮ
ＭＯＳトランジスタ６のドレインを共通に接続し、また
ＮＭＯＳトランジスタ４とＮＭＯＳトランジスタ６のソ
ースはＮＭＯＳトランジスタ５及びＮＭＯＳトランジス
タ７のドレインにそれぞれ接続する。ＮＭＯＳトランジ
スタ５及びＮＭＯＳトランジスタ７のゲートは入力端子
（ＶＩＮ）にそしてソースはＮＭＯＳトランジスタ３の
ゲートにそれぞれ共通接続する。ＮＭＯＳトランジスタ
４のゲートは第１の遅延回路８の出力に接続すると同時
に第２の遅延回路９の入力に接続する。ＮＭＯＳトラン
ジスタ６のゲートは第２の遅延回路９の出力に接続す
る。遅延回路８の入力はＰＭＯＳトランジスタ１及びＮ
ＭＯＳトランジスタ２のドレインに接続する。他の寄生
の能動素子は従来のものと同一である。
【００１２】本実施例の動作を説明すると、まず入力端
子（ＶＩＮ）へ振幅がロー・レベルである接地電位とほ
ぼ同等の電位から、ハイ・レベルである電源電圧（ＶＤ
Ｄ）とほぼ同等の電位の信号が印加される場合、入力信
号が特にロー・レベルからハイ・レベルの変化に対し、
ＰＭＯＳトランジスタ１はオンからオフへ、またＮＭＯ
Ｓトランジスタ２はオフからオンへ変化する。同時にＮ
ＭＯＳトランジスタ５と７もオフからオンに変化する。
このとき、ＰＭＯＳトランジスタ１とＮＭＯＳトランジ
スタ２のドレインはハイ・レベルからロー・レベルに変
化する為、ＮＭＯＳトランジスタ３はオンからオフへ変
化しようとする。しかしながら、かかるハイ・レベルか
らローレベルの変化は、一定時間遅延した後に遅延回路
８の出力に現われ、これによって、ＮＭＯＳトランジス
タ４をオンからオフへ変化させる。そして、遅延回路９
によってさらにある一定時間遅延した後、ＮＭＯＳトラ
ンジスタ６をオンからオフへ変化させる。このＮＭＯＳ
トランジスタ４と６がオンしている間、ＮＭＯＳトラン
ジスタ３はオン状態を保持しており、ＮＭＯＳトランジ
スタ６がオフすると同時にＮＭＯＳトラジスタ３はオフ
に変化する。
子（ＶＩＮ）へ振幅がロー・レベルである接地電位とほ
ぼ同等の電位から、ハイ・レベルである電源電圧（ＶＤ
Ｄ）とほぼ同等の電位の信号が印加される場合、入力信
号が特にロー・レベルからハイ・レベルの変化に対し、
ＰＭＯＳトランジスタ１はオンからオフへ、またＮＭＯ
Ｓトランジスタ２はオフからオンへ変化する。同時にＮ
ＭＯＳトランジスタ５と７もオフからオンに変化する。
このとき、ＰＭＯＳトランジスタ１とＮＭＯＳトランジ
スタ２のドレインはハイ・レベルからロー・レベルに変
化する為、ＮＭＯＳトランジスタ３はオンからオフへ変
化しようとする。しかしながら、かかるハイ・レベルか
らローレベルの変化は、一定時間遅延した後に遅延回路
８の出力に現われ、これによって、ＮＭＯＳトランジス
タ４をオンからオフへ変化させる。そして、遅延回路９
によってさらにある一定時間遅延した後、ＮＭＯＳトラ
ンジスタ６をオンからオフへ変化させる。このＮＭＯＳ
トランジスタ４と６がオンしている間、ＮＭＯＳトラン
ジスタ３はオン状態を保持しており、ＮＭＯＳトランジ
スタ６がオフすると同時にＮＭＯＳトラジスタ３はオフ
に変化する。
【００１３】このＮＭＯＳトランジスタ４と６のオンか
らオフの変化が遅延回路８と９の遅延時間によて制御さ
れている間、ＮＭＯＳトランジスタ２はオン状態の為、
出力端子ＶＯＵＴから接地ＧＮＤへ向けて流れる２つの
電流経路が存在する。１つは出力端子からＮＭＯＳトラ
ンジスタ４と５及び２を介し接地へ向けて流れる電流で
ある。この２つの経路による電流の各経路における前記
ＮＭＯＳトランジスタ４−７のオン抵抗で、ＮＭＯＳト
ランジスタ３のゲートには遅延回路８と９によって時間
的に変化する２つの電位が与えられることになる。この
時間的に変化する２つの電位をＮＭＯＳトランジスタ３
のしきい値以上の値に設定することにより、出力端子Ｖ
ＯＵＴに発生するリンギングを２段階に分けて抑えるこ
とができる。リンギングを十分に抑えるためには、ＮＭ
ＯＳトランジスタ３に与えられる時間的に変化する２つ
の電位差と、この電位差を維持する時間的位相差を調節
する必要があるが、まず電位差についはＮＭＯＳトラン
ジスタ２、４、５、６、７のゲート幅を調節することに
より制御でき、また２つの電位差の時間的位相差は遅延
回路８と９によって制御することができる。
らオフの変化が遅延回路８と９の遅延時間によて制御さ
れている間、ＮＭＯＳトランジスタ２はオン状態の為、
出力端子ＶＯＵＴから接地ＧＮＤへ向けて流れる２つの
電流経路が存在する。１つは出力端子からＮＭＯＳトラ
ンジスタ４と５及び２を介し接地へ向けて流れる電流で
ある。この２つの経路による電流の各経路における前記
ＮＭＯＳトランジスタ４−７のオン抵抗で、ＮＭＯＳト
ランジスタ３のゲートには遅延回路８と９によって時間
的に変化する２つの電位が与えられることになる。この
時間的に変化する２つの電位をＮＭＯＳトランジスタ３
のしきい値以上の値に設定することにより、出力端子Ｖ
ＯＵＴに発生するリンギングを２段階に分けて抑えるこ
とができる。リンギングを十分に抑えるためには、ＮＭ
ＯＳトランジスタ３に与えられる時間的に変化する２つ
の電位差と、この電位差を維持する時間的位相差を調節
する必要があるが、まず電位差についはＮＭＯＳトラン
ジスタ２、４、５、６、７のゲート幅を調節することに
より制御でき、また２つの電位差の時間的位相差は遅延
回路８と９によって制御することができる。
【００１４】次に、本発明の第２の実施例を、図２を用
いて説明する。本実施例では、入力端子（ＶＩＮ）には
ＰＭＯＳトランジスタ１のゲートとＮＭＯＳトランジス
タ２のゲートとを接続し、ＰＭＯＳトランジスタ１のソ
ースとＮＭＯＳトランジスタ２ののソースとは、それぞ
れ電源端子（ＶＤＤ）、接地（ＧＮＤ）に接続する。ま
たＰＯＭＳトランジスタ１のドレインとＮＭＯＳトラン
ジスタ２のドレインにはＮＭＯＳトランジスタ３のゲー
トを接続し、またＮＭＯＳトランジスタ３と１０のドレ
インはそれぞれ出力端子（ＶＯＵＴ）に、ソースはそれ
ぞれ接地（ＧＮＤ）に接続する。この出力端子（ＶＯＵ
Ｔ）にはＮＭＯＳトランジスタ４とＮＭＯＳトランジス
タ６のドレインを並列接続し、ＮＭＯＳトランジスタ４
とＮＭＯＳトランジスタ６のソースはＮＭＯＳトランジ
スタ５及びＮＭＯＳトランジスタ７のドレインに接続す
る。ＮＯＭＳトランジスタ５及びＮＭＯＳトランジスタ
７のゲートは、それぞれ入力端子（ＶＩＮ）にし、ＮＭ
ＯＳトランジスタ５の他方のドレインまたはソースはＮ
ＭＯＳトランジスタ３のゲートに、ＮＭＯＳトランジス
タ７の他方のドレインまたはソースはＮＭＯＳトランジ
スタ１０のゲートにそれぞれ接続する。また、ＮＭＯＳ
トランジスタ４のゲートは遅延回路８の出力に接続する
と同時に遅延回路１１の入力に接続する。ＮＭＯＳトラ
ンジスタ６のゲートは遅延回路１２の出力に接続する。
遅延回路８の入力ＰＭＯＳトランジスタ１及びＮＭＯＳ
トランジスタ２のドレインに、遅延回路１１の入力は遅
延回路８の出力に、遅延回路１２の入力は遅延回路１１
の出力にそれぞれ接続する。また、ＮＭＯＳトランジス
タ１０のゲートは２入力負論理積回路１３の出力に接続
する。２２入力負論理積回路１３の第１の入力は入力端
子に、第２の入力は遅延回路１１の出力に接続する。
いて説明する。本実施例では、入力端子（ＶＩＮ）には
ＰＭＯＳトランジスタ１のゲートとＮＭＯＳトランジス
タ２のゲートとを接続し、ＰＭＯＳトランジスタ１のソ
ースとＮＭＯＳトランジスタ２ののソースとは、それぞ
れ電源端子（ＶＤＤ）、接地（ＧＮＤ）に接続する。ま
たＰＯＭＳトランジスタ１のドレインとＮＭＯＳトラン
ジスタ２のドレインにはＮＭＯＳトランジスタ３のゲー
トを接続し、またＮＭＯＳトランジスタ３と１０のドレ
インはそれぞれ出力端子（ＶＯＵＴ）に、ソースはそれ
ぞれ接地（ＧＮＤ）に接続する。この出力端子（ＶＯＵ
Ｔ）にはＮＭＯＳトランジスタ４とＮＭＯＳトランジス
タ６のドレインを並列接続し、ＮＭＯＳトランジスタ４
とＮＭＯＳトランジスタ６のソースはＮＭＯＳトランジ
スタ５及びＮＭＯＳトランジスタ７のドレインに接続す
る。ＮＯＭＳトランジスタ５及びＮＭＯＳトランジスタ
７のゲートは、それぞれ入力端子（ＶＩＮ）にし、ＮＭ
ＯＳトランジスタ５の他方のドレインまたはソースはＮ
ＭＯＳトランジスタ３のゲートに、ＮＭＯＳトランジス
タ７の他方のドレインまたはソースはＮＭＯＳトランジ
スタ１０のゲートにそれぞれ接続する。また、ＮＭＯＳ
トランジスタ４のゲートは遅延回路８の出力に接続する
と同時に遅延回路１１の入力に接続する。ＮＭＯＳトラ
ンジスタ６のゲートは遅延回路１２の出力に接続する。
遅延回路８の入力ＰＭＯＳトランジスタ１及びＮＭＯＳ
トランジスタ２のドレインに、遅延回路１１の入力は遅
延回路８の出力に、遅延回路１２の入力は遅延回路１１
の出力にそれぞれ接続する。また、ＮＭＯＳトランジス
タ１０のゲートは２入力負論理積回路１３の出力に接続
する。２２入力負論理積回路１３の第１の入力は入力端
子に、第２の入力は遅延回路１１の出力に接続する。
【００１５】本実施例の動作を説明すると、まず入力端
子（ＶＩＮ）へ振幅がロー・レベルから、ハイ・レベル
の信号が印加される場合、入力信号が特にロー・レベル
からハイ・レベルの変化に対し、ＰＭＯＳトランジスタ
１はオンからオフへ、またＮＭＯＳトランジスタ２はオ
フからオンへ変化する。同時にＮＭＯＳトランジスタ５
もオフからオンに変化する。このとき、ＰＭＯＳトラン
ジスタ１とＮＭＯＳトランジスタ２のドレインはハイ・
レベルからローレベルに変化する為、ＮＭＯＳトランジ
スタ３はオンからオフへ変化しようとする。しかし同時
に同ドレインのハイ・レベルからローレベルの変化は、
遅延回路８によってある一定時間遅延した後ＮＭＯＳト
ランジスタ４をオンからオフへ変化させる。このＮＭＯ
Ｓトランジスタ４がオンしている間ＮＭＯＳトランジス
タ３は、出力端子からＮＭＯＳトアンジスタ４，５，２
を介し接地（ＧＮＤ）へ流れる電流とＮＭＯＳトランジ
スタ４，５，２のオン抵抗によって与えられる電位のた
め弱いオン状態を保持しており、ＮＭＯＳトランジスタ
４が、遅延回路８の遅延時間経過後オフとすると同時に
ＮＭＯＳトランジスタ３はオフに変化する。この後、遅
延回路１１によってある一定時間遅延した後、２入力負
論理積回路１３入力の電位はロー・レベルからハイ・レ
ベルに変化するため、２入力負論理積回路１３の遅延時
間経過後、同回路の出力がハイ・レベルからローレべル
に変化し、ＮＭＯＳトランジスタ１０はオンからオフに
変化しようとする。しかし、遅延回路１１の出力のロー
・レベルからハイレベルの変化は遅延回路１２によって
ある一定時間遅延した後ＮＭＯＳトランジスタ６をオン
からオフへ変化させる。このＮＭＯＳトランジスタ６が
オンしている間ＮＭＯＳトラジスタ１０は、出力端子か
らＮＭＯＳトランジスタ６，７と２入力負論理積回路を
介し接地（ＧＮＤ）へ流れる電流とＮＭＯＳトランジス
タ６，７と２入力負論理積回路のオン抵抗によって与え
られる電位のため弱いオン状態を保持しており、ＮＭＯ
Ｓトランジスタ６が、遅延回路１２の遅延時間経過後オ
フとすると同時にＮＭＯＳトランジスタ３はオフに変化
する。このＮＭＯＳトランジスタ３と１０のオンからオ
フする時間的位相差によって出力端子に発生するリンギ
ングを２段階に分けて抑えることができる。更にＮＭＯ
Ｓトランジスタ３と１０は、前記に示した通り弱いオン
状態をそれぞれ保持する為、更に２段階に分けてリンギ
ングを抑えることができる。
子（ＶＩＮ）へ振幅がロー・レベルから、ハイ・レベル
の信号が印加される場合、入力信号が特にロー・レベル
からハイ・レベルの変化に対し、ＰＭＯＳトランジスタ
１はオンからオフへ、またＮＭＯＳトランジスタ２はオ
フからオンへ変化する。同時にＮＭＯＳトランジスタ５
もオフからオンに変化する。このとき、ＰＭＯＳトラン
ジスタ１とＮＭＯＳトランジスタ２のドレインはハイ・
レベルからローレベルに変化する為、ＮＭＯＳトランジ
スタ３はオンからオフへ変化しようとする。しかし同時
に同ドレインのハイ・レベルからローレベルの変化は、
遅延回路８によってある一定時間遅延した後ＮＭＯＳト
ランジスタ４をオンからオフへ変化させる。このＮＭＯ
Ｓトランジスタ４がオンしている間ＮＭＯＳトランジス
タ３は、出力端子からＮＭＯＳトアンジスタ４，５，２
を介し接地（ＧＮＤ）へ流れる電流とＮＭＯＳトランジ
スタ４，５，２のオン抵抗によって与えられる電位のた
め弱いオン状態を保持しており、ＮＭＯＳトランジスタ
４が、遅延回路８の遅延時間経過後オフとすると同時に
ＮＭＯＳトランジスタ３はオフに変化する。この後、遅
延回路１１によってある一定時間遅延した後、２入力負
論理積回路１３入力の電位はロー・レベルからハイ・レ
ベルに変化するため、２入力負論理積回路１３の遅延時
間経過後、同回路の出力がハイ・レベルからローレべル
に変化し、ＮＭＯＳトランジスタ１０はオンからオフに
変化しようとする。しかし、遅延回路１１の出力のロー
・レベルからハイレベルの変化は遅延回路１２によって
ある一定時間遅延した後ＮＭＯＳトランジスタ６をオン
からオフへ変化させる。このＮＭＯＳトランジスタ６が
オンしている間ＮＭＯＳトラジスタ１０は、出力端子か
らＮＭＯＳトランジスタ６，７と２入力負論理積回路を
介し接地（ＧＮＤ）へ流れる電流とＮＭＯＳトランジス
タ６，７と２入力負論理積回路のオン抵抗によって与え
られる電位のため弱いオン状態を保持しており、ＮＭＯ
Ｓトランジスタ６が、遅延回路１２の遅延時間経過後オ
フとすると同時にＮＭＯＳトランジスタ３はオフに変化
する。このＮＭＯＳトランジスタ３と１０のオンからオ
フする時間的位相差によって出力端子に発生するリンギ
ングを２段階に分けて抑えることができる。更にＮＭＯ
Ｓトランジスタ３と１０は、前記に示した通り弱いオン
状態をそれぞれ保持する為、更に２段階に分けてリンギ
ングを抑えることができる。
【００１６】図４は従来例と本実施例のリンギング特性
を示す特性図である。図４において、従来の出力回路は
リンギングのオーバーシュート（ＯＳ）とバックスイン
グ（ＢＳ）が大きく、特にバックスイング（ＢＳ）がし
きい値を何度も交差しているのに対し、本発明の第１及
び第２の実施例のリンギングは十分に抑制されているこ
とを表す。
を示す特性図である。図４において、従来の出力回路は
リンギングのオーバーシュート（ＯＳ）とバックスイン
グ（ＢＳ）が大きく、特にバックスイング（ＢＳ）がし
きい値を何度も交差しているのに対し、本発明の第１及
び第２の実施例のリンギングは十分に抑制されているこ
とを表す。
【００１７】図５は従来例と本実施例のリンギング特性
の出力ロー・レベルからハイ・レベルへの遅延特性（Ｔ
ｐｄｒｉｓｅ）を表すグラフである。図５において、本
実施例の出力回路はリンギングを大幅に減少させること
によって遅延特性の高速化が得られたことを表す。
の出力ロー・レベルからハイ・レベルへの遅延特性（Ｔ
ｐｄｒｉｓｅ）を表すグラフである。図５において、本
実施例の出力回路はリンギングを大幅に減少させること
によって遅延特性の高速化が得られたことを表す。
【００１８】
【発明の効果】以上のように本発明の出力回路は、集積
回路に付加される電気的特性の極めて大きい能動素子及
びバスラインによって発生するリンギングを十分に抑制
できるため、バスラインに接続された複数の集積回路に
おける入出力回路間での高速な信号通信を可能とし、同
時に高い波形品質の信号を得れるという効果がある。
回路に付加される電気的特性の極めて大きい能動素子及
びバスラインによって発生するリンギングを十分に抑制
できるため、バスラインに接続された複数の集積回路に
おける入出力回路間での高速な信号通信を可能とし、同
時に高い波形品質の信号を得れるという効果がある。
【００１９】なお、上記実施例において導電型は入れ換
えてもよい。
えてもよい。
【図１】本発明の第１実施例回路図。
【図２】本発明の第２実施例回路図
【図３】従来実施例回路図
【図４】図１〜図３に示した回路のリンギング特性図。
【図５】図１〜図３に示した回路のリンギング特性及び
遅延時間特性図。
遅延時間特性図。
１ Ｐチャネル型電界効果トランジスタ ２，３，４，５，６，７，１０ Ｎチャネル型電界効
果トランジスタ ８，９ 正論理遅延回路 １１，１２ 負論理遅延回路 １３ ２入力負論理積回路 １４，１７，２０ 寄生誘導性素子 １５，１８，２１ 寄生抵抗素子 １６，１９，２２ 寄生容量素子
果トランジスタ ８，９ 正論理遅延回路 １１，１２ 負論理遅延回路 １３ ２入力負論理積回路 １４，１７，２０ 寄生誘導性素子 １５，１８，２１ 寄生抵抗素子 １６，１９，２２ 寄生容量素子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 19/003 Ｚ
Claims (3)
- 【請求項１】 夫々のゲートが入力端子に共通接続され
ソース・ドレイン路が第１および第２の電源ライン間に
直列接続された第１導電型の第１のトランジスタおよび
逆導電型の第２トランジスタと、前記第１および第２の
トランジスタの接続ノードにゲートが接続され出力端子
および前記第２の電源ライン間にソース・ドレイン路が
接続された前記一導電型の第３のトランジスタと、前記
出力端子および前記第３のＮＭＯＳトランジスタのゲー
ト間にソース・ドレイン路が直列接続された前記一導電
型の第４および第５のトランジスタと、前記接続ノード
および前記第４のトランジスタのゲート間に接続された
遅延回路とを有し、前記第５のトランジスタのゲートを
前記入力端子に接続した出力回路において、前記出力端
子に接続され、前記入力端子のレベル変化にともなう前
記出力端子出力インピーダンスを制御する出力インピー
ダンス制御回路を設けたことを特徴とする出力回路。 - 【請求項２】 前記出力インピーダンス制御回路は、前
記出力端子および前記第３のトランジスタのゲート間に
ソース・ドレイン路が直列に接続された前記一導電型の
第６および第７のトランジスタと、前記遅延回路の出力
および前記第６のトランジスタのゲート間に接続された
出力インピーダンス制御用遅延回路とを有し、前記第７
のトランジスタのゲートを前記入力端子に接続したこと
を特徴とする請求項１記載の出力回路。 - 【請求項３】 前記出力インピーダンス制御回路は、前
記出力端子および前記第２の電源ライン間にソース・ド
レイン路が接続された前記一導電型の第６のトランジス
タと、前記出力端子および前記第６のトランジスタのゲ
ート間にソース・ドレイン路が直列に接続された第７お
よび第８のトランジスタと、前記遅延回路の出力および
第７のトランジスタのゲート間に直列に接続された第１
および第２の出力インピーダンス制御用遅延回路と、前
記第１の出力インピーダンス制御用遅延回路の出力およ
び前記入力端子を入力としその出力が前記第６のトラン
ジスタのゲートに接続された論理積回路とを有し、前記
第８のトランジスタのゲートを前記入力端子に接続した
ことを特徴とする請求項１記載の出力回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6231257A JP2748865B2 (ja) | 1994-09-27 | 1994-09-27 | 出力回路 |
| US08/532,986 US5563542A (en) | 1994-09-27 | 1995-09-22 | Output circuit for gunning transceiver logic |
| EP95115164A EP0704972B1 (en) | 1994-09-27 | 1995-09-26 | Output circuit for gunning transceiver logic |
| DE69504265T DE69504265T2 (de) | 1994-09-27 | 1995-09-26 | Ausgangschaltung für eine Sende-/Empfangslogik vom Typ "gunning" |
| KR1019950033794A KR100191880B1 (ko) | 1994-09-27 | 1995-09-27 | 거닝 트랜시버 논리의 출력 회로 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6231257A JP2748865B2 (ja) | 1994-09-27 | 1994-09-27 | 出力回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH0897676A true JPH0897676A (ja) | 1996-04-12 |
| JP2748865B2 JP2748865B2 (ja) | 1998-05-13 |
Family
ID=16920787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6231257A Expired - Fee Related JP2748865B2 (ja) | 1994-09-27 | 1994-09-27 | 出力回路 |
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|---|---|
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| EP (1) | EP0704972B1 (ja) |
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| DE (1) | DE69504265T2 (ja) |
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|---|---|---|---|---|
| JP2783183B2 (ja) * | 1995-03-09 | 1998-08-06 | 日本電気株式会社 | 出力回路 |
| US5898688A (en) * | 1996-05-24 | 1999-04-27 | Cisco Technology, Inc. | ATM switch with integrated system bus |
| JPH10200051A (ja) * | 1997-01-14 | 1998-07-31 | Canon Inc | 半導体集積回路 |
| US6670822B2 (en) | 1998-08-11 | 2003-12-30 | Fairchild Semiconductor Corporation | Transceiver driver with programmable edge rate control independent of fabrication process, supply voltage, and temperature |
| US6184717B1 (en) | 1998-12-09 | 2001-02-06 | Nortel Networks Limited | Digital signal transmitter and receiver using source based reference logic levels |
| US6218863B1 (en) | 1999-04-12 | 2001-04-17 | Intel Corporation | Dual mode input/output interface circuit |
| JP2005086662A (ja) * | 2003-09-10 | 2005-03-31 | Seiko Epson Corp | 半導体装置 |
| CN110545047B (zh) * | 2019-10-17 | 2024-07-30 | 无锡麟力科技有限公司 | 小功率片内整流桥电路 |
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|---|---|---|---|---|
| JPH0323715A (ja) * | 1989-06-20 | 1991-01-31 | Mitsubishi Electric Corp | 出力回路 |
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| JPH03232193A (ja) * | 1990-02-06 | 1991-10-16 | Mitsubishi Electric Corp | 出力回路 |
| JPH0629825A (ja) * | 1992-07-06 | 1994-02-04 | Fujitsu Ltd | 半導体集積回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5023488A (en) * | 1990-03-30 | 1991-06-11 | Xerox Corporation | Drivers and receivers for interfacing VLSI CMOS circuits to transmission lines |
| US5148056A (en) * | 1991-03-27 | 1992-09-15 | Mos Electronics Corp. | Output buffer circuit |
| US5408146A (en) * | 1992-01-31 | 1995-04-18 | Lsi Logic Corporation | High performance backplane driver circuit |
| US5347169A (en) * | 1992-09-08 | 1994-09-13 | Preslar Donald R | Inductive load dump circuit |
-
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- 1994-09-27 JP JP6231257A patent/JP2748865B2/ja not_active Expired - Fee Related
-
1995
- 1995-09-22 US US08/532,986 patent/US5563542A/en not_active Expired - Lifetime
- 1995-09-26 DE DE69504265T patent/DE69504265T2/de not_active Expired - Lifetime
- 1995-09-26 EP EP95115164A patent/EP0704972B1/en not_active Expired - Lifetime
- 1995-09-27 KR KR1019950033794A patent/KR100191880B1/ko not_active Expired - Fee Related
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|---|---|---|---|---|
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| JPH0323712A (ja) * | 1989-06-20 | 1991-01-31 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH03232193A (ja) * | 1990-02-06 | 1991-10-16 | Mitsubishi Electric Corp | 出力回路 |
| JPH0629825A (ja) * | 1992-07-06 | 1994-02-04 | Fujitsu Ltd | 半導体集積回路 |
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