JPH0897695A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
- Publication number
- JPH0897695A JPH0897695A JP23295494A JP23295494A JPH0897695A JP H0897695 A JPH0897695 A JP H0897695A JP 23295494 A JP23295494 A JP 23295494A JP 23295494 A JP23295494 A JP 23295494A JP H0897695 A JPH0897695 A JP H0897695A
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Abstract
(57)【要約】
【目的】電源立ち上げ時にパワー素子を安定に保つため
のリセットパルス出力回路の簡単化。 【構成】Ｐ−ＭＯＳとＮ−ＭＯＳを直列に接続し、それ
ぞれのゲートにバイアス回路から電圧を与えるようにし
た。 【効果】他のロジック回路が論理確定し、安定動作可能
な時点でリセットパルスを出力することができるので、
電源投入時にパワー素子を安定に保つパワーオンリセッ
ト回路を簡単に構成できる。
のリセットパルス出力回路の簡単化。 【構成】Ｐ−ＭＯＳとＮ−ＭＯＳを直列に接続し、それ
ぞれのゲートにバイアス回路から電圧を与えるようにし
た。 【効果】他のロジック回路が論理確定し、安定動作可能
な時点でリセットパルスを出力することができるので、
電源投入時にパワー素子を安定に保つパワーオンリセッ
ト回路を簡単に構成できる。
Description
【０００１】
【産業上の利用分野】本発明は、パワーオンリセット回
路、特にパワー素子をラッチ回路を用いてドライブする
回路に好適なパワーオンリセット回路に関する。
路、特にパワー素子をラッチ回路を用いてドライブする
回路に好適なパワーオンリセット回路に関する。
【０００２】
【従来の技術】特開昭６１−２５３１８等に記載されて
いる様に、従来のパワーオンリセット回路は、電源立上
げ時にＣＭＯＳ回路を利用してリセット信号を発生させ
ているが、電源電圧が、Ｎ−ＭＯＳのスレッショルド電
圧Ｖｔｈに達した時点でパルスを出す方式であり、他の
ロジック動作が充分安定した時点でパルスを発生させる
というタイミングまで充分考慮されていなかった。
いる様に、従来のパワーオンリセット回路は、電源立上
げ時にＣＭＯＳ回路を利用してリセット信号を発生させ
ているが、電源電圧が、Ｎ−ＭＯＳのスレッショルド電
圧Ｖｔｈに達した時点でパルスを出す方式であり、他の
ロジック動作が充分安定した時点でパルスを発生させる
というタイミングまで充分考慮されていなかった。
【０００３】
【発明が解決しようとする課題】本発明の目的は、電源
投入時に他のロジック回路が論理確定し安定動作した時
点で、リセットパルスを出力するためのパワーオンリセ
ット回路を提供することである。
投入時に他のロジック回路が論理確定し安定動作した時
点で、リセットパルスを出力するためのパワーオンリセ
ット回路を提供することである。
【０００４】
【課題を解決するための手段】前記課題を解決するた
め、本発明においては外部から供給される制御電源電圧
を分圧してＰ−ＭＯＳをバイアスすることにより電源投
入時に他のロジック回路の論理が確定した時点で、かつ
パワー素子のオンのしきい値以下でパルスを発生させる
ように構成している。
め、本発明においては外部から供給される制御電源電圧
を分圧してＰ−ＭＯＳをバイアスすることにより電源投
入時に他のロジック回路の論理が確定した時点で、かつ
パワー素子のオンのしきい値以下でパルスを発生させる
ように構成している。
【０００５】
【作用】ＭＯＳのしきい値電圧を利用した回路構成で、
コンパレータや、容量が不要であるため、回路規模も比
較的小さく安定動作が可能なパワーオンリセット回路を
提供できる。
コンパレータや、容量が不要であるため、回路規模も比
較的小さく安定動作が可能なパワーオンリセット回路を
提供できる。
【０００６】
【実施例】以下本発明の１実施例を図面を用いて説明す
る。図１は、本発明の第１の実施例を示すパワーオンリ
セット回路である。図１に回路構成、図２に電源立上げ
時の各部電位の時間変化を示す。
る。図１は、本発明の第１の実施例を示すパワーオンリ
セット回路である。図１に回路構成、図２に電源立上げ
時の各部電位の時間変化を示す。
【０００７】Ｐ−ＭＯＳ１は、Ｎ−ＭＯＳ２と直列に接
続されるとともに、Ｐ−ＭＯＳ１をバイアスするため分
割抵抗３は分圧抵抗４と直列接続され、これらはブリッ
ジ回路を構成している。
続されるとともに、Ｐ−ＭＯＳ１をバイアスするため分
割抵抗３は分圧抵抗４と直列接続され、これらはブリッ
ジ回路を構成している。
【０００８】さらにＮ−ＭＯＳ２にバイアス電圧を与え
るＮ−ＭＯＳ５とそれに直列接続された分圧抵抗６が設
けられる。抵抗３と抵抗４の接続点はＰ−ＭＯＳ１のゲ
ートに接続され、一方抵抗６とＮ−ＭＯＳ５の接続点ａ
はＮ−ＭＯＳ５のゲートに接続される。
るＮ−ＭＯＳ５とそれに直列接続された分圧抵抗６が設
けられる。抵抗３と抵抗４の接続点はＰ−ＭＯＳ１のゲ
ートに接続され、一方抵抗６とＮ−ＭＯＳ５の接続点ａ
はＮ−ＭＯＳ５のゲートに接続される。
【０００９】Ｎ−ＭＯＳ２のゲートとＮ−ＭＯＳ５のゲ
ートは接続され、Ｐ−ＭＯＳ１がオフのとき出力点ｂの
レベルをロー電位に固定し、Ｐ−ＭＯＳ１がオンのとき
Ｐ−ＭＯＳ１のオン抵抗値Ｒｏｎ（Ｐ−ＭＯＳ１）とＮ
−ＭＯＳ２のオン抵抗値Ｒｏｎ（Ｎ−ＭＯＳ２）で分割
された電位が出力されるように働く。
ートは接続され、Ｐ−ＭＯＳ１がオフのとき出力点ｂの
レベルをロー電位に固定し、Ｐ−ＭＯＳ１がオンのとき
Ｐ−ＭＯＳ１のオン抵抗値Ｒｏｎ（Ｐ−ＭＯＳ１）とＮ
−ＭＯＳ２のオン抵抗値Ｒｏｎ（Ｎ−ＭＯＳ２）で分割
された電位が出力されるように働く。
【００１０】このとき、 Ｒｏｎ（ＮＭＯＳ２）＞＞Ｒｏｎ（ＰＭＯＳ１） となるように設定されている。制御電源電圧Ｖｃｃは、
端子７に印加され、この電圧の立上りとともに、抵抗３
と抵抗４により分圧された電圧がＰ−ＭＯＳ１のゲート
に印加される。
端子７に印加され、この電圧の立上りとともに、抵抗３
と抵抗４により分圧された電圧がＰ−ＭＯＳ１のゲート
に印加される。
【００１１】このとき電圧ＶｃｃがＮ−ＭＯＳのしきい
値Ｖthnに達する迄の時間をｔ１，電圧Ｖｃｃとａ点の
電圧差が、Ｐ−ＭＯＳのしきい値Ｖthpに達するまでの
時間をｔ２とすると、時刻ｔ１までの間、すなわち電圧
ＶｃｃがＮ−ＭＯＳのしきい値Ｖthnに達するまでは、
ｂ点の電位は不定である。このときは論理回路の論理も
確定していない。
値Ｖthnに達する迄の時間をｔ１，電圧Ｖｃｃとａ点の
電圧差が、Ｐ−ＭＯＳのしきい値Ｖthpに達するまでの
時間をｔ２とすると、時刻ｔ１までの間、すなわち電圧
ＶｃｃがＮ−ＭＯＳのしきい値Ｖthnに達するまでは、
ｂ点の電位は不定である。このときは論理回路の論理も
確定していない。
【００１２】例えば、Ｎ−ＭＯＳのしきい値Ｖｔｈを約
１Ｖとすると、電圧Ｖｃｃを１Ｖ以下、パワー素子のし
きい値も通常３〜５Ｖに設定しておけば、パワー素子は
オフ状態を保っている。
１Ｖとすると、電圧Ｖｃｃを１Ｖ以下、パワー素子のし
きい値も通常３〜５Ｖに設定しておけば、パワー素子は
オフ状態を保っている。
【００１３】次に、時間ｔ１からｔ２までの期間は、電
圧ＶｃｃがＮ−ＭＯＳのしきい値Ｖｔｈを越えるので、
Ｎ−ＭＯＳ２と Ｎ−ＭＯＳ５がともにオンし、かつＰ
−ＭＯＳ１はオフに状態であるため、ｂ点の電位は、図
２に示したようロー電位に確定した状態を保つ。
圧ＶｃｃがＮ−ＭＯＳのしきい値Ｖｔｈを越えるので、
Ｎ−ＭＯＳ２と Ｎ−ＭＯＳ５がともにオンし、かつＰ
−ＭＯＳ１はオフに状態であるため、ｂ点の電位は、図
２に示したようロー電位に確定した状態を保つ。
【００１４】次に、時刻ｔ２に達した時点で、電圧Ｖｃ
ｃとａ点の電位差がＰ−ＭＯＳ１のしきい値に達するの
でＰ−ＭＯＳ１がオンする。Ｎ−ＭＯＳ２のオン抵抗を
Ｐ−ＭＯＳ１にくらべて充分大きく設定しておくことに
より、ｂ点の電位は、図２に示すようにロー電位からほ
ぼ制御電源電圧Ｖｃｃの電圧まで立ち上がる。
ｃとａ点の電位差がＰ−ＭＯＳ１のしきい値に達するの
でＰ−ＭＯＳ１がオンする。Ｎ−ＭＯＳ２のオン抵抗を
Ｐ−ＭＯＳ１にくらべて充分大きく設定しておくことに
より、ｂ点の電位は、図２に示すようにロー電位からほ
ぼ制御電源電圧Ｖｃｃの電圧まで立ち上がる。
【００１５】時刻ｔ２以降は、電圧Ｖｃｃとａ点の電位
差は、Ｐ−ＭＯＳ１のしきい値Ｖthpを越えているた
め、ｂ点の電位は、ハイ電位を保持する。ここで、Ｎ−
ＭＯＳ５の代わりに抵抗を用いてＮ−ＭＯＳ２のゲート
をバイアスしても良い。モノリシックＩＣに回路を集積
した本実施例の場合、ＭＯＳでバイアスしたほうが、面
積が小さく出来るので、図１の構成が適切である。
差は、Ｐ−ＭＯＳ１のしきい値Ｖthpを越えているた
め、ｂ点の電位は、ハイ電位を保持する。ここで、Ｎ−
ＭＯＳ５の代わりに抵抗を用いてＮ−ＭＯＳ２のゲート
をバイアスしても良い。モノリシックＩＣに回路を集積
した本実施例の場合、ＭＯＳでバイアスしたほうが、面
積が小さく出来るので、図１の構成が適切である。
【００１６】また、ｂ点の電位がハイ電位になる時の電
圧を、パワー素子のしきい値以下でかつ論理回路が確定
する電圧以上になるように抵抗分圧比を設定しておけ
ば、電源立ち上げ時に、パワー素子が誤動作することを
防ぎ、安定な制御回路とすることができる。
圧を、パワー素子のしきい値以下でかつ論理回路が確定
する電圧以上になるように抵抗分圧比を設定しておけ
ば、電源立ち上げ時に、パワー素子が誤動作することを
防ぎ、安定な制御回路とすることができる。
【００１７】図３にパワー素子も含めた全体の回路構成
を示す。トーテムポール接続されたパワー素子であるＩ
ＧＢＴとそれを駆動するドライバーＩＣとからなり、ド
ライバーＩＣは、直接ＩＧＢＴのゲートを充放電する出
力ドライバーとそれを制御するラッチ、保護回路、上ア
ーム側に信号を伝達するためのレベルシフト回路、入力
バッファ、および初期リセット回路から構成されてい
る。
を示す。トーテムポール接続されたパワー素子であるＩ
ＧＢＴとそれを駆動するドライバーＩＣとからなり、ド
ライバーＩＣは、直接ＩＧＢＴのゲートを充放電する出
力ドライバーとそれを制御するラッチ、保護回路、上ア
ーム側に信号を伝達するためのレベルシフト回路、入力
バッファ、および初期リセット回路から構成されてい
る。
【００１８】パワー素子のＩＧＢＴは、ラッチの出力レ
ベルでオン、オフが決まる。電源投入時に、ラッチのリ
セット回路を設けておくことにより、ラッチの電位を固
定しパワー素子の上下短絡を防止する役割をもたせてい
る。これにより、パワー部の電源が、制御部の電源より
時間的に早く立ち上がった場合においても、パワー素子
の誤動作のない安定な回路を提供できる。
ベルでオン、オフが決まる。電源投入時に、ラッチのリ
セット回路を設けておくことにより、ラッチの電位を固
定しパワー素子の上下短絡を防止する役割をもたせてい
る。これにより、パワー部の電源が、制御部の電源より
時間的に早く立ち上がった場合においても、パワー素子
の誤動作のない安定な回路を提供できる。
【００１９】図４に本発明の第２の実施例を示す。Ｐ−
ＭＯＳ２１をバイアスする回路にツェナーダイオードを
用いた回路構成としている。回路動作は、図１の実施例
１と同様で、制御電源電圧Ｖｃｃの立ち上がりととも
に、抵抗２４とツェナーダイオード２５の動作点から決
まる電位により、Ｐ−ＭＯＳ２１がバイアスされる。
ＭＯＳ２１をバイアスする回路にツェナーダイオードを
用いた回路構成としている。回路動作は、図１の実施例
１と同様で、制御電源電圧Ｖｃｃの立ち上がりととも
に、抵抗２４とツェナーダイオード２５の動作点から決
まる電位により、Ｐ−ＭＯＳ２１がバイアスされる。
【００２０】そのバイアス電圧が、Ｐ−ＭＯＳ２１のし
きい値に満たない場合は、Ｐ−ＭＯＳ２１はオフ状態を
保つ。一方、ｂ点の電位は、Ｎ−ＭＯＳ２２がオンして
いるためにローに固定される。
きい値に満たない場合は、Ｐ−ＭＯＳ２１はオフ状態を
保つ。一方、ｂ点の電位は、Ｎ−ＭＯＳ２２がオンして
いるためにローに固定される。
【００２１】次に、ａ点のバイアス電圧がＰ−ＭＯＳ２
１のしきい値電圧を超えた時にＰ−ＭＯＳ２１がオン
し、そのオン時の抵抗Ｒｏｎ（Ｐ−ＭＯＳ２１）をＮ−
ＭＯＳ２２のオン時の抵抗Ｒｏｎ（Ｎ−ＭＯＳ２２）よ
り充分小さく設定しておくことにより、ｂ点の電位をハ
イに変化させることができる。
１のしきい値電圧を超えた時にＰ−ＭＯＳ２１がオン
し、そのオン時の抵抗Ｒｏｎ（Ｐ−ＭＯＳ２１）をＮ−
ＭＯＳ２２のオン時の抵抗Ｒｏｎ（Ｎ−ＭＯＳ２２）よ
り充分小さく設定しておくことにより、ｂ点の電位をハ
イに変化させることができる。
【００２２】Ｐ−ＭＯＳのバイアス回路を抵抗で構成し
た場合に、高抵抗にした方が消費電流が少なくなるが、
ＩＣの中の抵抗部の領域の面積が大きくなる場合が有
る。このとき、ツェナーダイオードを用い本実施例によ
り、リセット回路部の面積をより少なく構成することが
できる。なお、抵抗２６とＮ−ＭＯＳ２３は、図１と同
様にバイアス回路である。
た場合に、高抵抗にした方が消費電流が少なくなるが、
ＩＣの中の抵抗部の領域の面積が大きくなる場合が有
る。このとき、ツェナーダイオードを用い本実施例によ
り、リセット回路部の面積をより少なく構成することが
できる。なお、抵抗２６とＮ−ＭＯＳ２３は、図１と同
様にバイアス回路である。
【００２３】図５に本発明の第３の実施例を示す。Ｐ−
ＭＯＳ３１をバイアスする回路に基準電源回路の出力電
圧を利用した回路構成としている。回路動作は、図１に
示した実施例１と同様に、制御電源電圧Ｖｃｃの立ち上
りとともに、基準電源回路の出力ａ点の電位も上昇しな
がらＰ−ＭＯＳ３１がバイアスされる。
ＭＯＳ３１をバイアスする回路に基準電源回路の出力電
圧を利用した回路構成としている。回路動作は、図１に
示した実施例１と同様に、制御電源電圧Ｖｃｃの立ち上
りとともに、基準電源回路の出力ａ点の電位も上昇しな
がらＰ−ＭＯＳ３１がバイアスされる。
【００２４】そのバイアス電圧が、Ｐ−ＭＯＳ３１のし
きい値に満たない場合は、Ｐ−ＭＯＳ３１はオフを保
ち、ｂ点の電位は、Ｎ−ＭＯＳ３２がオンしているため
にローに固定される。
きい値に満たない場合は、Ｐ−ＭＯＳ３１はオフを保
ち、ｂ点の電位は、Ｎ−ＭＯＳ３２がオンしているため
にローに固定される。
【００２５】次に、ａ点のバイアス電圧がＰ−ＭＯＳ３
１のしきい値電圧を超えた時にＰ−ＭＯＳ３１がオン
し、そのオン抵抗Ｒｏｎ（Ｐ−ＭＯＳ３１）をＮ−ＭＯ
Ｓ３２のオン抵抗Ｒｏｎ（Ｎ−ＭＯＳ３２）より充分小
さく設定しておくことにより、ｂ点の電位をハイに変化
させることができる。制御電源電圧Ｖｃｃから基準電圧
を作成する回路を他の回路で使用している場合、その電
圧を利用した本実施例を選ぶことができる。
１のしきい値電圧を超えた時にＰ−ＭＯＳ３１がオン
し、そのオン抵抗Ｒｏｎ（Ｐ−ＭＯＳ３１）をＮ−ＭＯ
Ｓ３２のオン抵抗Ｒｏｎ（Ｎ−ＭＯＳ３２）より充分小
さく設定しておくことにより、ｂ点の電位をハイに変化
させることができる。制御電源電圧Ｖｃｃから基準電圧
を作成する回路を他の回路で使用している場合、その電
圧を利用した本実施例を選ぶことができる。
【００２６】本実施例によれば、バラツキの少ないより
安定した電圧でバイアスすることができる利点がある。
安定した電圧でバイアスすることができる利点がある。
【００２７】
【発明の効果】本発明によれば、他のロジック回路が論
理確定し安定動作可能な時点でリセットパルスを出力す
ることができ、よって、電源投入時にパワー素子を安定
に保つパワーオンリセット回路を簡単な回路構成で提供
できる。
理確定し安定動作可能な時点でリセットパルスを出力す
ることができ、よって、電源投入時にパワー素子を安定
に保つパワーオンリセット回路を簡単な回路構成で提供
できる。
【図１】本発明の第１の実施例を示す回路構成図であ
る。
る。
【図２】本発明の第１の実施例の各部電圧の時間変化を
示す図である。
示す図である。
【図３】本発明の第１の実施例を含む制御回路全体のブ
ロック図である。
ロック図である。
【図４】本発明の第２の実施例を示す回路構成図であ
る。
る。
【図５】本発明の第３の実施例を示す回路構成図であ
る。
る。
１…Ｐ−ＭＯＳ、２…Ｎ−ＭＯＳ、３… 抵抗、４…抵
抗、５…Ｎ−ＭＯＳ、６…抵抗、７…制御電源電圧入力
端子、Ｖcc…制御電源電圧。
抗、５…Ｎ−ＭＯＳ、６…抵抗、７…制御電源電圧入力
端子、Ｖcc…制御電源電圧。
フロントページの続き (72)発明者 三浦 雅人 茨城県日立市弁天町三丁目10番２号 日立 原町電子工業株式会社内
Claims (4)
- 【請求項１】 ＭＯＳ型のパワー素子をドライブするも
のにおいて、第１のＰ−ＭＯＳと第１のＮ−ＭＯＳを直
列に接続してその両端に外部から供給される制御用電源
を接続し、前記制御用電源の電圧を分圧して前記第１の
Ｐ−ＭＯＳのゲートに第１のバイアス電圧を供給し、前
記制御用電源の電圧を分圧して前記第１のＮ−ＭＯＳの
ゲートに第２のバイアス電圧を供給し、前記第２のバイ
アス電圧は前記制御電源電圧がパワー素子のしきい値よ
り低いとき、前記第１のＮ−ＭＯＳがしきい値に達する
ように設定され、前記第１のバイアス電圧は、前記制御
電源電圧がパワー素子のオンするしきい値より低く、か
つ論理回路が確定する電圧より大きいとき前記第１のＮ
−ＭＯＳがしきい値に達するように設定されていること
を特徴とするパワーオンリセット回路。 - 【請求項２】 請求項１において、前記第１のバイアス
電圧を供給する回路は、直列接続された二つの抵抗から
なり、前記制御電圧を分圧したものであることを特徴と
するパワーオンリセット回路。 - 【請求項３】 請求項１において、前記第１のバイアス
電圧を供給する回路は、直列接続された抵抗とダイオー
ドからなり、前記制御電圧を分圧したものであることを
特徴とするパワーオンリセット回路。 - 【請求項４】 請求項１において、前記第１のバイアス
電圧を供給する回路は制御電源電圧の分圧部に、内部基
準電源回路の出力を用いたことを特徴とするパワーオン
リセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23295494A JPH0897695A (ja) | 1994-09-28 | 1994-09-28 | パワーオンリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23295494A JPH0897695A (ja) | 1994-09-28 | 1994-09-28 | パワーオンリセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897695A true JPH0897695A (ja) | 1996-04-12 |
Family
ID=16947473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23295494A Pending JPH0897695A (ja) | 1994-09-28 | 1994-09-28 | パワーオンリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0897695A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001308199A (ja) * | 2000-03-22 | 2001-11-02 | Semikron Elektron Gmbh | パワー半導体スイッチを駆動するための半導体構成品 |
| US6329852B1 (en) | 1999-06-23 | 2001-12-11 | Hyundai Electronics Industries Co., Inc. | Power on reset circuit |
| JP2014183431A (ja) * | 2013-03-19 | 2014-09-29 | Mitsubishi Electric Corp | アナログ出力装置 |
-
1994
- 1994-09-28 JP JP23295494A patent/JPH0897695A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329852B1 (en) | 1999-06-23 | 2001-12-11 | Hyundai Electronics Industries Co., Inc. | Power on reset circuit |
| JP2001308199A (ja) * | 2000-03-22 | 2001-11-02 | Semikron Elektron Gmbh | パワー半導体スイッチを駆動するための半導体構成品 |
| JP2014183431A (ja) * | 2013-03-19 | 2014-09-29 | Mitsubishi Electric Corp | アナログ出力装置 |
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