JPH0897712A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH0897712A JPH0897712A JP6233759A JP23375994A JPH0897712A JP H0897712 A JPH0897712 A JP H0897712A JP 6233759 A JP6233759 A JP 6233759A JP 23375994 A JP23375994 A JP 23375994A JP H0897712 A JPH0897712 A JP H0897712A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 移動体通信等の発振回路に使用するＰＬＬ回
路に関し、集積回路及び基準発振器をそれぞれ１種類の
み用意すれば、多数の発振周波数に対応できるＰＬＬ回
路を提供する。 【構成】 分周比を設定するメモリ６０は書き込み可能
な不揮発性メモリ６０とするとともに、外部端子６２か
らの信号で前記メモリ６０の内容が変更できる書き込み
制御回路６１を設けた構成としたものである。したがっ
て、書き込み制御回路６１で不揮発性メモリ６０を必要
な発振周波数の内容に設定することにより、多数の発振
周波数に対応できるＰＬＬ回路となる。
路に関し、集積回路及び基準発振器をそれぞれ１種類の
み用意すれば、多数の発振周波数に対応できるＰＬＬ回
路を提供する。 【構成】 分周比を設定するメモリ６０は書き込み可能
な不揮発性メモリ６０とするとともに、外部端子６２か
らの信号で前記メモリ６０の内容が変更できる書き込み
制御回路６１を設けた構成としたものである。したがっ
て、書き込み制御回路６１で不揮発性メモリ６０を必要
な発振周波数の内容に設定することにより、多数の発振
周波数に対応できるＰＬＬ回路となる。
Description
【０００１】
【産業上の利用分野】本発明は、移動体通信機器等の発
振回路に使用されるＰＬＬ回路に関するものである。
振回路に使用されるＰＬＬ回路に関するものである。
【０００２】
【従来の技術】近年、携帯電話、コードレス電話、リモ
コン、データ伝送など電波を利用した移動体通信分野が
拡大している。この中で、多数の周波数を切り替えるＭ
ＣＡ方式のシステムと、単一の周波数で足りるシステム
がある。そのうち、後者の単一の周波数の利用分野に関
するＰＬＬ回路について説明する。
コン、データ伝送など電波を利用した移動体通信分野が
拡大している。この中で、多数の周波数を切り替えるＭ
ＣＡ方式のシステムと、単一の周波数で足りるシステム
がある。そのうち、後者の単一の周波数の利用分野に関
するＰＬＬ回路について説明する。
【０００３】従来のＰＬＬ回路は図４に示すように、１
つの集積回路１３内に基準発振器１の入力端子２と、こ
の入力端子２に接続された発振器３と、この発振器３の
出力に接続された第１の分周器４と、可変周波数発振器
１２の出力が供給される入力端子５と、この入力端子５
に接続された第２の分周器６と、この第２の分周器６の
出力と前記第１の分周器４の出力とを比較する位相比較
器７と、この位相比較器７の出力に接続されたチャージ
ポンプ回路８と、このチャージポンプ回路８の出力が接
続された出力端子９と、前記第２の分周器６の分周比を
設定するために設けられたマスクメモリ１０とを備えた
構成となっていた。また出力端子９にはローパスフィル
タ（以下ＬＰＦという）１１を介して可変周波数発振器
１２の入力に接続されていた。
つの集積回路１３内に基準発振器１の入力端子２と、こ
の入力端子２に接続された発振器３と、この発振器３の
出力に接続された第１の分周器４と、可変周波数発振器
１２の出力が供給される入力端子５と、この入力端子５
に接続された第２の分周器６と、この第２の分周器６の
出力と前記第１の分周器４の出力とを比較する位相比較
器７と、この位相比較器７の出力に接続されたチャージ
ポンプ回路８と、このチャージポンプ回路８の出力が接
続された出力端子９と、前記第２の分周器６の分周比を
設定するために設けられたマスクメモリ１０とを備えた
構成となっていた。また出力端子９にはローパスフィル
タ（以下ＬＰＦという）１１を介して可変周波数発振器
１２の入力に接続されていた。
【０００４】以上のように構成されたＰＬＬ回路につい
て以下にその動作を説明する。１つの集積回路１３内に
基準発振器１の出力が発振器３に入力されて基準発振周
波数を発生し、第１の分周器４により分周され比較用基
準発振周波数となる。また可変周波数発振器１２の出力
は第２の分周器６により分周され、前記第１の分周器４
の出力と位相比較器７により位相比較される。この出力
はチャージポンプ回路８により直流（以下ＤＣという）
電圧に変換される。そしてこのＤＣ電圧は、出力端子９
からＬＰＦ１１を通り可変周波数発振器１２に供給され
てＰＬＬ回路を構成する。ここで、前記第２の分周器６
の分周比の設定値はマスクメモリ１０で設定されて固定
されていた。
て以下にその動作を説明する。１つの集積回路１３内に
基準発振器１の出力が発振器３に入力されて基準発振周
波数を発生し、第１の分周器４により分周され比較用基
準発振周波数となる。また可変周波数発振器１２の出力
は第２の分周器６により分周され、前記第１の分周器４
の出力と位相比較器７により位相比較される。この出力
はチャージポンプ回路８により直流（以下ＤＣという）
電圧に変換される。そしてこのＤＣ電圧は、出力端子９
からＬＰＦ１１を通り可変周波数発振器１２に供給され
てＰＬＬ回路を構成する。ここで、前記第２の分周器６
の分周比の設定値はマスクメモリ１０で設定されて固定
されていた。
【０００５】可変周波数発振器１２の発振周波数は（数
１）のように決定される。
１）のように決定される。
【０００６】
【数１】
【０００７】また、別のＰＬＬ回路では図５に示すよう
に、１つの集積回路３１内に基準発振器２１の入力端子
２２と、この入力端子２２に接続された発振器２３と、
可変周波数発振器３０の出力が供給される入力端子２４
と、この入力端子２４に接続された分周器２５と、この
分周器２５の出力と前記発振器２３の出力とを比較する
位相比較器２６と、この位相比較器２６の出力に接続さ
れたチャージポンプ回路２７と、このチャージポンプ回
路２７の出力が接続された出力端子２８とを備えてい
た。そしてこの出力端子２８の出力はＬＰＦ２９を介し
て可変周波数発振器３０の入力に接続されていた。
に、１つの集積回路３１内に基準発振器２１の入力端子
２２と、この入力端子２２に接続された発振器２３と、
可変周波数発振器３０の出力が供給される入力端子２４
と、この入力端子２４に接続された分周器２５と、この
分周器２５の出力と前記発振器２３の出力とを比較する
位相比較器２６と、この位相比較器２６の出力に接続さ
れたチャージポンプ回路２７と、このチャージポンプ回
路２７の出力が接続された出力端子２８とを備えてい
た。そしてこの出力端子２８の出力はＬＰＦ２９を介し
て可変周波数発振器３０の入力に接続されていた。
【０００８】以上のように構成されたＰＬＬ回路につい
て以下にその動作を説明する。基準発振器２１の出力が
発振器２３に接続されて、基準発振周波数を発生し、比
較用基準発振周波数となる。また可変周波数発振器３０
の出力は分周器２５により分周され、位相比較器２６に
より発振器２３の出力と位相比較される。そしてその出
力は、チャージポンプ回路２７によりＤＣ電圧に変換さ
れ、出力端子２８からＬＰＦ２９を通り可変周波数発振
器３０の入力に供給される。ここで前記分周器２５は固
定の分周比となっていた。
て以下にその動作を説明する。基準発振器２１の出力が
発振器２３に接続されて、基準発振周波数を発生し、比
較用基準発振周波数となる。また可変周波数発振器３０
の出力は分周器２５により分周され、位相比較器２６に
より発振器２３の出力と位相比較される。そしてその出
力は、チャージポンプ回路２７によりＤＣ電圧に変換さ
れ、出力端子２８からＬＰＦ２９を通り可変周波数発振
器３０の入力に供給される。ここで前記分周器２５は固
定の分周比となっていた。
【０００９】可変周波数発振器３０の発振周波数は（数
２）のように決定される。
２）のように決定される。
【００１０】
【数２】
【００１１】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の構成では、ＰＬＬ回路による可変周波数発振
器１２または３０の発振周波数は固定となる。この周波
数を変更するには以下のようになる。すなわち、図４の
例ではＰＬＬ回路の第２の分周器６の分周比を設定して
いるマスクメモリ１０の変更が必要になる。このこと
は、必要な発振周波数の数だけ集積回路１３を用意する
必要がある。また、図５の例では基準発振器２１の周波
数を変更しなければならない。このため、必要な発振周
波数の数だけ基準発振器２１の種類が必要となる。すな
わち仕様変更の度に、集積回路１３を新たにおこすか、
あるいは基準発振器２１を別に用意しなければならない
という問題があった。
うな従来の構成では、ＰＬＬ回路による可変周波数発振
器１２または３０の発振周波数は固定となる。この周波
数を変更するには以下のようになる。すなわち、図４の
例ではＰＬＬ回路の第２の分周器６の分周比を設定して
いるマスクメモリ１０の変更が必要になる。このこと
は、必要な発振周波数の数だけ集積回路１３を用意する
必要がある。また、図５の例では基準発振器２１の周波
数を変更しなければならない。このため、必要な発振周
波数の数だけ基準発振器２１の種類が必要となる。すな
わち仕様変更の度に、集積回路１３を新たにおこすか、
あるいは基準発振器２１を別に用意しなければならない
という問題があった。
【００１２】そこで本発明は、このような問題点を解決
するもので、集積回路や基準発振器はそれぞれ１種類の
み用意すれば、多数の発振周波数に対応できるＰＬＬ回
路を提供することを目的とするものである。
するもので、集積回路や基準発振器はそれぞれ１種類の
み用意すれば、多数の発振周波数に対応できるＰＬＬ回
路を提供することを目的とするものである。
【００１３】
【課題を解決するための手段】この目的を達成するため
に本発明のＰＬＬ回路の分周比を設定するメモリは書き
込み可能な不揮発性メモリとするとともに、前記メモリ
には外部端子からの信号で前記メモリの内容が変更でき
る書き込み制御回路を設けた構成としたものである。
に本発明のＰＬＬ回路の分周比を設定するメモリは書き
込み可能な不揮発性メモリとするとともに、前記メモリ
には外部端子からの信号で前記メモリの内容が変更でき
る書き込み制御回路を設けた構成としたものである。
【００１４】
【作用】この構成により、書き込み制御回路で不揮発性
メモリを新たな仕様に合った内容に設定することができ
る。すなわち、不揮発性メモリに書き込まれる分周比を
使用者側で書き込み制御回路を用いて任意に設定するこ
とができるので、たとえ、可変周波数発振器の発振周波
数が変更になったとしても、不揮発性メモリに書き込む
分周比を変更するだけで集積回路及び基準発振器はそれ
ぞれ１種類のみ用意すれば多数の発振周波数に対応でき
るＰＬＬ回路が得られる。
メモリを新たな仕様に合った内容に設定することができ
る。すなわち、不揮発性メモリに書き込まれる分周比を
使用者側で書き込み制御回路を用いて任意に設定するこ
とができるので、たとえ、可変周波数発振器の発振周波
数が変更になったとしても、不揮発性メモリに書き込む
分周比を変更するだけで集積回路及び基準発振器はそれ
ぞれ１種類のみ用意すれば多数の発振周波数に対応でき
るＰＬＬ回路が得られる。
【００１５】
（実施例１）以下、本発明の一実施例について図面を参
照しながら説明する。
照しながら説明する。
【００１６】図１は本発明の一実施例におけるＰＬＬ回
路である。図１において、本発明のＰＬＬ回路は、１つ
の集積回路６５内に基準発振器５１の入力端子５２と、
この入力端子５２に接続された発振器５３と、この発振
器５３の出力に接続された第１の分周器５４と、可変周
波数発振器６４の出力が供給される入力端子５５と、こ
の入力端子５５に接続された第２の分周器５６と、この
第２の分周器５６の出力と前記第１の分周器５４の出力
との位相を比較する位相比較器５７と、この位相比較器
５７の出力に接続されたチャージポンプ回路５８と、こ
のチャージポンプ回路５８の出力が接続された出力端子
５９と、前記第２の分周器５６に接続された不揮発性メ
モリ６０と、この不揮発性メモリ６０に接続された書き
込み制御回路６１と、この書き込み制御回路６１に接続
された外部端子６２とで構成されている。
路である。図１において、本発明のＰＬＬ回路は、１つ
の集積回路６５内に基準発振器５１の入力端子５２と、
この入力端子５２に接続された発振器５３と、この発振
器５３の出力に接続された第１の分周器５４と、可変周
波数発振器６４の出力が供給される入力端子５５と、こ
の入力端子５５に接続された第２の分周器５６と、この
第２の分周器５６の出力と前記第１の分周器５４の出力
との位相を比較する位相比較器５７と、この位相比較器
５７の出力に接続されたチャージポンプ回路５８と、こ
のチャージポンプ回路５８の出力が接続された出力端子
５９と、前記第２の分周器５６に接続された不揮発性メ
モリ６０と、この不揮発性メモリ６０に接続された書き
込み制御回路６１と、この書き込み制御回路６１に接続
された外部端子６２とで構成されている。
【００１７】以上のように構成されたＰＬＬ回路につい
て、以下にその動作を説明する。基準発振器５１の出力
は発振器５３に接続されて基準発振周波数を発生する。
この基準発振周波数は、第１の分周器５４により分周さ
れて比較用基準発振周波数となる。また可変周波数発振
器６４の出力は第２の分周器５６により分周され、前記
第１の分周器５４の出力と位相比較器５７で位相比較さ
れる。この出力は、チャージポンプ回路５８によりＤＣ
電圧に変換されて、出力端子５９から出力される。この
出力端子５９からの信号は集積回路６５外に設けたＬＰ
Ｆ６３を通り可変周波数発振器６４に入力されてＰＬＬ
回路を構成している。
て、以下にその動作を説明する。基準発振器５１の出力
は発振器５３に接続されて基準発振周波数を発生する。
この基準発振周波数は、第１の分周器５４により分周さ
れて比較用基準発振周波数となる。また可変周波数発振
器６４の出力は第２の分周器５６により分周され、前記
第１の分周器５４の出力と位相比較器５７で位相比較さ
れる。この出力は、チャージポンプ回路５８によりＤＣ
電圧に変換されて、出力端子５９から出力される。この
出力端子５９からの信号は集積回路６５外に設けたＬＰ
Ｆ６３を通り可変周波数発振器６４に入力されてＰＬＬ
回路を構成している。
【００１８】前記第２の分周器５６の分周比の設定値は
書き換え可能な不揮発性メモリ６０に記憶しており、こ
の前記第２の分周器５６の分周比の設定値は製品として
組み込まれる工程内で外部端子６２から、書き込み制御
回路６１を介して不揮発性メモリ６０に書き込まれる。
この不揮発性メモリ６０は例えばヒューズタイプのメモ
リとすれば集積回路６５の製造コストや、前記工程の書
き込み回路の作成が容易になる。
書き換え可能な不揮発性メモリ６０に記憶しており、こ
の前記第２の分周器５６の分周比の設定値は製品として
組み込まれる工程内で外部端子６２から、書き込み制御
回路６１を介して不揮発性メモリ６０に書き込まれる。
この不揮発性メモリ６０は例えばヒューズタイプのメモ
リとすれば集積回路６５の製造コストや、前記工程の書
き込み回路の作成が容易になる。
【００１９】また、図１では第２の分周器５６をＭ分周
するブロックで示したが、パルススワロー方式の分周器
であってもかまわない。この場合、第２の分周器５６の
入力周波数特性をよくすることができることは各種の文
献で知られている。
するブロックで示したが、パルススワロー方式の分周器
であってもかまわない。この場合、第２の分周器５６の
入力周波数特性をよくすることができることは各種の文
献で知られている。
【００２０】可変周波数発振器６４の発振周波数は（数
３）のように決定される。
３）のように決定される。
【００２１】
【数３】
【００２２】以上のように構成することにより可変周波
数発振器６４の発振周波数ｆｏｓｃを変更しなければな
らないときにおいても不揮発性メモリ６０に書き込まれ
る分周比の設定値を変更して、工程内で書き込めばよい
ので、たとえ、可変周波数発振器６４の周波数が変更さ
れても発振周波数ｆｏｓｃ毎に別のＰＬＬ集積回路６５
や基準発振器５１を用意しなくてもよい。また、集積回
路６５に含まれるＰＬＬ回路や、基準発振器５１を共通
の部品として使用できるので管理コストも低減できる。
数発振器６４の発振周波数ｆｏｓｃを変更しなければな
らないときにおいても不揮発性メモリ６０に書き込まれ
る分周比の設定値を変更して、工程内で書き込めばよい
ので、たとえ、可変周波数発振器６４の周波数が変更さ
れても発振周波数ｆｏｓｃ毎に別のＰＬＬ集積回路６５
や基準発振器５１を用意しなくてもよい。また、集積回
路６５に含まれるＰＬＬ回路や、基準発振器５１を共通
の部品として使用できるので管理コストも低減できる。
【００２３】なお不揮発性メモリ６０はヒューズタイプ
としたが、電気的に書き込みができるメモリを使用すれ
ば、一般の書き込み回路を使用することができる。
としたが、電気的に書き込みができるメモリを使用すれ
ば、一般の書き込み回路を使用することができる。
【００２４】また、不揮発性メモリ６０を消去可能なタ
イプとすれば、製品の急な仕様変更による発振周波数ｆ
ｏｓｃの変更を製品が組み上がった後でも可能となる。
イプとすれば、製品の急な仕様変更による発振周波数ｆ
ｏｓｃの変更を製品が組み上がった後でも可能となる。
【００２５】さらに、第１の分周器５４にもメモリを設
け、第１の分周器５４の分周比を設定すれば、可変周波
数発振器６４の発振周波数間隔を任意に設定できる。す
なわち、可変周波数発振器６４のステップ周波数を任意
にできるので、比較用基準周波数を変更することにより
スプリアス妨害やＰＬＬ回路の電源オン時の安定時間を
改善することが可能となる。
け、第１の分周器５４の分周比を設定すれば、可変周波
数発振器６４の発振周波数間隔を任意に設定できる。す
なわち、可変周波数発振器６４のステップ周波数を任意
にできるので、比較用基準周波数を変更することにより
スプリアス妨害やＰＬＬ回路の電源オン時の安定時間を
改善することが可能となる。
【００２６】（実施例２）以下、本発明の第２の実施例
について図面を参照しながら説明する。
について図面を参照しながら説明する。
【００２７】図２は本発明の第２の実施例におけるＰＬ
Ｌ回路である。図２において、本発明のＰＬＬ回路は、
１つの集積回路８７内に基準発振器７１の入力端子７２
と、この入力端子７２に接続された発振器７３と、この
発振器７３の出力に接続された第１の分周器７４と、可
変周波数発振器８６の出力が供給される入力端子７５
と、この入力端子７５に接続された第２の分周器７６
と、この第２の分周器７６の出力と前記第１の分周器７
４の出力との位相を比較する位相比較器７７と、この位
相比較器７７の出力に接続されたチャージポンプ回路７
８と、このチャージポンプ回路７８の出力が接続された
出力端子７９と、前記第２の分周器７６に接続された不
揮発性メモリ８０と、この不揮発性メモリ８０に接続さ
れた書き込み制御回路８１と、この書き込み制御回路８
１に接続された切り替え回路８４と、この切り替え回路
８４にそれぞれ接続された複数のデータ書き込み端子８
２と選択端子８３とを備えている。また、この切り替え
回路８４からは第２の分周器７６の分周比設定端子にも
接続されている。すなわち、図１の構成と異なるのはデ
ータ書き込み端子８２の内の１つを選択端子８３とし、
この選択端子８３により切り替え回路８４でデータ書き
込み端子８２の接続先を切り替えるように構成した点で
ある。
Ｌ回路である。図２において、本発明のＰＬＬ回路は、
１つの集積回路８７内に基準発振器７１の入力端子７２
と、この入力端子７２に接続された発振器７３と、この
発振器７３の出力に接続された第１の分周器７４と、可
変周波数発振器８６の出力が供給される入力端子７５
と、この入力端子７５に接続された第２の分周器７６
と、この第２の分周器７６の出力と前記第１の分周器７
４の出力との位相を比較する位相比較器７７と、この位
相比較器７７の出力に接続されたチャージポンプ回路７
８と、このチャージポンプ回路７８の出力が接続された
出力端子７９と、前記第２の分周器７６に接続された不
揮発性メモリ８０と、この不揮発性メモリ８０に接続さ
れた書き込み制御回路８１と、この書き込み制御回路８
１に接続された切り替え回路８４と、この切り替え回路
８４にそれぞれ接続された複数のデータ書き込み端子８
２と選択端子８３とを備えている。また、この切り替え
回路８４からは第２の分周器７６の分周比設定端子にも
接続されている。すなわち、図１の構成と異なるのはデ
ータ書き込み端子８２の内の１つを選択端子８３とし、
この選択端子８３により切り替え回路８４でデータ書き
込み端子８２の接続先を切り替えるように構成した点で
ある。
【００２８】以上のように構成されたＰＬＬ回路につい
て、以下にその動作を説明する。基準発振器７１の出力
は発振器７３に接続されて基準発振周波数を発生し、第
１の分周器７４に入力されて分周され比較用基準発振周
波数となる。また可変周波数発振器８６の出力は第２の
分周器７６により分周され、前記第１の分周器７４の出
力と位相比較器７７により位相比較される。そして、チ
ャージポンプ回路７８によりＤＣ電圧に変換されて出力
端子７９から出力される。この出力端子７９から出力さ
れた信号はＬＰＦ８５を通り可変周波数発振器８６に入
力されてＰＬＬ回路を構成している。
て、以下にその動作を説明する。基準発振器７１の出力
は発振器７３に接続されて基準発振周波数を発生し、第
１の分周器７４に入力されて分周され比較用基準発振周
波数となる。また可変周波数発振器８６の出力は第２の
分周器７６により分周され、前記第１の分周器７４の出
力と位相比較器７７により位相比較される。そして、チ
ャージポンプ回路７８によりＤＣ電圧に変換されて出力
端子７９から出力される。この出力端子７９から出力さ
れた信号はＬＰＦ８５を通り可変周波数発振器８６に入
力されてＰＬＬ回路を構成している。
【００２９】前記第２の分周器７６の分周比の設定は書
き換え可能な不揮発性メモリ８０に記憶しており、この
内容は製品として組み込まれる工程内で書き込まれる。
このときデータ書き込み端子８２の内１つを選択端子８
３とし、この選択端子８３の電圧レベルにより、データ
書き込み端子８２を、不揮発性メモリ８０に書き込みを
行うデータ書き込み端子とするか、あるいは、第２の分
周器７６の任意ビットに接続するかを切り替え回路８４
で選択するように構成している。
き換え可能な不揮発性メモリ８０に記憶しており、この
内容は製品として組み込まれる工程内で書き込まれる。
このときデータ書き込み端子８２の内１つを選択端子８
３とし、この選択端子８３の電圧レベルにより、データ
書き込み端子８２を、不揮発性メモリ８０に書き込みを
行うデータ書き込み端子とするか、あるいは、第２の分
周器７６の任意ビットに接続するかを切り替え回路８４
で選択するように構成している。
【００３０】以上のように構成することにより、選択端
子８３の電圧レベルを例えば“Ｈ”レベルの時不揮発性
メモリ８０に書き込む状態とすれば、“Ｌ”レベルの時
は、データ書き込み端子８２を第２の分周器７６の任意
のビット、例えば下位ビットに直接接続する構成とする
ことができる。この場合、不揮発性メモリ８０への書き
込み内容を変更しなくても、第２の分周器７６の分周比
をデータ書き込み端子８２に加える電圧レベルにより設
定することができる。すなわち、本集積回路８７が装着
されたプリント基板のパターンのカットやショートによ
りきわめて容易に発振周波数の変更が可能となる。さら
にこのデータ書き込み端子８２を製品に設けられたスイ
ッチに接続すれば、製品使用時であっても発振周波数ｆ
ｏｓｃの変更が可能となる。したがって、同一周波数に
よる混信妨害を減らすことが可能となる。なお“Ｌ”レ
ベル時のデータ書き込み端子８２を第２の分周器７６の
下位ビットに接続する例で示したが、中間のビットに接
続してもよい。この場合、たとえば双方向の通信装置を
構成したとき、データ書き込み端子８２のレベルを送信
・受信で切り替え、受信時の発振周波数ｆｏｓｃを受信
器の中間周波数分ずらして発振させれば、送信器及び受
信器の局部発振器を共通化することができ、コストの低
減、小型化を図ることができる。
子８３の電圧レベルを例えば“Ｈ”レベルの時不揮発性
メモリ８０に書き込む状態とすれば、“Ｌ”レベルの時
は、データ書き込み端子８２を第２の分周器７６の任意
のビット、例えば下位ビットに直接接続する構成とする
ことができる。この場合、不揮発性メモリ８０への書き
込み内容を変更しなくても、第２の分周器７６の分周比
をデータ書き込み端子８２に加える電圧レベルにより設
定することができる。すなわち、本集積回路８７が装着
されたプリント基板のパターンのカットやショートによ
りきわめて容易に発振周波数の変更が可能となる。さら
にこのデータ書き込み端子８２を製品に設けられたスイ
ッチに接続すれば、製品使用時であっても発振周波数ｆ
ｏｓｃの変更が可能となる。したがって、同一周波数に
よる混信妨害を減らすことが可能となる。なお“Ｌ”レ
ベル時のデータ書き込み端子８２を第２の分周器７６の
下位ビットに接続する例で示したが、中間のビットに接
続してもよい。この場合、たとえば双方向の通信装置を
構成したとき、データ書き込み端子８２のレベルを送信
・受信で切り替え、受信時の発振周波数ｆｏｓｃを受信
器の中間周波数分ずらして発振させれば、送信器及び受
信器の局部発振器を共通化することができ、コストの低
減、小型化を図ることができる。
【００３１】また、選択端子８３のレベルは、“Ｈ”レ
ベルをデータ書き込みとしたが、“Ｌ”レベルのとき、
データ書き込みとしてもよい。この場合選択端子８３を
回路上（集積回路８７に内蔵可能）で抵抗器等により電
源（“Ｈ”レベル）に接続しておき、書き込み時に治具
等で選択端子８３を“Ｌ”レベルへショートすることに
より書き込み状態を選択することができ、工程設備が簡
略化できる。さらに第１の実施例のように第１の分周器
７４にもメモリを設け、さらに書き込み端子８２の一部
を第１の分周器７４のビットに接続することで、周波数
ステップの変更が容易になる。
ベルをデータ書き込みとしたが、“Ｌ”レベルのとき、
データ書き込みとしてもよい。この場合選択端子８３を
回路上（集積回路８７に内蔵可能）で抵抗器等により電
源（“Ｈ”レベル）に接続しておき、書き込み時に治具
等で選択端子８３を“Ｌ”レベルへショートすることに
より書き込み状態を選択することができ、工程設備が簡
略化できる。さらに第１の実施例のように第１の分周器
７４にもメモリを設け、さらに書き込み端子８２の一部
を第１の分周器７４のビットに接続することで、周波数
ステップの変更が容易になる。
【００３２】（実施例３）以下、本発明の第３の実施例
について図面を参照しながら説明する。
について図面を参照しながら説明する。
【００３３】図３は本発明の第３の実施例におけるＰＬ
Ｌ回路である。図３において、本発明のＰＬＬ回路は、
１つの集積回路１０５内に基準発振器９１の入力端子９
２と、この入力端子９２に接続された発振器９３と、こ
の発振器９３の出力に接続された第１の分周器９４と、
可変周波数発振器１０４の入力端子１０３と、この入力
端子１０３に接続された可変周波数発振器１０４と、こ
の可変周波数発振器１０４の出力が供給される第１の出
力端子１０６と、前記可変周波数発振器１０４の出力に
接続された第２の分周器９５と、この第２の分周器９５
の出力と前記第１の分周器９４の出力との位相を比較す
る位相比較器９６と、この位相比較器９６の出力に接続
されたチャージポンプ回路９７と、このチャージポンプ
回路９７の出力が接続された第２の出力端子９８と、前
記第２の分周器９５に接続された不揮発性メモリ９９
と、この不揮発性メモリ９９に接続された書き込み制御
回路１００と、この書き込み制御回路１００に接続され
た外部端子１０１とで構成されている。すなわち、図１
の構成と異なるのは可変周波数発振器１０４を集積回路
１０５に内蔵した点である。
Ｌ回路である。図３において、本発明のＰＬＬ回路は、
１つの集積回路１０５内に基準発振器９１の入力端子９
２と、この入力端子９２に接続された発振器９３と、こ
の発振器９３の出力に接続された第１の分周器９４と、
可変周波数発振器１０４の入力端子１０３と、この入力
端子１０３に接続された可変周波数発振器１０４と、こ
の可変周波数発振器１０４の出力が供給される第１の出
力端子１０６と、前記可変周波数発振器１０４の出力に
接続された第２の分周器９５と、この第２の分周器９５
の出力と前記第１の分周器９４の出力との位相を比較す
る位相比較器９６と、この位相比較器９６の出力に接続
されたチャージポンプ回路９７と、このチャージポンプ
回路９７の出力が接続された第２の出力端子９８と、前
記第２の分周器９５に接続された不揮発性メモリ９９
と、この不揮発性メモリ９９に接続された書き込み制御
回路１００と、この書き込み制御回路１００に接続され
た外部端子１０１とで構成されている。すなわち、図１
の構成と異なるのは可変周波数発振器１０４を集積回路
１０５に内蔵した点である。
【００３４】以上のように構成されたＰＬＬ回路につい
て、以下にその動作を説明する。基準発振器９１の出力
は発振器９３に接続されて基準発振周波数を発生し、第
１の分周器９４により分周され比較用基準発振周波数と
なる。また可変周波数発振器１０４で発生する周波数が
第２の分周器９５により分周され、前記第１の分周器９
４の出力と位相比較器９６により位相比較される。そし
てその出力は、チャージポンプ回路９７によりＤＣ電圧
に変換され第２の出力端子９８から出力される。この第
２の出力端子９８の出力は集積回路１０５の外に設けら
れたＬＰＦ１０２を通り、再び集積回路１０５に設けら
れた入力端子１０３を介して、可変周波数発振器１０４
に入力されて、ＰＬＬ回路を構成している。前記第２の
分周器９５の分周比の設定は書き換え可能な不揮発性メ
モリ９９に記憶しており、この内容は工程内で書き込ま
れる。
て、以下にその動作を説明する。基準発振器９１の出力
は発振器９３に接続されて基準発振周波数を発生し、第
１の分周器９４により分周され比較用基準発振周波数と
なる。また可変周波数発振器１０４で発生する周波数が
第２の分周器９５により分周され、前記第１の分周器９
４の出力と位相比較器９６により位相比較される。そし
てその出力は、チャージポンプ回路９７によりＤＣ電圧
に変換され第２の出力端子９８から出力される。この第
２の出力端子９８の出力は集積回路１０５の外に設けら
れたＬＰＦ１０２を通り、再び集積回路１０５に設けら
れた入力端子１０３を介して、可変周波数発振器１０４
に入力されて、ＰＬＬ回路を構成している。前記第２の
分周器９５の分周比の設定は書き換え可能な不揮発性メ
モリ９９に記憶しており、この内容は工程内で書き込ま
れる。
【００３５】以上のように構成することにより、あらか
じめ設定された第２の分周器９５の設定値により、内蔵
された可変周波数発振器１０４による複数の周波数の発
生が１つの集積回路１０５でできる。したがって、この
集積回路１０５により局部発振器の構成が少ない部品点
数でできるため、低コスト及び小型化が図れる。
じめ設定された第２の分周器９５の設定値により、内蔵
された可変周波数発振器１０４による複数の周波数の発
生が１つの集積回路１０５でできる。したがって、この
集積回路１０５により局部発振器の構成が少ない部品点
数でできるため、低コスト及び小型化が図れる。
【００３６】なお、第２の実施例に示した選択端子を導
入することもできる。また、必要に応じ、バッファアン
プやパワーアンプを内蔵することで、送信用のＰＬＬ回
路に使用することができる。
入することもできる。また、必要に応じ、バッファアン
プやパワーアンプを内蔵することで、送信用のＰＬＬ回
路に使用することができる。
【００３７】
【発明の効果】以上のように本発明によれば、分周比を
設定するメモリは書き込み可能な不揮発性メモリとする
とともに、前記メモリには外部端子からの信号で前記メ
モリの内容が変更できる書き込み制御回路を設けた構成
としたものである。したがって、この構成により、書き
込み制御回路で不揮発性メモリを新たな仕様に合った内
容に設定することができる。すなわち、不揮発性メモリ
に書き込まれる分周比を使用者側で書き込み制御回路を
用いて任意に設定することができるので、たとえ、可変
周波数発振器の発振周波数が変更になったとしても、不
揮発性メモリに書き込む分周比を変更するだけで集積回
路や基準発振器はそれぞれ１種類のみ用意すれば多数の
発振周波数に対応できるＰＬＬ回路が得られる。
設定するメモリは書き込み可能な不揮発性メモリとする
とともに、前記メモリには外部端子からの信号で前記メ
モリの内容が変更できる書き込み制御回路を設けた構成
としたものである。したがって、この構成により、書き
込み制御回路で不揮発性メモリを新たな仕様に合った内
容に設定することができる。すなわち、不揮発性メモリ
に書き込まれる分周比を使用者側で書き込み制御回路を
用いて任意に設定することができるので、たとえ、可変
周波数発振器の発振周波数が変更になったとしても、不
揮発性メモリに書き込む分周比を変更するだけで集積回
路や基準発振器はそれぞれ１種類のみ用意すれば多数の
発振周波数に対応できるＰＬＬ回路が得られる。
【図１】本発明の一実施例によるＰＬＬ回路のブロック
図
図
【図２】本発明の第２の実施例によるＰＬＬ回路のブロ
ック図
ック図
【図３】本発明の第３の実施例によるＰＬＬ回路のブロ
ック図
ック図
【図４】従来のＰＬＬ回路のブロック図
【図５】従来のＰＬＬ回路の他のブロック図
５１ 基準発振器 ５２ 入力端子 ５３ 発振器 ５４ 第１の分周器 ５５ 入力端子 ５６ 第２の分周器 ５７ 位相比較器 ５８ チャージポンプ回路 ５９ 出力端子 ６０ 不揮発性メモリ ６１ 書き込み制御回路 ６２ 外部端子 ６４ 可変周波数発振器 ６５ 集積回路
Claims (3)
- 【請求項１】 １つの集積回路内に基準発振器の入力端
子と、この入力端子に接続された発振器と、この発振器
の出力に接続された第１の分周器と、可変周波数発振器
の出力が供給される入力端子と、この入力端子に接続さ
れた第２の分周器と、この第２の分周器の出力と前記第
１の分周器の出力とを比較する位相比較器と、この位相
比較器の出力に接続されたチャージポンプ回路と、この
チャージポンプ回路の出力が接続された出力端子と、前
記第２の分周器の分周比を設定するために設けられたメ
モリとを備え、前記メモリは書き込み可能な不揮発性メ
モリとするとともに、このメモリには外部端子からの信
号でその内容が変更できる書き込み制御回路を設けたＰ
ＬＬ回路。 - 【請求項２】 外部端子にはデータ書き込みのための複
数の端子と選択端子とを備え、前記選択端子で前記デー
タ書き込みのための端子を書き込み制御回路又は第２の
分周器に接続する請求項１記載のＰＬＬ回路。 - 【請求項３】 １つの集積回路内に基準発振器の入力端
子と、この入力端子に接続された発振器と、この発振器
の出力に接続された第１の分周器と、可変周波数発振器
の入力端子と、この入力端子に接続された可変周波数発
振器と、この可変周波数発振器の出力が供給される第１
の出力端子と、前記可変周波数発振器の出力に接続され
た第２の分周器と、この第２の分周器の出力と前記第１
の分周器の出力とを比較する位相比較器と、この位相比
較器の出力に接続されたチャージポンプ回路と、このチ
ャージポンプ回路の出力が接続された第２の出力端子
と、前記第２の分周器の分周比を設定するために設けら
れたメモリとを備え、前記メモリは書き込み可能な不揮
発性メモリとするとともに、このメモリには外部端子か
らの信号でその内容が変更できる書き込み制御回路を設
けたＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6233759A JPH0897712A (ja) | 1994-09-28 | 1994-09-28 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6233759A JPH0897712A (ja) | 1994-09-28 | 1994-09-28 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897712A true JPH0897712A (ja) | 1996-04-12 |
Family
ID=16960136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6233759A Pending JPH0897712A (ja) | 1994-09-28 | 1994-09-28 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0897712A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998031104A1 (en) * | 1997-01-09 | 1998-07-16 | Seiko Epson Corporation | Pll oscillator and method for manufacturing the same |
-
1994
- 1994-09-28 JP JP6233759A patent/JPH0897712A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998031104A1 (en) * | 1997-01-09 | 1998-07-16 | Seiko Epson Corporation | Pll oscillator and method for manufacturing the same |
| US6081164A (en) * | 1997-01-09 | 2000-06-27 | Seiko Epson Corporation | PLL oscillator package and production method thereof |
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