JPH0897731A - インターリーブ方式およびインターリーブ回路 - Google Patents
インターリーブ方式およびインターリーブ回路Info
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- JPH0897731A JPH0897731A JP6225460A JP22546094A JPH0897731A JP H0897731 A JPH0897731 A JP H0897731A JP 6225460 A JP6225460 A JP 6225460A JP 22546094 A JP22546094 A JP 22546094A JP H0897731 A JPH0897731 A JP H0897731A
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- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】
【目的】 メモリの回路規模を大きくすることなく入力
データの分散間隔を大きくする。 【構成】 ２組のメモリ１００，２００に対して、一方
のメモリの読み出し動作と他方のメモリの書き込み動作
とが交互に逆になるように制御するインターリーブ方式
において、一方の書き込みモードのメモリに対しては、
記憶セルアレイの行方向に入力データを順次連続的に書
き込み、その行の書き込みを終えたならば、隣の行につ
いて同様の書き込み動作を順次行い、他方の読み出しモ
ードのメモリに対しては、記憶セルアレイの列方向に順
次連続的にデータを読み出し、その列のすべてのデータ
を読み出したならば、あらかじめ決められた規則に従っ
た非連続的な順序でつぎに読み出すべき列の選択を行
い、選択された列について同様の読み出し動作を順次行
う。
データの分散間隔を大きくする。 【構成】 ２組のメモリ１００，２００に対して、一方
のメモリの読み出し動作と他方のメモリの書き込み動作
とが交互に逆になるように制御するインターリーブ方式
において、一方の書き込みモードのメモリに対しては、
記憶セルアレイの行方向に入力データを順次連続的に書
き込み、その行の書き込みを終えたならば、隣の行につ
いて同様の書き込み動作を順次行い、他方の読み出しモ
ードのメモリに対しては、記憶セルアレイの列方向に順
次連続的にデータを読み出し、その列のすべてのデータ
を読み出したならば、あらかじめ決められた規則に従っ
た非連続的な順序でつぎに読み出すべき列の選択を行
い、選択された列について同様の読み出し動作を順次行
う。
Description
【０００１】
【産業上の利用分野】この発明は、誤り訂正を目的とし
たインターリーブ方式およびインターリーブ回路の改良
に関する。
たインターリーブ方式およびインターリーブ回路の改良
に関する。
【０００２】
【従来の技術】従来よりよく知られているように、イン
ターリーブ方式を採用することで誤り訂正符号における
バースト誤りの訂正能力が向上する。つまり、インター
リーブ方式を適用することでバースト誤りが分散するこ
とになり（誤りの集中が緩和される）、誤り訂正符号が
本来もっている訂正能力の範囲内に誤りの集中を抑える
ことが可能になる。
ターリーブ方式を採用することで誤り訂正符号における
バースト誤りの訂正能力が向上する。つまり、インター
リーブ方式を適用することでバースト誤りが分散するこ
とになり（誤りの集中が緩和される）、誤り訂正符号が
本来もっている訂正能力の範囲内に誤りの集中を抑える
ことが可能になる。
【０００３】図１はインターリーブ回路の構成を示す。
２はセレクタ、１００及び２００はそれぞれメモリ回路
ブロック、６はメモリ回路ブロック１００および２００
に並列データを取り込むためのコントローラ、７はメモ
リ回路ブロック１００および２００からの出力データを
制御するコントローラ、８はセレクタである。メモリ回
路ブロック１００の内部はシリアル／パラレル変換器３
１、ｍ個のＦＩＦＯメモリ４０１〜４０ｍ、出力データ
セレクタ５１で構成されており、メモリ回路ブロック２
００も同様に構成されており、シリアル／パラレル変換
器３２、ｍ個のＦＩＦＯメモリ４１１〜４１ｍ、出力デ
ータセレクタ５２からなる。
２はセレクタ、１００及び２００はそれぞれメモリ回路
ブロック、６はメモリ回路ブロック１００および２００
に並列データを取り込むためのコントローラ、７はメモ
リ回路ブロック１００および２００からの出力データを
制御するコントローラ、８はセレクタである。メモリ回
路ブロック１００の内部はシリアル／パラレル変換器３
１、ｍ個のＦＩＦＯメモリ４０１〜４０ｍ、出力データ
セレクタ５１で構成されており、メモリ回路ブロック２
００も同様に構成されており、シリアル／パラレル変換
器３２、ｍ個のＦＩＦＯメモリ４１１〜４１ｍ、出力デ
ータセレクタ５２からなる。
【０００４】セレクタ２は入力データストリームをメモ
リ回路ブロック１００側に送り込むか、あるいは２００
側に送り込むかを切り替えている。今、かりにセレクタ
２がメモリ回路ブロック１００を選択しているとすると
このメモリ回路ブロック１００は書き込みモードであ
り、もう一方のメモリ回路ブロック２００は読み出しモ
ードになっている。そして、セレクタ８は読み出しモー
ドのメモリ回路ブロック２００を選択し、メモリの内容
が出力される。書き込みモードのメモリ回路ブロック１
００へ規定数のデータを書き終えたとき、読み出しモー
ドのメモリ回路ブロック２００からのデータもちょうど
読み終えるので、それぞれのメモリ回路ブロックのモー
ドを逆転して同様の動作を繰り返す。
リ回路ブロック１００側に送り込むか、あるいは２００
側に送り込むかを切り替えている。今、かりにセレクタ
２がメモリ回路ブロック１００を選択しているとすると
このメモリ回路ブロック１００は書き込みモードであ
り、もう一方のメモリ回路ブロック２００は読み出しモ
ードになっている。そして、セレクタ８は読み出しモー
ドのメモリ回路ブロック２００を選択し、メモリの内容
が出力される。書き込みモードのメモリ回路ブロック１
００へ規定数のデータを書き終えたとき、読み出しモー
ドのメモリ回路ブロック２００からのデータもちょうど
読み終えるので、それぞれのメモリ回路ブロックのモー
ドを逆転して同様の動作を繰り返す。
【０００５】ここで従来のメモリ回路ブロックの動作を
説明する。メモリ回路ブロック１００が書き込みモード
時にはセレクタ２からの入力データはシリアル／パラレ
ル変換器３１に供給される。シリアル／パラレル変換器
３１では供給されたデータを入力側コントローラ６の制
御のもとにｍ個のパラレルデータ変換し、ＦＩＦＯ４０
１〜ＦＩＦＯ４０ｍまでのｍ個のＦＩＦＯに書き込んで
ゆく。図２にはこのシリアル／パラレル変換器３１とＦ
ＩＦＯメモリ４０１〜４０ｍとの接続を示した。このよ
うにパラレル／シリアル変換器３１により入力されたｍ
個のデータを順次ＦＩＦＯ４０１からＦＩＦＯ４０ｍま
でのＦＩＦＯに書き込み、順次このような書き込み動作
を繰り返して規定数のデータをメモリに書き込んでゆ
く。
説明する。メモリ回路ブロック１００が書き込みモード
時にはセレクタ２からの入力データはシリアル／パラレ
ル変換器３１に供給される。シリアル／パラレル変換器
３１では供給されたデータを入力側コントローラ６の制
御のもとにｍ個のパラレルデータ変換し、ＦＩＦＯ４０
１〜ＦＩＦＯ４０ｍまでのｍ個のＦＩＦＯに書き込んで
ゆく。図２にはこのシリアル／パラレル変換器３１とＦ
ＩＦＯメモリ４０１〜４０ｍとの接続を示した。このよ
うにパラレル／シリアル変換器３１により入力されたｍ
個のデータを順次ＦＩＦＯ４０１からＦＩＦＯ４０ｍま
でのＦＩＦＯに書き込み、順次このような書き込み動作
を繰り返して規定数のデータをメモリに書き込んでゆ
く。
【０００６】一方、この時メモリ回路ブロック２００は
読み出しモードであり、出力側セレクタコントローラ７
の制御のもとに最初にＦＩＦＯ４１１に書き込まれたす
べてのデータを読み出し、このＦＩＦＯ４１１に書き込
まれたデータをすべて読み出した後、次のＦＩＦＯ４１
２のデータを読み出し、同様にＦＩＦＯ４１ｍまでのす
べてのＦＩＦＯに書き込まれたデータを逐次読み出す。
セレクタ５２はこのように読み出されたＦＩＦＯ出力を
セレクタ８に供給するように切り替え動作を行ってい
る。セレクタ８は読み出しモード側のメモリ回路ブロッ
クの出力を選択しているから、このセレクタ５２の出力
がセレクタ８より出力され出力データストリームにな
る。
読み出しモードであり、出力側セレクタコントローラ７
の制御のもとに最初にＦＩＦＯ４１１に書き込まれたす
べてのデータを読み出し、このＦＩＦＯ４１１に書き込
まれたデータをすべて読み出した後、次のＦＩＦＯ４１
２のデータを読み出し、同様にＦＩＦＯ４１ｍまでのす
べてのＦＩＦＯに書き込まれたデータを逐次読み出す。
セレクタ５２はこのように読み出されたＦＩＦＯ出力を
セレクタ８に供給するように切り替え動作を行ってい
る。セレクタ８は読み出しモード側のメモリ回路ブロッ
クの出力を選択しているから、このセレクタ５２の出力
がセレクタ８より出力され出力データストリームにな
る。
【０００７】図３はコントローラ６，７の具体的構成を
示す。６１および７１はｍ進カウンタであり７２はｎ進
カウンタである。上述の動作を行うためにコントローラ
６のｍ進カウンタ６１はｍ個のデータクロック毎にＳ／
Ｐ変換器のロード信号を発生し、実際にこのｍビットの
並列データをＦＩＦＯ４０１からＦＩＦＯ４０ｍのＦＩ
ＦＯに書き込んでゆく。またコントローラ７はｍ進カウ
ンタ７１とｎ進カウンタ７２で構成されており、ｎ進カ
ウンタ７２でたとえばＦＩＦＯ４０１の全内容を読み出
したことを検出してｍ進カウンタ７１の状態を進めるよ
うに構成している。具体的には、ｎ進カウンタ７２のｎ
カウント出力毎に、ｍ進カウンタ７１のクロックをイネ
ーブルして状態を進めるように構成している。そして、
このｍ進カウンタ７１のカウント出力を出力側セレクタ
５１および５２の制御信号としている。
示す。６１および７１はｍ進カウンタであり７２はｎ進
カウンタである。上述の動作を行うためにコントローラ
６のｍ進カウンタ６１はｍ個のデータクロック毎にＳ／
Ｐ変換器のロード信号を発生し、実際にこのｍビットの
並列データをＦＩＦＯ４０１からＦＩＦＯ４０ｍのＦＩ
ＦＯに書き込んでゆく。またコントローラ７はｍ進カウ
ンタ７１とｎ進カウンタ７２で構成されており、ｎ進カ
ウンタ７２でたとえばＦＩＦＯ４０１の全内容を読み出
したことを検出してｍ進カウンタ７１の状態を進めるよ
うに構成している。具体的には、ｎ進カウンタ７２のｎ
カウント出力毎に、ｍ進カウンタ７１のクロックをイネ
ーブルして状態を進めるように構成している。そして、
このｍ進カウンタ７１のカウント出力を出力側セレクタ
５１および５２の制御信号としている。
【０００８】図４はこのような従来のインターリーブ方
式によるメモリのアクセス状況を説明している。図示し
たようにメモリ回路ブロックにおける２次元行列的に構
成されたメモリの書き込み及び読み出しの方向が隣あう
行および列の順にシーケンシャルであることに特徴があ
る。この結果、図５に示すように出力データストリーム
は入力データの一が入れ替えられて出力される。
式によるメモリのアクセス状況を説明している。図示し
たようにメモリ回路ブロックにおける２次元行列的に構
成されたメモリの書き込み及び読み出しの方向が隣あう
行および列の順にシーケンシャルであることに特徴があ
る。この結果、図５に示すように出力データストリーム
は入力データの一が入れ替えられて出力される。
【０００９】このようなインターリーブ回路はブロック
符号と畳み込み符号の連接符号化を行う場合にしばしば
用いられる。連接符号化された受信データストリームの
畳み込み符号をビタビ複号すると、もし訂正能力以上の
伝送路誤りがあるとビタビ複号回路はバースト的な誤り
を発生する。インターリーブ処理を施さなければ、外符
号として連接されたブロック符号の一つのブロックの中
に誤りが集中してしまい、このブロック内の誤りを訂正
できなくなる。しかし、インターリーブ処理を施すこと
により、このバースト的な誤りを分散させることができ
るので、ブロック符号で分散された誤りを訂正できるの
である。
符号と畳み込み符号の連接符号化を行う場合にしばしば
用いられる。連接符号化された受信データストリームの
畳み込み符号をビタビ複号すると、もし訂正能力以上の
伝送路誤りがあるとビタビ複号回路はバースト的な誤り
を発生する。インターリーブ処理を施さなければ、外符
号として連接されたブロック符号の一つのブロックの中
に誤りが集中してしまい、このブロック内の誤りを訂正
できなくなる。しかし、インターリーブ処理を施すこと
により、このバースト的な誤りを分散させることができ
るので、ブロック符号で分散された誤りを訂正できるの
である。
【００１０】またフェーディングにより受信レベルが低
下し、いわゆる瞬時Ｃ／Ｎが低下して誤りがバースト的
に発生するような伝送路において、このインターリーブ
方式がしばしば使用される。この場合も、インターリー
ブ処理を行うことによって、誤り訂正能力以上の誤りが
フェーディングにより集中的に発生することがなくな
り、誤りを分散させることによって効果的な誤り訂正を
施すことができる。
下し、いわゆる瞬時Ｃ／Ｎが低下して誤りがバースト的
に発生するような伝送路において、このインターリーブ
方式がしばしば使用される。この場合も、インターリー
ブ処理を行うことによって、誤り訂正能力以上の誤りが
フェーディングにより集中的に発生することがなくな
り、誤りを分散させることによって効果的な誤り訂正を
施すことができる。
【００１１】このように、インターリーブ処理はバース
ト的に集中して発生する誤りを分散させることによって
誤り訂正処理の効果を向上させることを目的に用いられ
ているので、その能力はいかに誤りを分散させるかで評
価される。
ト的に集中して発生する誤りを分散させることによって
誤り訂正処理の効果を向上させることを目的に用いられ
ているので、その能力はいかに誤りを分散させるかで評
価される。
【００１２】
【発明が解決しようとする課題】従来のインターリーブ
方式では、図４および図５に示したように、ｍ行ｎ列の
マトリックス状に構成されているメモリを用いたとき、
入力データはｎデータ毎に分散される。したがって、入
力データの分散間隔を大きくするにはメモリの回路規模
を大きくする必要がある。
方式では、図４および図５に示したように、ｍ行ｎ列の
マトリックス状に構成されているメモリを用いたとき、
入力データはｎデータ毎に分散される。したがって、入
力データの分散間隔を大きくするにはメモリの回路規模
を大きくする必要がある。
【００１３】この発明の目的は、メモリの回路規模を大
きくしなくても、入力データの分散間隔を従来よりも大
きくすることができるようにしたインターリーブ方式お
よびインターリーブ回路を提供することにある。
きくしなくても、入力データの分散間隔を従来よりも大
きくすることができるようにしたインターリーブ方式お
よびインターリーブ回路を提供することにある。
【００１４】
【課題を解決するための手段】第１の発明では、行列２
次元配列の記憶セルアレイを有する２組のメモリに対し
て、一方のメモリの読み出し動作と他方のメモリの書き
込み動作とが交互に逆になるように制御して共通の入出
力データストリームを取り扱うインターリーブ方式にお
いて、一方の書き込みモードのメモリに対しては、記憶
セルアレイの行方向に入力データを順次連続的に書き込
み、その行の書き込みを終えたならば、隣の行について
同様の書き込み動作を順次行い、他方の読み出しモード
のメモリに対しては、記憶セルアレイの列方向に順次連
続的にデータを読み出し、その列のすべてのデータを読
み出したならば、あらかじめ決められた規則に従った非
連続的な順序でつぎに読み出すべき列の選択を行い、選
択された列について同様の読み出し動作を順次行い、そ
れぞれのメモリに対して前記の書き込みモードおよび読
み出しモードの一連の動作を終えたならば、両メモリの
動作モードを逆転させて同様な動作を繰り返すようにし
た。
次元配列の記憶セルアレイを有する２組のメモリに対し
て、一方のメモリの読み出し動作と他方のメモリの書き
込み動作とが交互に逆になるように制御して共通の入出
力データストリームを取り扱うインターリーブ方式にお
いて、一方の書き込みモードのメモリに対しては、記憶
セルアレイの行方向に入力データを順次連続的に書き込
み、その行の書き込みを終えたならば、隣の行について
同様の書き込み動作を順次行い、他方の読み出しモード
のメモリに対しては、記憶セルアレイの列方向に順次連
続的にデータを読み出し、その列のすべてのデータを読
み出したならば、あらかじめ決められた規則に従った非
連続的な順序でつぎに読み出すべき列の選択を行い、選
択された列について同様の読み出し動作を順次行い、そ
れぞれのメモリに対して前記の書き込みモードおよび読
み出しモードの一連の動作を終えたならば、両メモリの
動作モードを逆転させて同様な動作を繰り返すようにし
た。
【００１５】第２の発明では、行列２次元配列の記憶セ
ルアレイを有する２組のメモリに対して、一方のメモリ
の読み出し動作と他方のメモリの書き込み動作とが交互
に逆になるように制御して共通の入出力データストリー
ムを取り扱うインターリーブ方式において、一方の書き
込みモードのメモリに対しては、記憶セルアレイの行方
向に順次連続的に入力データを書き込み、その行の書き
込みを終えたならば、あらかじめ決められた規則に従っ
た非連続的な順序でつぎに読み出すべき行の選択を行
い、選択された行について同様の書き込み動作を順次行
い、他方の読み出しモードのメモリに対しては、記憶セ
ルアレイの列方向にデータを順次連続的に読み出し、そ
の列のすべてのデータを読み出したならば、隣の列につ
いて同様の読み出し動作を順次行い、それぞれのメモリ
に対して前記の書き込みモードおよび読み出しモードの
一連の動作を終えたならば、両メモリの動作モードを逆
転させて同様な動作を繰り返すようにした。
ルアレイを有する２組のメモリに対して、一方のメモリ
の読み出し動作と他方のメモリの書き込み動作とが交互
に逆になるように制御して共通の入出力データストリー
ムを取り扱うインターリーブ方式において、一方の書き
込みモードのメモリに対しては、記憶セルアレイの行方
向に順次連続的に入力データを書き込み、その行の書き
込みを終えたならば、あらかじめ決められた規則に従っ
た非連続的な順序でつぎに読み出すべき行の選択を行
い、選択された行について同様の書き込み動作を順次行
い、他方の読み出しモードのメモリに対しては、記憶セ
ルアレイの列方向にデータを順次連続的に読み出し、そ
の列のすべてのデータを読み出したならば、隣の列につ
いて同様の読み出し動作を順次行い、それぞれのメモリ
に対して前記の書き込みモードおよび読み出しモードの
一連の動作を終えたならば、両メモリの動作モードを逆
転させて同様な動作を繰り返すようにした。
【００１６】また第１の発明のインターリーブ方式を適
用したインターリーブ回路は、行列２次元配列の記憶セ
ルアレイを有する２組のメモリに対して、一方のメモリ
の読み出し動作と他方のメモリの書き込み動作とが交互
に逆になるように制御して共通の入出力データストリー
ムを取り扱うインターリーブ回路であって、一方の書き
込みモードのメモリに対しては、記憶セルアレイの行方
向に入力データを順次連続的に書き込み、その行の書き
込みを終えたならば、隣の行について同様の書き込み動
作を順次行う書き込み順序制御手段と、他方の読み出し
モードのメモリに対しては、記憶セルアレイの列方向に
順次連続的にデータを読み出し、その列のすべてのデー
タを読み出したならば、あらかじめ決められた規則に従
った非連続的な順序でつぎに読み出すべき列の選択を行
い、選択された列について同様の読み出し動作を順次行
う読み出し順序制御手段と、それぞれのメモリに対して
前記の書き込みモードおよび読み出しモードの一連の動
作を終えたならば、両メモリの動作モードを逆転させて
同様な動作を繰り返すモード切り替え制御手段とを備え
る。
用したインターリーブ回路は、行列２次元配列の記憶セ
ルアレイを有する２組のメモリに対して、一方のメモリ
の読み出し動作と他方のメモリの書き込み動作とが交互
に逆になるように制御して共通の入出力データストリー
ムを取り扱うインターリーブ回路であって、一方の書き
込みモードのメモリに対しては、記憶セルアレイの行方
向に入力データを順次連続的に書き込み、その行の書き
込みを終えたならば、隣の行について同様の書き込み動
作を順次行う書き込み順序制御手段と、他方の読み出し
モードのメモリに対しては、記憶セルアレイの列方向に
順次連続的にデータを読み出し、その列のすべてのデー
タを読み出したならば、あらかじめ決められた規則に従
った非連続的な順序でつぎに読み出すべき列の選択を行
い、選択された列について同様の読み出し動作を順次行
う読み出し順序制御手段と、それぞれのメモリに対して
前記の書き込みモードおよび読み出しモードの一連の動
作を終えたならば、両メモリの動作モードを逆転させて
同様な動作を繰り返すモード切り替え制御手段とを備え
る。
【００１７】また第２の発明のインターリーブ方式を適
用したインターリーブ回路は、行列２次元配列の記憶セ
ルアレイを有する２組のメモリに対して、一方のメモリ
の読み出し動作と他方のメモリの書き込み動作とが交互
に逆になるように制御して共通の入出力データストリー
ムを取り扱うインターリーブ回路であって、一方の書き
込みモードのメモリに対しては、記憶セルアレイの行方
向に順次連続的に入力データを書き込み、その行の書き
込みを終えたならば、あらかじめ決められた規則に従っ
た非連続的な順序でつぎに読み出すべき行の選択を行
い、選択された行について同様の書き込み動作を順次行
う書き込み順序制御手段と、他方の読み出しモードのメ
モリに対しては、記憶セルアレイの列方向にデータを順
次連続的に読み出し、その列のすべてのデータを読み出
したならば、隣の列について同様の読み出し動作を順次
行う読み出し順序制御手段と、それぞれのメモリに対し
て前記の書き込みモードおよび読み出しモードの一連の
動作を終えたならば、両メモリの動作モードを逆転させ
て同様な動作を繰り返すモード切り替え制御手段とを備
える。
用したインターリーブ回路は、行列２次元配列の記憶セ
ルアレイを有する２組のメモリに対して、一方のメモリ
の読み出し動作と他方のメモリの書き込み動作とが交互
に逆になるように制御して共通の入出力データストリー
ムを取り扱うインターリーブ回路であって、一方の書き
込みモードのメモリに対しては、記憶セルアレイの行方
向に順次連続的に入力データを書き込み、その行の書き
込みを終えたならば、あらかじめ決められた規則に従っ
た非連続的な順序でつぎに読み出すべき行の選択を行
い、選択された行について同様の書き込み動作を順次行
う書き込み順序制御手段と、他方の読み出しモードのメ
モリに対しては、記憶セルアレイの列方向にデータを順
次連続的に読み出し、その列のすべてのデータを読み出
したならば、隣の列について同様の読み出し動作を順次
行う読み出し順序制御手段と、それぞれのメモリに対し
て前記の書き込みモードおよび読み出しモードの一連の
動作を終えたならば、両メモリの動作モードを逆転させ
て同様な動作を繰り返すモード切り替え制御手段とを備
える。
【００１８】前記の各発明の構成において、「あらかじ
め決められた規則に従った非連続的な順序」とは、セッ
ト分割法あるいはビット反転法により規定された順序で
ある。
め決められた規則に従った非連続的な順序」とは、セッ
ト分割法あるいはビット反転法により規定された順序で
ある。
【００１９】
【作用】書き込みモードか読み出しモードのいずれか一
方の動作において、あらかじめ決められた規則に従った
非連続的な順序、例えばセット分割法あるいはビット反
転法に従った順序でメモリをアクセスすることで、入力
データの分散間隔を、同一の回路規模のメモリについて
従来の方式よりも大きくすることができ、誤り訂正の特
性が向上する
方の動作において、あらかじめ決められた規則に従った
非連続的な順序、例えばセット分割法あるいはビット反
転法に従った順序でメモリをアクセスすることで、入力
データの分散間隔を、同一の回路規模のメモリについて
従来の方式よりも大きくすることができ、誤り訂正の特
性が向上する
【００２０】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００２１】対象とするインターリーブ回路の構成は図
１で表現されたレベルでは従来例と同一であるが、シリ
アル／パラレル変換器３１および３２からＦＩＦＯ４０
１〜４０ｍおよびＦＩＦＯ４１１〜４１ｍへの接続が異
なる。従来例におけるメモリのアクセスは、図２に示し
たように、インターリーブメモリの行および列の若い順
に読み書きを行っていた。これに対して本発明では、メ
モリへの書き込み（またはメモリからの読み出し）時は
従来どうりにメモリをアクセスするが、メモリからの読
み出し（またはメモリへの書き込み）時にはあらかじめ
決められた規則に従って順序による。この規則としてセ
ット分割法とビット反転法を用いていることが特徴であ
る。
１で表現されたレベルでは従来例と同一であるが、シリ
アル／パラレル変換器３１および３２からＦＩＦＯ４０
１〜４０ｍおよびＦＩＦＯ４１１〜４１ｍへの接続が異
なる。従来例におけるメモリのアクセスは、図２に示し
たように、インターリーブメモリの行および列の若い順
に読み書きを行っていた。これに対して本発明では、メ
モリへの書き込み（またはメモリからの読み出し）時は
従来どうりにメモリをアクセスするが、メモリからの読
み出し（またはメモリへの書き込み）時にはあらかじめ
決められた規則に従って順序による。この規則としてセ
ット分割法とビット反転法を用いていることが特徴であ
る。
【００２２】図６はセット分割法の例を示す。この例の
ように、たとえばＦＩＦＯ数が８のメモリからなる集合
があったとき、この集合をそれぞれの最小ユークリッド
距離がもとの集合の最小ユークリッド距離よりも大きく
なるようなふたつの四つのＦＩＦＯからなる集合に分割
し、さらにこの分割した集合に対しても順次同様の分割
を繰り返し行ってゆく。そして各ＦＩＦＯに対して読み
出し順序番号を割り振る。この図６の例では隣あう順序
番号間では平均では約３．８行、最小でも２行離れてお
り、従来の常に１行しか離れない配列よりもデータを分
散させることができていることがわかる。さらに図７に
は同様のセット分割法を用いて図６とは異なる位置番号
および順序番号を割り当てた例であるが、この例での隣
あう順序番号間では約４．４行、最小でも３行離れてお
り、図６の割り当てよりもさらにデータを分散させるこ
とができる。
ように、たとえばＦＩＦＯ数が８のメモリからなる集合
があったとき、この集合をそれぞれの最小ユークリッド
距離がもとの集合の最小ユークリッド距離よりも大きく
なるようなふたつの四つのＦＩＦＯからなる集合に分割
し、さらにこの分割した集合に対しても順次同様の分割
を繰り返し行ってゆく。そして各ＦＩＦＯに対して読み
出し順序番号を割り振る。この図６の例では隣あう順序
番号間では平均では約３．８行、最小でも２行離れてお
り、従来の常に１行しか離れない配列よりもデータを分
散させることができていることがわかる。さらに図７に
は同様のセット分割法を用いて図６とは異なる位置番号
および順序番号を割り当てた例であるが、この例での隣
あう順序番号間では約４．４行、最小でも３行離れてお
り、図６の割り当てよりもさらにデータを分散させるこ
とができる。
【００２３】図８（ａ），（ｂ）はビット反転法による
順序規則の定義の仕方について説明している。この方法
はＦＩＦＯ４０１〜４０ｍに順にメモリ行番号を割り付
け、このメモリ行番号を２進数で表した数のビットの並
び順を反転した数を求め、このビット反転数に従ってＦ
ＩＦＯからの読み出し順序を決定する手法である。この
ビット反転法を用いたときも隣合う順序番号間では平均
で約３．６行、最小でも２行離れており、このようなビ
ット反転法による順序規則を用いても従来の常に１行し
か離れない配列よりもデータを分散させことができる。
順序規則の定義の仕方について説明している。この方法
はＦＩＦＯ４０１〜４０ｍに順にメモリ行番号を割り付
け、このメモリ行番号を２進数で表した数のビットの並
び順を反転した数を求め、このビット反転数に従ってＦ
ＩＦＯからの読み出し順序を決定する手法である。この
ビット反転法を用いたときも隣合う順序番号間では平均
で約３．６行、最小でも２行離れており、このようなビ
ット反転法による順序規則を用いても従来の常に１行し
か離れない配列よりもデータを分散させことができる。
【００２４】図９は図６の割り当て法の順序番号に従っ
てその位置番号に相当するメモリの行あるいは列番号を
呼んでゆくときの本発明の第１の実施例によるメモリア
クセスの方法を示す。このようなメモリアクセスを実現
する回路として図１のインターリーブ回路を用いること
ができるが、入出力回路としては図１０に示したように
メモリからの読み出し順序を制御するために、あらかじ
め読み出し順序がプログラムされたＲＯＭ７０をｍ進カ
ウンタ７１の出力でアクセスしている。
てその位置番号に相当するメモリの行あるいは列番号を
呼んでゆくときの本発明の第１の実施例によるメモリア
クセスの方法を示す。このようなメモリアクセスを実現
する回路として図１のインターリーブ回路を用いること
ができるが、入出力回路としては図１０に示したように
メモリからの読み出し順序を制御するために、あらかじ
め読み出し順序がプログラムされたＲＯＭ７０をｍ進カ
ウンタ７１の出力でアクセスしている。
【００２５】第１の実施例である図９および図１０の例
ではメモリへの書き込みは従来どうりとし、メモリから
の読み出しの時に読み出し順序をあらかじめプログラム
されたＲＯＭを用いて制御していたが、第２の実施例と
して逆にメモリへの書き込み時に書き込み順序を制御
し、メモリからの読み出しの時には従来どうりにＦＩＦ
Ｏ１からＦＩＦＯｍまで順序読み出してゆくこともでき
る。このようなメモリのアクセス法を図１１に示した。
この図１１に示すようなメモリアクセス法は図１の従来
のインターリーブ回路においてシリアル／パラレル変換
部３１および３２を図１２のように構成するだけで実現
できる。即ちシリアル／パラレル変換器３１および３２
からのパラレル出力の各ビットをメモリからの読み出し
順序規則に対応して接続する構成にする。このようにシ
リアル／パラレル変換器の各ビットとＦＩＦＯの接続の
対応を変えるだけで入出力制御回路６および７も従来の
どうりでよいので、第１の実施例のようにＲＯＭを追加
する必要もない。
ではメモリへの書き込みは従来どうりとし、メモリから
の読み出しの時に読み出し順序をあらかじめプログラム
されたＲＯＭを用いて制御していたが、第２の実施例と
して逆にメモリへの書き込み時に書き込み順序を制御
し、メモリからの読み出しの時には従来どうりにＦＩＦ
Ｏ１からＦＩＦＯｍまで順序読み出してゆくこともでき
る。このようなメモリのアクセス法を図１１に示した。
この図１１に示すようなメモリアクセス法は図１の従来
のインターリーブ回路においてシリアル／パラレル変換
部３１および３２を図１２のように構成するだけで実現
できる。即ちシリアル／パラレル変換器３１および３２
からのパラレル出力の各ビットをメモリからの読み出し
順序規則に対応して接続する構成にする。このようにシ
リアル／パラレル変換器の各ビットとＦＩＦＯの接続の
対応を変えるだけで入出力制御回路６および７も従来の
どうりでよいので、第１の実施例のようにＲＯＭを追加
する必要もない。
【００２６】
【発明の効果】以上述べたように、本発明ではメモリア
クセス順序にセット分割法やビット反転法などの規則を
用いることで、メモリの回路規模を大きくすることな
く、従来よりも大きな間隔に入力データを分散できるよ
うなインターリーブ方式および回路となる。
クセス順序にセット分割法やビット反転法などの規則を
用いることで、メモリの回路規模を大きくすることな
く、従来よりも大きな間隔に入力データを分散できるよ
うなインターリーブ方式および回路となる。
【図１】インターリーブ回路の構成（従来と本発明に共
通する）を説明する図。
通する）を説明する図。
【図２】従来のシリアル／パラレル変換器とＦＩＦＯメ
モリの接続を説明する図。
モリの接続を説明する図。
【図３】従来の入出力制御回路の構成図。
【図４】従来のインターリーブメモリの構成とそのアク
セス法を説明する図。
セス法を説明する図。
【図５】従来のインターリーブメモリの入出力データス
トリームの概念図。
トリームの概念図。
【図６】第１のセット分割法による順序規則を説明する
図。
図。
【図７】第２のセット分割法による順序規則を説明する
図。
図。
【図８】（ａ）はビット反転法によるメモリ行番号と読
み出し順序番号の対応を示す図、（ｂ）はビット反転法
による順序規則を説明する図。
み出し順序番号の対応を示す図、（ｂ）はビット反転法
による順序規則を説明する図。
【図９】（ａ），（ｂ）はそれぞれ第１の実施例におけ
るインターリーブメモリのアクセス法を示す概念図。
るインターリーブメモリのアクセス法を示す概念図。
【図１０】第１の実施例における入出力回路の構成を説
明する図。
明する図。
【図１１】（ａ），（ｂ）はそれぞれ第２の実施例にお
けるインターリーブメモリのアクセス法を示す概念図。
けるインターリーブメモリのアクセス法を示す概念図。
【図１２】第２の実施例におけるシリアル／パラレル変
換器とＦＩＦＯの接続を説明する図。
換器とＦＩＦＯの接続を説明する図。
１…入力データストリーム ２…セレクト １００，２００…メモリ回路ブロック ６，７…コントローラ ８…セレクト ９…出力データストリーム ３１，３２…シリアル／パラレル変換器 ４０１〜４０ｎ…ＦＩＦＯメモリ ４１１〜４１ｎ…ＦＩＦＯメモリ ５１，５２…出力データセレクタ
Claims (8)
- 【請求項１】 行列２次元配列の記憶セルアレイを有す
る２組のメモリに対して、一方のメモリの読み出し動作
と他方のメモリの書き込み動作とが交互に逆になるよう
に制御して共通の入出力データストリームを取り扱うイ
ンターリーブ方式において、 一方の書き込みモードのメモリに対しては、記憶セルア
レイの行方向に入力データを順次連続的に書き込み、そ
の行の書き込みを終えたならば、隣の行について同様の
書き込み動作を順次行い、 他方の読み出しモードのメモリに対しては、記憶セルア
レイの列方向に順次連続的にデータを読み出し、その列
のすべてのデータを読み出したならば、あらかじめ決め
られた規則に従った非連続的な順序でつぎに読み出すべ
き列の選択を行い、選択された列について同様の読み出
し動作を順次行い、 それぞれのメモリに対して前記の書き込みモードおよび
読み出しモードの一連の動作を終えたならば、両メモリ
の動作モードを逆転させて同様な動作を繰り返すことを
特徴とするインターリーブ方式。 - 【請求項２】 行列２次元配列の記憶セルアレイを有す
る２組のメモリに対して、一方のメモリの読み出し動作
と他方のメモリの書き込み動作とが交互に逆になるよう
に制御して共通の入出力データストリームを取り扱うイ
ンターリーブ方式において、 一方の書き込みモードのメモリに対しては、記憶セルア
レイの行方向に順次連続的に入力データを書き込み、そ
の行の書き込みを終えたならば、あらかじめ決められた
規則に従った非連続的な順序でつぎに読み出すべき行の
選択を行い、選択された行について同様の書き込み動作
を順次行い、 他方の読み出しモードのメモリに対しては、記憶セルア
レイの列方向にデータを順次連続的に読み出し、その列
のすべてのデータを読み出したならば、隣の列について
同様の読み出し動作を順次行い、 それぞれのメモリに対して前記の書き込みモードおよび
読み出しモードの一連の動作を終えたならば、両メモリ
の動作モードを逆転させて同様な動作を繰り返すことを
特徴とするインターリーブ方式。 - 【請求項３】 請求項１または請求項２のいずれかにお
いて、あらかじめ決められた規則に従った非連続的な順
序とは、セット分割法により規定された順序であること
を特徴とするインターリーブ方式。 - 【請求項４】 請求項１または請求項２のいずれかにお
いて、あらかじめ決められた規則に従った非連続的な順
序とは、ビット反転法により規定された順序であること
を特徴とするインターリーブ方式。 - 【請求項５】 行列２次元配列の記憶セルアレイを有す
る２組のメモリに対して、一方のメモリの読み出し動作
と他方のメモリの書き込み動作とが交互に逆になるよう
に制御して共通の入出力データストリームを取り扱うイ
ンターリーブ回路であって、 一方の書き込みモードのメモリに対しては、記憶セルア
レイの行方向に入力データを順次連続的に書き込み、そ
の行の書き込みを終えたならば、隣の行について同様の
書き込み動作を順次行う書き込み順序制御手段と、 他方の読み出しモードのメモリに対しては、記憶セルア
レイの列方向に順次連続的にデータを読み出し、その列
のすべてのデータを読み出したならば、あらかじめ決め
られた規則に従った非連続的な順序でつぎに読み出すべ
き列の選択を行い、選択された列について同様の読み出
し動作を順次行う読み出し順序制御手段と、 それぞれのメモリに対して前記の書き込みモードおよび
読み出しモードの一連の動作を終えたならば、両メモリ
の動作モードを逆転させて同様な動作を繰り返すモード
切り替え制御手段とを備えたことを特徴とするインター
リーブ回路。 - 【請求項６】 行列２次元配列の記憶セルアレイを有す
る２組のメモリに対して、一方のメモリの読み出し動作
と他方のメモリの書き込み動作とが交互に逆になるよう
に制御して共通の入出力データストリームを取り扱うイ
ンターリーブ回路であって、 一方の書き込みモードのメモリに対しては、記憶セルア
レイの行方向に順次連続的に入力データを書き込み、そ
の行の書き込みを終えたならば、あらかじめ決められた
規則に従った非連続的な順序でつぎに読み出すべき行の
選択を行い、選択された行について同様の書き込み動作
を順次行う書き込み順序制御手段と、 他方の読み出しモードのメモリに対しては、記憶セルア
レイの列方向にデータを順次連続的に読み出し、その列
のすべてのデータを読み出したならば、隣の列について
同様の読み出し動作を順次行う読み出し順序制御手段
と、 それぞれのメモリに対して前記の書き込みモードおよび
読み出しモードの一連の動作を終えたならば、両メモリ
の動作モードを逆転させて同様な動作を繰り返すモード
切り替え制御手段とを備えたことを特徴とするインター
リーブ回路。 - 【請求項７】 請求項５または請求項６のいずれかにお
いて、あらかじめ決められた規則に従った非連続的な順
序とは、ビット反転法により規定された順序であること
を特徴とするインターリーブ回路。 - 【請求項８】 請求項５または請求項６のいずれかにお
いて、あらかじめ決められた規則に従った非連続的な順
序とは、ビット反転法により規定された順序であること
を特徴とするインターリーブ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22546094A JP3304632B2 (ja) | 1994-09-21 | 1994-09-21 | インターリーブ方法およびインターリーブ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22546094A JP3304632B2 (ja) | 1994-09-21 | 1994-09-21 | インターリーブ方法およびインターリーブ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0897731A true JPH0897731A (ja) | 1996-04-12 |
| JP3304632B2 JP3304632B2 (ja) | 2002-07-22 |
Family
ID=16829689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22546094A Expired - Fee Related JP3304632B2 (ja) | 1994-09-21 | 1994-09-21 | インターリーブ方法およびインターリーブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3304632B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999025069A1 (en) * | 1997-11-10 | 1999-05-20 | Ntt Mobile Communications Network, Inc. | Interleaving method, interleaving apparatus, and recording medium in which interleave pattern generating program is recorded |
| WO1999041865A1 (en) * | 1998-02-13 | 1999-08-19 | Sony Corporation | Modulating method, modulating device, demodulating method, and demodulating device |
| US6564343B1 (en) | 1999-02-19 | 2003-05-13 | Fujitsu Limited | Bit interleave circuit and bit deinterleave circuit |
| US7191369B2 (en) * | 1998-05-27 | 2007-03-13 | Ntt Mobile Communications Network, Inc. | Method and device for interleaving and method and device for de-interleaving |
| KR100846017B1 (ko) * | 2000-10-30 | 2008-07-11 | 가부시키가이샤 히타치세이사쿠쇼 | 데이터 인터리브/디인터리브 효율을 향상시키기 위한 반도체 장치, 무선 통신 장치, 컴퓨터 프로그램 제품 및 방법 |
| JP2011503955A (ja) * | 2007-11-06 | 2011-01-27 | サムスン エレクトロニクス カンパニー リミテッド | ビット列間のエラー制御コードをエンコードする方法およびエンコードシステム |
| CN120412699A (zh) * | 2025-07-02 | 2025-08-01 | 深圳佰维存储科技股份有限公司 | 一种存储设备测试方法、装置、可读存储介质及电子设备 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8572332B2 (en) * | 2008-03-28 | 2013-10-29 | Qualcomm Incorporated | De-interleaving mechanism involving a multi-banked LLR buffer |
-
1994
- 1994-09-21 JP JP22546094A patent/JP3304632B2/ja not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999025069A1 (en) * | 1997-11-10 | 1999-05-20 | Ntt Mobile Communications Network, Inc. | Interleaving method, interleaving apparatus, and recording medium in which interleave pattern generating program is recorded |
| US6631491B1 (en) | 1997-11-10 | 2003-10-07 | Ntt Mobile Communications Network, Inc. | Interleaving method, interleaving apparatus, and recording medium in which interleave pattern generating program is recorded |
| WO1999041865A1 (en) * | 1998-02-13 | 1999-08-19 | Sony Corporation | Modulating method, modulating device, demodulating method, and demodulating device |
| CN1263659B (zh) | 1998-02-13 | 2010-09-29 | 索尼公司 | 调制方法、调制装置、解调方法和解调装置 |
| US7191369B2 (en) * | 1998-05-27 | 2007-03-13 | Ntt Mobile Communications Network, Inc. | Method and device for interleaving and method and device for de-interleaving |
| US7428667B2 (en) | 1998-05-27 | 2008-09-23 | Ntt Mobile Communications Networks, Inc. | Method and device for interleaving and method and device for de-interleaving |
| US7469365B2 (en) | 1998-05-27 | 2008-12-23 | Ntt Mobile Communications Network, Inc. | Method and device for interleaving and method and device for de-interleaving |
| US6564343B1 (en) | 1999-02-19 | 2003-05-13 | Fujitsu Limited | Bit interleave circuit and bit deinterleave circuit |
| KR100846017B1 (ko) * | 2000-10-30 | 2008-07-11 | 가부시키가이샤 히타치세이사쿠쇼 | 데이터 인터리브/디인터리브 효율을 향상시키기 위한 반도체 장치, 무선 통신 장치, 컴퓨터 프로그램 제품 및 방법 |
| JP2011503955A (ja) * | 2007-11-06 | 2011-01-27 | サムスン エレクトロニクス カンパニー リミテッド | ビット列間のエラー制御コードをエンコードする方法およびエンコードシステム |
| CN120412699A (zh) * | 2025-07-02 | 2025-08-01 | 深圳佰维存储科技股份有限公司 | 一种存储设备测试方法、装置、可读存储介质及电子设备 |
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| Publication number | Publication date |
|---|---|
| JP3304632B2 (ja) | 2002-07-22 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |