JPH09101506A - 液晶表示装置 - Google Patents

液晶表示装置

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JPH09101506A
JPH09101506A JP7353502A JP35350295A JPH09101506A JP H09101506 A JPH09101506 A JP H09101506A JP 7353502 A JP7353502 A JP 7353502A JP 35350295 A JP35350295 A JP 35350295A JP H09101506 A JPH09101506 A JP H09101506A
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liquid crystal
crystal display
voltage
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signal
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Masato Furuya
正人 古屋
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Victor Company of Japan Ltd
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Abstract

(57)【要約】 【課題】 フリッカや表示輝度劣化のない良好な階調表
示を実現できる液晶表示装置を提供する。 【解決手段】 液晶表示装置１は、信号電極駆動回路
２、走査電極駆動回路３，基準電圧４、画像表示部２
０、交流励起電圧供給回路５を備えている。この画像表
示部２０は多数の画素エレメント１０a1…１０nnをマト
リクス状に配置して構成される。各画素エレメントは、
ＦＥＴ１３，１４、コンデンサ１５、液晶表示素子１６
から構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は液晶表示装置に関す
る。
【０００２】
【従来の技術】図９は従来のマトリクス型液晶表示装置
の主要部をなすブロック構成図、図１０は図９に示す従
来のマトリクス型液晶表示装置の画像表示部を構成する
画素エレメントの回路構成図である。以下、（１）マト
リクス型液晶表示装置、（２）画素エレメントの順に説
明する。
【０００３】（１）マトリクス型液晶表示装置の構成 マトリクス型液晶表示装置５０は、図９に示すように、
Ｘ，Ｙ方向のシフトレジスタ３３，３５、２個のバッフ
ァ３４，３６、電圧供給回路３７、画像表示部４０を備
えている。
【０００４】シフトレジスタ３３，３５は直列入力並列
出力シフトレジスタからそれぞれ構成されており、バッ
ファ３４、３６を介して画像表示部４０の外側（Ｘ方向
及びＹ方向）に配置される。Ｘ方向のシフトレジスタ３
３は、直列入力する１水平走査期間（１Ｈ）のデジタル
画像信号ＣＰをクロックパルスＤのタイミングに同期し
て（同図中左から右へ向かって）、並列出力端子ｒ１，
ｒ２，…，ｒｎから１画素期間分のパルス信号（１画素
信号）として順次出力する。こうして、シフトレジスタ
３３の１周期出力毎に１Ｈ分の画素信号ＣＰを出力する
ことができる。Ｙ方向のシフトレジスタ３５は、直列入
力する１フレーム期間信号ＦＳＴを１ラインスタート信
号（１Ｈスタート信号）ＬＳＴのタイミングに同期して
（同図中、上から下へ向かって）、並列出力端子ｓ１，
ｓ２，…，ｓｎ−１，ｓｎから１Ｈ分のパルス信号（１
Ｈ信号）として順次出力する。
【０００５】バッファ３４は、Ｘ方向のシフトレジスタ
３３の並列出力端子ｒ１，ｒ２，…，ｒｎから順次出力
する各画素信号ＣＰに応じた各電圧（画像信号電圧）Ｖ
ｓ１，Ｖｓ２，…，Ｖｓｎを、信号線１１´a1，１１´
ａ２，…，１１´anを介して、画像表示部４０を構成す
る各画素エレメントへ供給する。バッファ３６は、Ｙ方
向のシフトレジスタ３５の並列出力端子ｓ１，ｓ２，
…，ｓｎ−１，ｓｎから順次出力する各１Ｈ走査期間に
対応した各電圧（走査信号電圧）ＶＧ１，ＶＧ２，ＶＧ
ｎ−１，ＶＧｎを、信号線１２´a1，１２´a2，…，１
２´anを介して、画像表示部４０を構成する各画素エレ
メントへ供給する。
【０００６】画像表示部４０は、多数の画素エレメント
（図１０に図示）３０a1，３０a2，…，３０an，…，３
０n1，３０n2，…，３０nnがＸ方向及びＹ方向にマトリ
クス状に多数配置してなるものである。例えば、その一
段目には画素エレメント３０a1，３０a2，…，３０anが
同図中左から右へ向かって順次配置され、その最終段目
には画素エレメント３０n1，３０n2，…，３０nnが順次
配置されている。電圧供給回路３７は画像表示部４０を
構成する多数の画素エレメント３０a1，…，３０nn（液
晶表示画素）へ所定の基準電圧を供給する。
【０００７】（２）画素エレメント さて、画像表示部４０を構成する多数の画素エレメント
３０a1，３０a2，…，３０an，…，３０n1，３０n2，
…，３０nnは同一構成のものである。このため、以下の
画素エレメントの説明においては、画素エレメント３０
a1の構成及び動作についてのみ説明し、その他の画素エ
レメント３０a2，…，３０an，…，３０n1，３０n2，
…，３０nnの構成及び動作についての説明は省略する。
【０００８】画素エレメント３０a1は、図１０に図示す
るように、第１，第２のＭＯＳ−ＦＥＴ１３，１４、コ
ンデンサ１５及び液晶表示素子１６で構成されている。
【０００９】後述するように、第１のＭＯＳ−ＦＥＴ１
３及びコンデンサ１５の組み合わせによって１フレーム
期間、１画素に応じた情報（電圧Ｖｓ１あるいは電圧
０）を保持する。また、第２のＭＯＳ−ＦＥＴ１４及び
液晶表示素子１６の組み合わせによって１画素に応じた
情報を液晶表示する。
【００１０】即ち、前記したバッファ３４の信号線１１
´a1を介して、画素信号に応じた電圧Ｖｓ１が第１のＭ
ＯＳ−ＦＥＴ１３のドレインＤに印加され、また前記し
たバッファ３６の信号線１２´a1を介して、フレーム期
間信号に同期した１Ｈ信号に対応する電圧ＶＧ１が第１
のＭＯＳ−ＦＥＴ１３のゲ−トＧに印加されると、第１
のＭＯＳ−ＦＥＴ１３はオン状態となる。これにより、
画像信号に応じた電圧Ｖｓ１は第１のＭＯＳ−ＦＥＴ１
３のドレインＤ、ソ−スＳを経て、コンデンサ１５に充
電される（充電電圧Ｖｓｔ）。コンデンサ１５に充電さ
れた電圧Ｖｓｔは次のフレームのフレーム期間信号に同
期した１Ｈ信号に対応する電圧ＶＧ１が印加されるまで
保持される。
【００１１】同時に、第２のＭＯＳ−ＦＥＴ１４のドレ
インＤにも走査信号電圧ＶＧ１が印加され、そのソ−ス
Ｓには液晶表示素子１６の画素電極１６ａが接続され、
そしてそのゲ−トＧにはコンデンサ１５の充電電圧Ｖｓ
ｔが印加される。なお、前記ドレインＤに印加される電
圧ＶＧ１には液晶を交流駆動するための交流励起電圧が
前述の１Ｈ走査信号に重畳されて与えられている。液晶
表示素子１６の共通電極１６ｂは電圧供給回路３７に接
続され所定の基準電圧が供給される。
【００１２】上述した従来のマトリクス型液晶表示装置
５０は、液晶表示素子１６を外部から供給する交流励起
電圧と同等の周波数で駆動できるため、フリッカのない
表示画像が得られるものであるが、反面良好な階調表示
特性を得るのが困難であるという問題がある。一方、上
述した従来のマトリクス型液晶表示装置５０に先行して
いた液晶表示装置としては、階調表示が可能な装置があ
った。しかしながら、この液晶表示装置は液晶表示素子
１６の駆動周波数が映像信号のフィ−ルド又はフレ−ム
周波数に限定され、フリッカが発生するという問題があ
った。この結果、これら従来のマトリクス型液晶表示装
置では、フリッカがなく、階調表示特性を有する画素表
示を実現することが困難であった。
【００１３】ここで、階調表示が可能な液晶表示装置に
ついて説明する。この液晶表示装置としては、例えば、
特公平３−３４０７７号公報に記載の装置がある。
【００１４】即ち、この表示装置は、前述したマトリク
ス型液晶表示装置５０を構成する画像表示部の構成が一
部相違するものであり、これ以外の構成はマトリクス型
液晶表示装置５０と同様である。後述するように、画像
表示部の構成が一部相違するとは画素エレメントが相違
することである。
【００１５】この画素エレメントは図１０に図示した画
素エレメント３０a1における第２のＭＯＳ−ＦＥＴ１４
を除去したものに等しく、詳しくは、第１のＭＯＳ−Ｆ
ＥＴ１３のソ−スＳとコンデンサ１５の一端１５ａとの
接続点を液晶表示画素１６の画素電極１６ａに直接接続
したものに等しい構成である。
【００１６】そして、第１のＭＯＳ−ＦＥＴ１３及びコ
ンデンサ１５の組み合わせによって１Ｈ期間、１画素に
応じた情報（電圧Ｖｓ１あるいは電圧０）を保持する。
そして保持した電圧を液晶表示素子１６の画素電極１６
ａに印加することによって、１画素に応じた情報を液晶
表示する。この時、信号線１１´a1に印加する画像信号
電圧Ｖｓ１のレベルを変化させると液晶表示素子１６に
加わる電圧が変化する。この電圧変化によって液晶の明
るさを制御することができるため、良好な階調表示が可
能である。
【００１７】
【発明が解決しようとする課題】しかしながら、上述し
た２個のＭＯＳ−ＦＥＴ１３、１４と１個のコンデンサ
１５を用いて駆動させる液晶表示装置は、コンデンサ１
５に充電された画像信号電圧Ｖｓ１に応じて、ゲ−ト信
号線１２´a1から供給される走査信号に重畳した交流電
圧をオン、オフして液晶表示素子を駆動するため階調表
示のある画像を得ることができなかった。
【００１８】特公平３−３４０７７号公報で開示された
液晶表示装置では液晶を交流駆動するため各画素に書き
込まれる信号電圧の極性を通常映像信号の１フィ−ルド
または１フレ−ム単位で反転させて駆動するため各画素
の液晶駆動電圧周波数は３０Ｈｚ程度の低周波数であ
る。従って、液晶層の電圧保持特性が十分でない場合、
液晶層に印加した電圧の減衰に伴い表示輝度が低下した
り、フリッカが発生していた。
【００１９】本発明は、以上のような問題点に着目し、
これを有効に解決すべく創案されたものであり、その目
的はフリッカや表示輝度劣化のない周波数領域の交流電
圧で液晶を駆動できるとともに、良好な階調表示を実現
できる液晶表示装置を提供することにある。
【００２０】
【課題を解決するための手段】第１の発明は、第１の方
向に配列した複数の信号電極１１a1…１１anに表示画像
信号を順次出力する信号電極駆動回路２と、第２の方向
に配列した複数の走査電極１２a1…１２anに水平走査期
間に応じた走査信号を順次出力する走査電極駆動回路３
と、前記表示画像信号Ｖｓ１…Ｖｓｎ及び前記走査信号
ＶＧ１…ＶＧｎの印加に応じて表示動作を行う画素エレ
メント１０a1…１０ｎｎを前記信号電極１１a1…１１an
と走査電極１２a1…１２anの交差部にマトリクス状に多
数配置した画像表示部２０とを備え、前記画素エレメン
ト１０a1…１０nnは、第１及び第２の電界効果トランジ
スタ１３、１４と、液晶表示素子１６とを有し、前記第
１の電界効果トランジスタ１３は前記信号電極１１a1…
１１an及び走査電極１２a1…１２anをそれぞれ第１の主
端子Ｄ及びゲ−トＧに接続し、前記第２の電界効果トラ
ンジスタ１４は前記第１の電界効果トランジスタ１３の
第２の主端子Ｓをゲ−トＧに接続し、かつ第１の主端子
Ｄを共通配線し、かつ第２の主端子Ｓに前記液晶表示素
子１６の画素電極１６ａを接続し、前記液晶表示素子１
６は前記画素電極１６ａに印加される電圧に応じて表示
動作を行い、前記共通配線した前記第２の電界効果トラ
ンジスタ１４の前記第１の主端子Ｄに、前記表示画像信
号Ｖｓ１…Ｖｓｎと前記第２の電界効果トランジスタ１
４のしきい値電圧との差電圧より大きな波高値の交流励
起電圧ＶACを印加する交流励起電圧供給回路５をさらに
備えたことを特徴とする液晶表示装置。
【００２１】第２の発明は、第１の方向に配列した複数
の信号電極１１a1…１１anに表示画像信号を順次出力す
る信号電極駆動回路２と、第２の方向に配列した複数の
走査電極１２a1…１２anに水平走査期間に応じた走査信
号を順次出力する走査電極駆動回路３と、前記表示画像
信号Ｖｓ１…Ｖｓｎ及び前記走査信号ＶＧ１…ＶＧｎの
印加に応じて表示動作を行う画素エレメント１０a1…１
０nnを前記信号電極１１a1…１１anと走査電極１２a1…
１２anの交差部にマトリクス状に多数配置した画像表示
部２０とを備え、前記画素エレメント１０a1…１０nn
は、第１及び第２の電界効果トランジスタ１３、１４
と、液晶表示素子１６とを有し、前記第１の電界効果ト
ランジスタ１３は前記信号電極１１a1…１１an及び走査
電極ＶＧ１…ＶＧｎをそれぞれ第１の主端子Ｄ及びゲ−
トＧに接続し、前記第２の電界効果トランジスタ１４は
前記第１の電界効果トランジスタ１３の第２の主端子Ｓ
をゲ−トＧに接続し、かつ第１の主端子Ｄを共通配線
し、かつ第２の主端子Ｓに前記液晶表示素子１６の画素
電極１６ａを接続し、前記液晶表示素子１６は前記画素
電極１６ａに印加される電圧に応じて表示動作を行い、
前記共通配線した前記第２の電界効果トランジスタ１４
の前記第１の主端子Ｄに、前記表示画像信号Ｖｓ１…Ｖ
ｓｎと前記第２の電界効果トランジスタ１４のしきい値
電圧との差電圧より大きな波高値の交流励起電圧ＶACを
印加する交流励起電圧供給回路５と、前記第２の電界効
果トランジスタ１４のゲ−トＧに前記第１の電界効果ト
ランジスタ１３を介して供給される信号電圧を蓄積する
コンデンサ１５とをさらに備えたことを特徴とする液晶
表示装置。
【００２２】第３の発明は、前記液晶表示素子１６の比
抵抗より大なる比抵抗を有する誘電体層２７を前記画素
電極１６ａ上に積層したことを特徴とする請求項１及び
２記載の液晶表示装置。
【００２３】第４の発明は、前記画素エレメント１０a1
…１０nnが前記第２の電界効果トランジスタ１４の第２
の主端子Ｓに接続された金属層３１と前記金属層３１と
絶縁層２６´を介して容量結合した画素電極１６ａを含
んで構成されていることを特徴とする請求項１、２、３
記載の液晶表示装置。
【００２４】第５の発明は、前記画素電極１６ａと前記
第２の電界効果トランジスタ１４の第１の主端子Ｄの共
通配線５ａとの間にシ−ルド層３２を設けたことを特徴
とする請求項１、２、３又は請求項４記載の液晶表示装
置。
【００２５】第６の発明は、前記共通配線５ａに印加す
る交流励起電圧ＶACの周期を前記走査電極１２a1…１２
anに印加される走査信号ＶＧ１…ＶＧｎの切り換え周期
と一致させ、かつ同期するように供給することを特徴と
する請求項１乃至請求項５記載の液晶表示装置。
【００２６】第７の発明は、第１の方向に配列した複数
の信号電極１１a1…１１anに表示画像信号を順次出力す
る信号電極駆動回路２と、第２の方向に配列した複数の
走査電極１２a1…１２anに水平走査期間に応じた走査信
号を順次出力する走査電極駆動回路３と、前記表示画像
信号Ｖｓ１…Ｖｓｎ及び前記走査信号ＶＧ１…ＶＧｎの
印加に応じて表示動作を行う画素エレメント１０a1…１
０nnを前記信号電極１１a1…１１anと走査電極１２a1…
１２anの交差部にマトリクス状に多数配置した画像表示
部１２０と、交流励起電圧供給回路５とを備え、前記画
素エレメント１１０ａ１は、第１及び第２、第３の電界
効果トランジスタ１３、１４、１０１と、第１及び第２
のコンデンサ１５、１０２と、液晶表示素子１６とを有
し、前記第１の電界効果トランジスタ１３は前記信号電
極１１a1…１１an及び走査電極１２a1…１２anにそれぞ
れ接続する第１の端子Ｄ及びゲ−トＧを備え、前記第２
の電界効果トランジスタ１４は前記第１の電界効果トラ
ンジスタ１３の第２の主端子Ｓに接続するゲ−トＧと、
交流励起電圧ＶACが印加される第１の主端子Ｄを備え、
前記第３の電界効果トランジスタ１０１は前記液晶表示
素子１６の画素電極１６ａと接続する第１の主端子Ｄ
と、基準電圧が供給される第２の主端子Ｓと、リセット
パルスＶQ が供給されるゲ−トＧとを備え、前記第１の
コンデンサ１５は前記第２の電界効果トランジスタ１４
に前記第１の電界効果トランジスタ１３を介して供給さ
れる信号電圧を蓄積し、前記第２のコンデンサ１０２は
前記第２の電界効果トランジスタ１４の第２の主端子Ｓ
から前記液晶表示素子１６に供給する前記表示画像信号
Ｖｓ１…Ｖｓｎの直流成分を除去し、前記液晶表示素子
１６は前記画素電極１６ａに印加される電圧に応じて表
示動作を行い、前記画素エレメントに属さない前記交流
励起電圧供給回路５は、前記共通配線５ａした前記第２
の電界効果トランジスタ１４の前記第１の主端子Ｄに、
前記表示画像信号Ｖｓ１…Ｖｓｎと前記第２の電界効果
トランジスタ１４のしきい値電圧との差電圧より大きな
波高値の交流励起電圧ＶACを印加することを特徴とする
液晶表示装置。
【００２７】第８の発明は、前記共通配線５ａに印加す
る前記交流励起電圧ＶACのパルス幅よりも短いパルス幅
を有するリセットパルスＶQ を前記交流励起電圧ＶACと
同一周期でかつ同期して、前記第３の電解効果トランジ
スタ１０１のゲ−トＧに印加することを特徴とする請求
項７記載の液晶表示装置。
【００２８】第９の発明は、前記第２のコンデンサ１０
２の容量を前記画素電極１６ａと液晶表示素子１６の容
量よりも大きくしたことを特徴とする請求項７、８記載
の液晶表示装置。
【００２９】
【発明の実施の形態】本発明の液晶表示装置の一実施例
を以下の図に基づいて説明する。図１はマトリクス型液
晶表示装置の主要部をなすブロック構成図、図２は図１
に示すマトリクス型液晶表示装置の画像表示部を構成す
る画素エレメントの回路構成図、図３は図２に示した画
像表示部を構成する画素エレメント１０a1の回路の平面
レイアウト図、図４は図３のＡＡ断面図、図５はマトリ
クス型液晶表示装置の駆動方法を説明するための図であ
る。前述したものと同一構成部分には同一符号を付しそ
の説明を省略する。以下、（１）マトリクス型液晶表示
装置、（２）画素エレメントの順に説明する。
【００３０】（１）マトリクス型液晶表示装置の構成 マトリクス型液晶表示装置１は、図１に示すように、信
号電極駆動回路２、走査電極駆動回路３，直流電源４、
画像表示部２０、交流励起電圧供給回路５を備えてい
る。
【００３１】信号電極駆動回路２から順次出力される各
画像信号に応じた各信号電圧（画像信号電圧）Ｖｓ１，
Ｖｓ２，…Ｖｓｎを、信号電極１１a1，１１a2，…，１
１anを介して、画像表示部２０を構成する画素エレメン
トへ供給する。走査電極駆動回路３から順次出力する各
１Ｈ信号に応じた各電圧（走査信号電圧）ＶＧ１，ＶＧ
２，…ＶＧｎを、走査電極１２a1，１２a2，…，１２an
を介して、画像表示部２０を構成する画素エレメントへ
供給する。
【００３２】画像表示部２０は、多数の画素エレメント
（図２に図示）１０a1，１０a2，…，１０an，…，１０
n1，１０n2，…，１０nnがＸ方向及びＹ方向にマトリク
ス状に多数配置してなるものである。例えば、その一段
目には画素エレメント１０a1，１０a2，…，１０anが同
図中左から右へ向かって順次配置され、その最終段目に
は画素エレメント１０n1，１０n2，…，１０nnが順次配
置されている。交流励起電圧ＶACは画像表示部２０を構
成する多数の画素エレメント１０a1，…，１０nn（液晶
表示素子）へ電圧を供給する。
【００３３】（２）画素エレメント 画像表示部２０を構成する多数の画素エレメント１０a
1，１０a2，…，１０an，…，１０n1，１０n2，…，１
０nnは同一構成のものである。このため、以下の画素エ
レメントの説明においては、画素エレメント１０a1の構
成及び動作についてのみ説明し、その他の画素エレメン
ト１０a2，…，１０an，…，１０n1，１０n2，…，１０
nnの構成及び動作についての説明は省略する。
【００３４】画素エレメント１０a1の構成を図２、図３
及び図４により説明する。まず画素エレメント１０a1の
回路構成を図２により説明する。前述した画素エレメン
ト３０a1の構成において、画素エレメント１０a1の回路
構成は第２のＭＯＳ−ＦＥＴのドレインＤを交流励起電
圧回路５と接続したものに等しい。
【００３５】信号電極１１a1は第１のＭＯＳ−ＦＥＴ１
３のドレインＤへ接続され、画像信号に応じた画像信号
電圧Ｖｓ１が印加できるように配線されている。走査電
極１２a1は第１のＭＯＳ−ＦＥＴ１３のゲ−トＧへ接続
され、１Ｈ信号に対応する走査信号電圧ＶＧ１が印加で
きるように配線されている。また、第１のＭＯＳ−ＦＥ
Ｔ１３のソ−スＳはコンデンサ１５と接続され、画像信
号に応じた電圧Ｖｓ１が第１のＭＯＳ−ＦＥＴ１３のド
レインＤ、ソ−スＳ、コンデンサ１５に充電されるよう
になっている。一方、共通配線５ａは第２のＭＯＳ−Ｆ
ＥＴ１４のドレインＤと接続され、交流励起電圧供給回
路５からの交流励起電圧ＶACが印加できるように配線さ
れている。
【００３６】第２のＭＯＳ−ＦＥＴ１４のゲ−トＧに画
像信号電圧Ｖｓ１に応じて充電された電圧（充電電圧Ｖ
ｓｔｇ）が印加され、第２のＭＯＳ−ＦＥＴ１４がオン
になると交流励起電圧ＶACが画像信号電圧Ｖｓ１により
変調され、液晶表示素子１６に印加されるように前記ソ
−スＳと画素電極１６ａとが接続されている。共通電極
１６ｂは直流電源４と接続し、液晶表示素子１６に一定
の直流電圧Ｖｃを印加できるようになっている。
【００３７】次に画素エレメント１０a1を構成する液晶
表示素子１６を除去した回路の平面レイアウトについて
図３により説明する。図３に示すように、画素エレメン
ト１０a1の回路構成は第１のＭＯＳ−ＦＥＴ１３、コン
デンサ１５、第２のＭＯＳ−ＦＥＴ１４を取り囲むよう
にして信号電極１１a1、走査電極１２a1、共通配線５ａ
が配置され、配線は図２に示したようにＡｌ金属を用い
て行っている。第１のＭＯＳ−ＦＥＴ１３、第２のＭＯ
Ｓ−ＦＥＴ１４及びコンデンサ１５の配置はコンデンサ
１５が第１のＭＯＳ−ＦＥＴ１３と第２のＭＯＳ−ＦＥ
Ｔ１４の間になるように配置されている。
【００３８】さらに、画素エレメント１０a1の断面につ
いて説明する。図４は図３に示す画素エレメント１０a1
のＡＡ断面である。第２のＭＯＳ−ＦＥＴ１４のドレイ
ンＤ２５及びソ−スＳ２４となるｎ+ 拡散層２１、２１
は拡散によりＳｉ基板１９上に形成されている。前記ド
レインＤ２５とソ−スＳ２４との間にゲ−ト酸化膜２３
を形成し、その上部にポリＳｉ２２を形成することによ
ってゲ−トＧ電極が設けられている。絶縁層２６はゲ−
トＧ電極及びｎ+ 拡散層２１、２１を覆っている。ドレ
インＤ２５とソ−スＳ２４となるｎ+ 拡散層２１、２１
上部にはコンタクトホ−ルＣ１を通じオ−ミック電極と
なるＡｌ金属が形成されている。また、共通配線５ａ及
び信号電極１１a1は絶縁層２６上にＡｌ金属で形成され
ている。共通配線５ａはドレインＤ２５に接するように
配線されている。さらに、それらの電極上部に絶縁層２
６´が形成され、ソ−スＳ２４と画素電極１６ａとの導
通がとれるようにソ−スＳ２４の電極上部にコンタクト
ホ−ルＣ２が形成され、Ａｌ金属で接続されている。
【００３９】画素電極１６ａ上には誘電体層２７が形成
され、さらにその上部には液晶層２８が配置されてい
る。誘電体層２７と液晶層２８は共通電極１６ｂを備え
た平板ガラス基板２９と画素電極１６ａの間に挟み込ま
れている。なお、図４に図示したものは、図３に示した
レイアウト上に液晶表示素子１６を積層したものであ
る。
【００４０】次に画素エレメント１０a1の動作について
図１，図２及び図５を用いて説明する。図１に示すよう
に、信号電極駆動回路２からの信号電極１１a1を介し
て、図５（ａ）に図示される画像信号に応じた画像信号
電圧Ｖｓ１が第１のＭＯＳ−ＦＥＴ１３のドレインＤに
印加される。同時に、走査電極駆動回路３からの走査電
極１２a1を介して、図５（ｂ）に示されるようなフレー
ム期間信号に同期した１Ｈ信号に対応する走査信号電圧
ＶＧ１が第１のＭＯＳ−ＦＥＴ１３のゲ−トＧに印加さ
れると、第１のＭＯＳ−ＦＥＴ１３はオン状態となる。
これにより、画像信号に応じた画像信号電圧Ｖｓ１は第
１のＭＯＳ−ＦＥＴ１３のドレインＤ、ソ−スＳを経
て、コンデンサ１５に充電される（充電電圧Ｖｓｔｇ）
（図５（ｃ）に示す）。コンデンサ１５に充電された電
圧Ｖｓｔｇは次のフレームのフレーム期間信号に同期し
た１Ｈ信号に対応する走査信号電圧ＶＧ１が印加される
まで保持される。
【００４１】第２のＭＯＳ−ＦＥＴ１４のドレインＤに
は図５（ｄ）に図示されるような交流励起電圧供給回路
５から交流励起電圧ＶACが印加され、第２のＭＯＳ−Ｆ
ＥＴ１４のゲ−トＧにはコンデンサ１５の充電電圧Ｖｓ
ｔｇが印加されると、第２のＭＯＳ−ＦＥＴ１４はオン
して画像信号電圧Ｖｓ１に応じて充電された充電電圧Ｖ
ｓｔｇから第２のＭＯＳ−ＦＥＴ１４のゲ−トしきい値
電圧を差し引いた電圧が液晶表示素子１６に印加され
る。
【００４２】この時、画像信号に応じた画像信号電圧Ｖ
ｓ１と第２のＭＯＳ−ＦＥＴ１４のゲ−トしきい値電圧
ＶTHと交流励起電圧ＶACの高電位電圧ＶACH と低電位電
圧ＶACL とは以下のような関係になるように設定する。 Ｖｓ１−｜ＶTH｜≦ＶACH （第２のＭＯＳ−ＦＥＴがＮ
型の時） あるいは Ｖｓ１＋｜ＶTH｜≧ＶACL （第２のＭＯＳ−ＦＥＴがＰ
型の時） このため、第２のＭＯＳ−ＦＥＴ１４のゲ−トＧがオン
すると、交流励起電圧ＶACは上記Ｖｓ１−｜ＶTH｜ある
いはＶｓ１＋｜ＶTH｜で規定される電圧だけが液晶表示
素子１６に印加されるので画像信号電圧Ｖｓ１が変化す
るとそれに応じて液晶表示素子１６に印加される画素電
極電圧Ｖｐも変化する（図５（ｅ）に示す）。
【００４３】このようにして、信号電圧Ｖｓ１に応じて
液晶表示素子１６に印加される画素電極電圧Ｖｐの振幅
が変調され良好な階調表示特性が実現できる（図５
（ｆ）に示す）。
【００４４】ここで、液晶表示素子１６に印加される電
圧は画素電極電圧Ｖｐと直流電圧Ｖｃとの差の電圧であ
り、図５（ｆ）に示すように画像信号電圧Ｖｓ１によっ
てその振幅の中心値が変化する。このため液晶表示素子
１６には直流電圧成分が残ることになる。ところで、液
晶表示素子１６に直流電圧成分が印加されると、液晶は
分極等の発生により劣化してしまうという問題がある。
このため直流電圧成分を取り除く必要がある。
【００４５】図４に示すように、画素電極１６ａ上に液
晶層２８よりも比抵抗の十分高い誘電体層２７を設け、
直流電圧成分を吸収するようにしている。こうすること
によって図５（ｇ）に示すように、直流成分が除かれ、
正負での対称性の良い交流電圧で駆動できるようにな
る。
【００４６】次に本発明の第２の実施例について、図２
及び図４により説明する。前述したものと同一構成部分
には同一符号を付しその説明を省略する。本発明の第２
の実施例は、図２で示した画素エレメントを構成するコ
ンデンサ１５のみを除去した構成に等しいものであり、
同様に、画素エレメントを構成する第１のＭＯＳ−ＦＥ
Ｔ１３のソ−スＳと第２のＭＯＳ−ＦＥＴ１４のゲ−ト
Ｇを直接接続したものである。コンデンサ１５の電荷蓄
積作用を、第２のＭＯＳ−ＦＥＴ１４のゲ−トＧに存在
する酸化膜、空乏層容量及び第１のＭＯＳ−ＦＥＴ１３
のソ−スＳ拡散容量に代用させるものである。このよう
にすることによって、コンデンサ１５が不要となり、コ
ンデンサ１５が存在していたスペース分、画素エレメン
トの小型化が望める結果、多数の画素エレメントをマト
リクス状に配置してなる画像表示部の高集積化が可能と
なる。
【００４７】次に本発明の第３の実施例を図２及び図６
（ａ）〜（ｆ）により説明する。前述したものと同一構
成部分には同一符号を付しその説明を省略する。図６
（ａ），（ｄ）に示すのは走査信号電圧ＶＧ１、同図
（ｂ），（ｅ）に示すのは交流励起電圧ＶAC、同図
（ｃ），（ｆ）に示すのは画素電極電圧Ｖｐ（破線で図
示）及び充電電圧Ｖｓｔｇである。図６（ａ）〜（ｃ）
は第１のＭＯＳ−ＦＥＴ１３の走査信号電圧ＶＧ１の立
ち下がり時に交流励起電圧ＶACが高電位電圧ＶACH の場
合、同図（ｄ）〜（ｆ）は走査信号電圧ＶＧ１の立ち下
がり時に交流励起電圧ＶACが低電位電圧ＶACL の場合の
それぞれの画素電極電圧Ｖｐの変動を示している。
【００４８】一般に電界効果トランジスタでは端子間に
寄生容量が存在し、第２のＭＯＳ−ＦＥＴ１４のドレイ
ンＤとゲ−トＧとの間の寄生容量はドレインＤに印加さ
れる交流励起電圧ＶACが前記寄生容量を介してこのゲ−
トＧに印加される経路として作用するため問題を生じ
る。即ち、第１のＭＯＳ−ＦＥＴ１３のゲ−トＧに印加
された走査信号電圧ＶＧ１の立ち下がり時に交流励起電
圧ＶACが高電位電圧ＶACH か低電位電圧ＶACL かによっ
て前記寄生容量を介して、第２のＭＯＳ−ＦＥＴ１４の
ゲ−トＧに印加される電圧は異なる。ところで、前記寄
生容量を介して前記ゲ−トＧに発生する電圧変動分をΔ
Ｖ（変動電圧ΔＶ）とする。
【００４９】まず、第１のＭＯＳ−ＦＥＴ１３のゲ−ト
Ｇに印加された走査信号電圧ＶＧ１の立ち下がり時に高
電位電圧ＶACH の交流励起電圧ＶACが印加された場合に
ついて説明する（図６（ａ），（ｂ）に示す）。この場
合、高電位電圧ＶACH が印加されている時の第２のＭＯ
Ｓ−ＦＥＴ１４のゲ−トＧ電圧はＶｓｔｇであり、低電
位電圧ＶACL が印加される期間のゲ−トＧ電圧は前記充
電電圧Ｖｓｔｇから変動電圧ΔＶだけ低くなる（図６
（ｃ）に示す）。今、第２のＭＯＳ−ＦＥＴ１４がＮ型
の場合、前記ゲ−トＧ電圧に応じて画素電極電圧Ｖｐが
変化するのは交流励起電圧ACが高電位電圧ＶACL の期間
であり、この時の画素電極電圧Ｖｐは充電電圧Ｖｓｔｇ
から第２のＭＯＳ−ＦＥＴ１４のゲ−トしきい値電圧Ｖ
THを差し引いた電圧となる。
【００５０】次に、第１のＭＯＳ−ＦＥＴ１３のゲ−ト
Ｇに印加された走査信号電圧ＶＧ１の立ち下がり時に低
電位電圧ＶACL の交流励起電圧ＶACが印加された場合に
ついて説明する（図６（ｄ），（ｅ）に示す）。この場
合、低電位電圧ＶACL が印加されている時の第２のＭＯ
Ｓ−ＦＥＴ１４のゲ−トＧ電圧はＶｓｔｇであり、高電
位電圧ＶACH が印加される期間のゲ−トＧ電圧は前記充
電電圧Ｖｓｔｇから変動電圧ΔＶだけ高くなる（図６
（ｆ）に示す）。前述と同様に、第２のＭＯＳ−ＦＥＴ
１４がＮ型の場合、ゲ−トＧ電圧に応じて画素電極電圧
Ｖｐが変化するのは交流励起電圧ＶACが高電位電圧Ｖ
ACH の期間であり、この時の画素電極電圧Ｖｐは充電電
圧Ｖｓｔｇに変動電圧ΔＶを加えた電圧から第２のＭＯ
Ｓ−ＦＥＴ１４のしきい値電圧ＶTHを差し引いた電圧と
なる。
【００５１】このように、第１のＭＯＳ−ＦＥＴ１３の
ゲ−トＧに印加された走査信号電圧ＶＧ１の立ち下がり
時に供給される交流励起電圧ＶACが高電位電圧ＶACH か
低電位電圧ＶACL かによって、画素電極電圧Ｖｐは異な
る。このため、液晶表示素子１６の明るさは画素電極電
圧Ｖｐの大きさにより異なるので１フレ−ムの画像に明
暗差を生じないためには交流励起電圧ＶACと第１のＭＯ
Ｓ−ＦＥＴ１３のゲ−トＧに印加された走査信号電圧Ｖ
Ｇ１の位相を統一することが必要となる。
【００５２】第１のＭＯＳ−ＦＥＴ１３のゲ−トＧに印
加された走査信号電圧ＶＧ１、ＶＧ２…ＶＧｎのすべて
についてその立ち下がり時に供給される交流励起電圧Ｖ
ACを高電位電圧ＶACH か低電位電圧ＶACL かに位相を統
一することによって明暗差のない、均一な表示画像が得
られる。
【００５３】本発明の第４の実施例を図４及び図７によ
り説明する。前述したものと同一構成部分には同一符号
を付しその説明を省略する。図７に示す本発明の第４の
実施例は、図４に示す液晶表示素子１６中で画素電極１
６ａ上に形成されている誘電体層２７を除去し、第２の
ＭＯＳ−ＦＥＴ１４のソ−スＳ２４と接続したＡｌ層３
１を絶縁層２６′を介して画素電極１６ａと接続するよ
うに構成したものに等しいものである。
【００５４】第２のＭＯＳ−ＦＥＴ１４のソ−スＳ２４
と画素電極１６ａとは容量結合で接続されるため、前述
した直流成分を吸収するための誘電体層２７は不要とな
る。また、図４において、前記ソ−スＳ２４と画素電極
１６ａとの配線を行うためのコンタクトホ−ルＣ２が不
要となるため画素電極１６ａ表面の平坦性が向上するの
で、実効的な画素面積を大きくできる。
【００５５】本発明の第５の実施例を図８により説明す
る。前述したものと同一構成部分には同一符号を付しそ
の説明を省略する。図８に示す本発明の第５の実施例
は、図４に示す共通配線５ａと画素電極１６ａとの間に
シ−ルド用Ａｌ層３２を挿入したものに等しいものであ
る。このようにすることによって共通配線５ａの交流励
起電圧ＶACによる電界が画素電極１６ａからシ−ルドさ
れるので液晶表示素子１６中の液晶に対する電気光学特
性への影響が軽減される。
【００５６】本発明の第６の実施例を図１１乃至図１３
により説明する。前述したものと同一構成部分には同一
符号を付しその説明を省略する。図１１は本発明の第６
の実施例のマトリクス型液晶表示装置の主要部をなすブ
ロック図、図１２は図１１に示すマトリクス型液晶表示
装置の画像表示部を構成する画素エレメントの回路構成
図、図１３は図１１に示すマトリクス型液晶表示装置の
駆動方法を説明するための図である。図１１に示すマト
リクス型液晶表示装置１００は前述した図１のマトリク
ス型液晶表示装置１の画像表示部２０を構成する画素エ
レメント１０a1，１０a2，…，１０an，１０n1，１０n
2，…，１０nnの一部が相違するものであり、これ以外
の構成はマトリクス型液晶表示装置１と同様である。画
像表示部１２０は多数の画素エレメント１１０a1，１１
０a2，…，１１０an，１１０n1，１１０n2，…，１１０
nnにより構成され、同一構成のものである。このため、
以下の画素エレメントの説明においては、画素エレメン
ト１１０a1のみ説明し、その他の画素エレメント１１０
a2，…，１１０an，１１０n1，１１０n2，…，１１０nn
の構成及び動作についての説明は省略する。
【００５７】画素エレメント１１０a1の回路構成及び動
作を図１２及び図１３により説明する。画素エレメント
１１０a1の回路構成は第２のＭＯＳ−ＦＥＴ１４と液晶
表示素子１６との間にコンデンサ１０２（以下、第２の
コンデンサ１０２と記載する）と第３のＭＯＳ−ＦＥＴ
１０１を追加したことが前述した図２の画素エレメント
１０a1の回路構成と相違する。図２で前述したように、
第１のＭＯＳ−ＦＥＴ１３のドレインＤは信号電極１１
a1と、ゲ−トＧは走査電極１２a1と、ソ−スＳはコンデ
ンサ１５と接続し、画像信号電圧Ｖｓ１が前記ドレイン
Ｄに印加した状態で、前記ゲ−トＧに走査信号電圧ＶＧ
１が印加されると、第１のＭＯＳ−ＦＥＴ１３がオンし
て画像信号電圧Ｖｓ１が前記ドレインＤ、ソ−スＳを通
ってコンデンサ１５に充電されるようになっている。
【００５８】第２のＭＯＳ−ＦＥＴ１４のソ−スＳは第
２のコンデンサ１０２を介して画素電極１６ａと接続さ
れ、また、第３のＭＯＳ−ＦＥＴ１０１のドレインＤも
画素電極１６ａに接続されている。前記第２のＭＯＳ−
ＦＥＴ１４のゲ−トＧ及びドレインＤはそれぞれコンデ
ンサ１５（以下、第１のコンデンサ１５と記載する）及
び交流励起電圧回路５に接続している。
【００５９】第３のＭＯＳ−ＦＥＴ１０１のゲ−トＧに
はパルス供給回路１０３からリセットパルスＶQ が印加
され、第３のＭＯＳ−ＦＥＴ１０１がオンすると、第３
のＭＯＳ−ＦＥＴ１０１のソ−スＳに印加された基準電
圧ＶRST が液晶表示素子１６に印加されるようになって
いる。基準電圧ＶRST は直流電源１０４から供給されて
いる。
【００６０】次に、画素エレメント１１０a1の動作につ
いて説明する。信号電極駆動回路２からの画像信号電圧
Ｖｓ１が第１のＭＯＳ−ＦＥＴ１３のドレインＤへ印加
された状態で、走査電極駆動回路３から第１のＭＯＳ−
ＦＥＴ１３のゲ−トに走査信号電圧ＶＧ１が印加される
と、画像信号電圧Ｖｓ１が第１のコンデンサ１５に充電
電圧Ｖｓｔｇとして充電される。第１のコンデンサ１５
の充電電圧Ｖｓｔｇは次のフレ−ムのフレ−ム期間信号
に同期した１Ｈ信号に対応する走査信号電圧ＶＧ１が印
加されるまで保持される。第２のＭＯＳ−ＦＥＴ１４の
ドレインＤに図１３（ａ）に示す交流励起電圧ＶACが印
加されると、充電電圧Ｖｓｔｇから第２のＭＯＳ−ＦＥ
Ｔ１４のゲ−トＧしきい値電圧を差し引いた電圧Ｖｓが
第２のＭＯＳ−ＦＥＴ１４のソ−スＳから出力される
（図１３（ｂ））。
【００６１】次に、第２のコンンデンサ１０２で直流成
分を除去した後、第３のＭＯＳ−ＦＥＴ１０１のゲ−ト
Ｇに図１３（ｃ）に示す交流励起電圧ＶACの立ち上がり
あるいは立ち下がり時に同期させてリセットパルスＶQ
を印加して、第３のＭＯＳ−ＦＥＴ１０１をオンする
と、液晶表示素子１６に印加される電圧は基準電圧Ｖ
RST に対して対称な交流パルス電圧を得ることができ
る。以下、詳細にこの動作について説明する。交流励起
電圧ＶACの立ち上がり時に同期させて第３のＭＯＳ−Ｆ
ＥＴ１０１のゲ−トＧにリセットパルスＶQ を印加する
と、液晶表示素子１６に印加される電圧は基準電圧Ｖ
RST にリセットされた後、上方に立ち上がる。一方、交
流励起電圧ＶACの立ち下がり時に同期させて第３のＭＯ
Ｓ−ＦＥＴ１０１のゲ−トＧにリセットパルスＶQ を印
加すると、液晶表示素子１６に印加される電圧は基準電
圧ＶRST にリセットされた後、下方に立ち下がる。こう
して、液晶表示素子１６の両端電圧Ｖｐには基準電圧Ｖ
RST に対して正負対称な交流パルス電圧が得られる。液
晶表示素子１６の共通電極１６ｂには基準電圧ＶRST と
略同等の電圧Ｖc が印加してあるので直流成分のない交
流パルス電圧で駆動できるようになる（図１３
（ｄ））。このようにすると、交流励起電圧ＶACの周期
で液晶表示素子１６を駆動できるので液晶材料の寿命を
延ばすことができ、液晶の焼き付けを起こすことがなく
なる。
【００６２】今、第３のＭＯＳ−ＦＥＴ１０１のゲ−ト
ＧにリセットパルスＶQ を印加後、第３のＭＯＳ−ＦＥ
Ｔ１０１をオフし、第２のＭＯＳ−ＦＥＴ１４のソ−ス
Ｓから出力された電圧Ｖs がΔＶs だけ変化した時の液
晶表示素子１６に印加されている電圧Ｖｐの変化（ΔＶ
ｐ）について考える。この時、ΔＶｐとΔＶs との関係
は以下のようになる。
【００６３】ΔＶｐ＝（Ｃ／（Ｃ＋ＣLC））・ΔＶs
【００６４】ここで、Ｃは第２のコンデンサ１０２の容
量、ＣLCは液晶表示素子１６の容量である。上式より、
液晶表示素子１６の駆動に必要な電圧を有効に印加する
ためにはＣ＞ＣLCとなるようにすれば良いことがわか
る。液晶表示素子１６に印加される電圧Ｖｐは、基準電
圧ＶRST に対して正負対称でΔＶｐの２倍の振幅となる
ことから、ΔＶｐ＝ΔＶs ／２の時、液晶表示素子１６
に印加される電圧の振幅はΔＶs と同等になる。従っ
て、第２のコンデンサ１０２の容量Ｃを液晶表示素子１
６の容量ＣLCと同等程度以上の値に設定すれば、液晶表
示素子１６に有効に電圧を印加することが可能となる。
本発明の液晶表示装置における構造及び製造方法として
は実施形態の中で示したように単結晶シリコン基板上に
ＭＯＳトランジスタを形成した以外に半導体基板又は絶
縁性基板上に薄膜トランジスタ（ＴＦＴ）を形成したも
のを用いても良い。
【００６５】
【発明の効果】請求項１及び２記載の液晶表示装置によ
れば、画素信号に応じてコンデンサに充電された電圧は
第２の電界効果トランジスタのゲ−トに印加され、液晶
表示画素に画像表示するので液晶層の電圧保持が十分で
ない場合でも液晶層を通じコンデンサの充電電圧がリ−
クしてしまうということがない。さらに、第２の電界効
果トランジスタの第１の主端子に印加される交流励起電
圧の周波数は第１の電界効果トランジスタのゲ−トに印
加される走査電極信号の周波数と独立に設けられてるの
で、液晶表示素子に印加される周波数は自由に設定でき
る。このため、高い周波数で液晶を駆動できるので液晶
層の電圧の減衰に伴うフリッカのない画像が得られる。
また、液晶駆動電圧が信号電圧に応じて良好に変調され
るため階調表示性能の優れた液晶表示装置が実現でき
る。請求項３記載の液晶表示装置によれば、誘電体層で
直流成分が除去され液晶表示素子には交流成分のみが印
加され液晶の安定した動作が可能となる。請求項４記載
の液晶表示装置によれば、画素電極と第２の電界効果ト
ランジスタとの間は絶縁層を介して容量結合で接続され
るためその間の電気的配線が不要となり、画素電極を平
坦に形成できる。この結果、画素面積を大きくすること
が可能となるので、明るい表示画像が得られる。請求項
５記載の液晶表示装置によれば、共通配線に印加する交
流励起電圧による電界が金属シ−ルド層でシ−ルドされ
るので電界による画素電極への影響がなくなる。そのた
め、良好な表示性能を有する液晶表示装置が実現可能と
なる。請求項６記載の液晶表示装置によれば、各画素エ
レメントを構成する液晶表示素子には交流励起電圧の周
期と走査信号の周期と一致し、同期させた交流励起電圧
が印加されるので横縞状の輝度ムラがない、階調表示が
得られる液晶表示装置が実現可能となる。請求項７乃至
９記載の液晶表示装置によれば、対称性のよい交流駆動
電圧を液晶表示素子に印加しているので直流成分を除去
でき、液晶材料の劣化を防止できる。又、高い周波数で
液晶を駆動できるので液晶層の電圧の減衰に伴うフリッ
カや表示輝度低下のない画像が得られる。
【図面の簡単な説明】
【図１】本発明に係わる第１の実施例のマトリクス型液
晶表示装置の主要部をなすブロック構成図である。
【図２】本発明に係わる第１、２、３の実施例のマトリ
クス型液晶表示装置の画像表示部を構成する画素エレメ
ントの回路構成図である。
【図３】本発明に係わる第１及び第２の実施例の画像表
示部を構成する画素エレメントの平面レイアウト図であ
る。
【図４】本発明に係わる第２の実施例の図３に示す画素
エレメントのＡＡ断面であり、液晶表示素子を積層した
図である。
【図５】本発明に係わる第１の実施例のマトリクス型液
晶表示装置の駆動方法を説明するための図である。
【図６】本発明に係わる第３の実施例の第１のＭＯＳ−
ＦＥＴのゲ−トの走査電極信号電圧と交流励起電圧と液
晶表示画素の両端に生じる電圧との関係の説明図であ
る。
【図７】本発明に係わる第４の実施例の図４の一部を変
更した図である。
【図８】本発明に係わる第５の実施例の図４の一部を変
更した図である。
【図９】従来のマトリクス型液晶表示装置の主要部をな
すブロック構成図である。
【図１０】従来のマトリクス型液晶表示装置の画像表示
部を構成する画素エレメントの回路構成図である。
【図１１】本発明に係わる第６の実施例のマトリクス型
液晶表示装置の主要部をなすブロック構成図である。
【図１２】本発明に係わる第６の実施例のマトリクス型
液晶表示装置の画像表示部を構成する画素エレメントの
回路構成図である。
【図１３】本発明に係わる第６の実施例のマトリクス型
液晶表示装置の駆動方法を説明するための図である。
【符号の説明】
１…マトリクス型液晶表示装置 ２…信号電極駆動回路
３…走査電極駆動回路４、１０４…直流電源 ５…交
流励起電圧供給回路 １０a1…１０nn…画素エレメント
１１a1…１１an…信号電極，１２a1…１２an…走査電
極 １３…第１のＭＯＳ−ＦＥＴ １４…第２のＭＯＳ
−ＦＥＴ １５…コンデンサ（第１のコンデンサ）
１６…液晶表示素子 １６ａ…画素電極 １６ｂ…共通
電極 ２０、１２０…画像表示部 ２１…ｎ+ 拡散層
２２…ゲ−ト電極 ２３…ゲ−ト酸化膜 ２４…ソ−ス
２５…ドレイン ２６，２６´…絶縁層 ２７…誘電
体層 ２８…液晶層 ２９…平面ガラス基板 ３１…Ａｌ層
３２…シ−ルド用Ａｌ層 １０１…第３のＭＯＳ−ＦＥＴ １０２…コンデンサ
（第２のコンデンサ） １０３…パルス供給回路 １１
０a1…１１０nn…画素エレメント、

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】第１の方向に配列した複数の信号電極に表
    示画像信号を順次出力する信号電極駆動回路と、 第２の方向に配列した複数の走査電極に水平走査期間に
    応じた走査信号を順次出力する走査電極駆動回路と、 前記表示画像信号及び前記走査信号の印加に応じて表示
    動作を行う画素エレメントを前記信号電極と走査電極の
    交差部にマトリクス状に多数配置した画像示部とを備
    え、 前記画素エレメントは、第１及び第２の電界効果トラン
    ジスタと、液晶表示素子とを有し、前記第１の電界効果
    トランジスタは前記信号電極及び走査電極をそれぞれ第
    １の主端子及びゲ−トに接続し、前記第２の電界効果ト
    ランジスタは前記第１の電界効果トランジスタの第２の
    主端子をゲ−トに接続し、かつ第１の主端子を共通配線
    し、かつ第２の主端子に前記液晶表示素子の画素電極を
    接続し、前記液晶表示素子は前記画素電極に印加される
    電圧に応じて表示動作を行い、 前記共通配線した前記第２の電界効果トランジスタの前
    記第１の主端子に、前記表示画像信号と前記第２の電界
    効果トランジスタのしきい値電圧との差電圧より大きな
    波高値の交流励起電圧を印加する交流励起電圧供給回路
    をさらに備えたことを特徴とする液晶表示装置。
  2. 【請求項２】第１の方向に配列した複数の信号電極に表
    示画像信号を順次出力する信号電極駆動回路と、 第２の方向に配列した複数の走査電極に水平走査期間に
    応じた走査信号を順次出力する走査電極駆動回路と、 前記表示画像信号及び前記走査信号の印加に応じて表示
    動作を行う画素エレメントを前記信号電極と走査電極の
    交差部にマトリクス状に多数配置した画像表示部とを備
    え、 前記画素エレメントは、第１及び第２の電界効果トラン
    ジスタと、液晶表示素子とを有し、前記第１の電界効果
    トランジスタは前記信号電極及び走査電極をそれぞれ第
    １の主端子及びゲ−トに接続し、前記第２の電界効果ト
    ランジスタは前記第１の電界効果トランジスタの第２の
    主端子をゲ−トに接続し、かつ第１の主端子を共通配線
    し、かつ第２の主端子に前記液晶表示素子の画素電極を
    接続し、前記液晶表示素子は前記画素電極に印加される
    電圧に応じて表示動作を行い、 前記共通配線した前記第２の電界効果トランジスタの前
    記第１の主端子に、前記表示画像信号と前記第２の電界
    効果トランジスタのしきい値電圧との差電圧より大きな
    波高値の交流励起電圧を印加する交流励起電圧供給回路
    と、 前記第２の電界効果トランジスタのゲ−トに前記第１の
    電界効果トランジスタを介して供給される信号電圧を蓄
    積するコンデンサとをさらに備えたことを特徴とする液
    晶表示装置。
  3. 【請求項３】前記画素エレメントは、前記液晶表示素子
    の比抵抗より大なる比抵抗を有する誘電体層を前記画素
    電極上に積層したことを特徴とする請求項１又は２記載
    の液晶表示装置。
  4. 【請求項４】前記画素エレメントが前記第２の電界効果
    トランジスタの第２の主端子に接続された金属層と前記
    金属層と絶縁層を介して容量結合した画素電極を含んで
    構成されていることを特徴とする請求項１、２又は３記
    載の液晶表示装置。
  5. 【請求項５】前記画素電極と前記第２の電界効果トラン
    ジスタの第１の主端子の共通配線との間にシ−ルド層を
    設けたことを特徴とする請求項１、２、３又は４記載の
    液晶表示装置。
  6. 【請求項６】前記共通配線に印加する交流励起電圧の周
    期を前記走査電極に印加される走査信号の切り換え周期
    と一致させ、かつ同期するように供給することを特徴と
    する請求項１、２、３、４、又は５記載の液晶表示装
    置。
  7. 【請求項７】第１の方向に配列した複数の信号電極に表
    示画像信号を順次出力する信号電極駆動回路と、 第２の方向に配列した複数の走査電極に水平走査期間に
    応じた走査信号を順次出力する走査電極駆動回路と、 前記表示画像信号及び前記走査信号の印加に応じて表示
    動作を行う画素エレメントを前記信号電極と走査電極の
    交差部にマトリクス状に多数配置した画像表示部と、 交流励起電圧供給回路とを備え、 前記画素エレメントは、第１及び第２、第３の電界効果
    トランジスタと、第１及び第２のコンデンサと、液晶表
    示素子とを有し、 前記第１の電界効果トランジスタは前記信号電極及び走
    査電極にそれぞれ接続する第１の端子及びゲ−トを備
    え、 前記第２の電界効果トランジスタは前記第１の電界効果
    トランジスタの第２の主端子に接続するゲ−トと、交流
    励起電圧が印加される第１の主端子を備え、 前記第３の電界効果トランジスタは前記液晶表示素子の
    画素電極と接続する第１の主端子と、基準電圧が供給さ
    れる第２の主端子と、リセットパルスが供給されるゲ−
    トとを備え、 前記第１のコンデンサは前記第２の電界効果トランジス
    タに前記第１の電界効果トランジスタを介して供給され
    る信号電圧を蓄積し、 前記第２のコンデンサは前記第２の電界効果トランジス
    タの第２の主端子から前記液晶表示素子に供給する前記
    表示画像信号の直流成分を除去し、 前記液晶表示素子は前記画素電極に印加される電圧に応
    じて表示動作を行い、 前記画素エレメントに属さない前記交流励起電圧供給回
    路は、前記共通配線した前記第２の電界効果トランジス
    タの前記第１の主端子に、前記表示画像信号と前記第２
    の電界効果トランジスタのしきい値電圧との差電圧より
    大きな波高値の交流励起電圧を印加することを特徴とす
    る液晶表示装置。
  8. 【請求項８】前記共通配線に印加する前記交流励起電圧
    のパルス幅よりも短いパルス幅を有するリセットパルス
    を前記交流励起電圧と同一周期でかつ同期して、前記第
    ３の電解効果トランジスタのゲ−トに印加することを特
    徴とする請求項７記載の液晶表示装置。
  9. 【請求項９】前記第２のコンデンサの容量を前記画素電
    極と液晶表示素子の容量よりも大きくしたことを特徴と
    する請求項７、８記載の液晶表示装置。
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