JPS5875194A - マトリクス表示装置及び駆動方法 - Google Patents
マトリクス表示装置及び駆動方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、マ） ＩＪクス表示装置に係わり、特に回路
の配線数を少なくし駆動回路を簡素化できるマ） ＩＪ
クス装置及びその駆動方法に関する。
の配線数を少なくし駆動回路を簡素化できるマ） ＩＪ
クス装置及びその駆動方法に関する。
表示体を液晶とするマトリクス表示法の１つにそれぞれ
の液晶画素を独立に駆動する方式が提案されている。こ
のうちＭＯＳ−ＦＥ’ｌ駆動電圧のスイッチ素子として
用いた駆動法は、ヒユーズ社等から発懺されている。例
えば、”Ａ２．５’”Ｄｉａｇｏｎａｌ、Ｈｉｇ）ｌ
Ｃｏｎｔｒａｓｔ、 Ｄｙｎａｍｉｃ３ｃａｔｔｅｒｉ
ｎｇ ｌ、１ｑｕｉｄ Ｃｒｙｓｔａｌ Ｍａｔｒｉｘ
］）ｉｓｐｌａｙ Ｗｉｔｈ ＶｉｄｅＯ］）ｒｉｖｅ
ｒｓ、 １９７’８Ｓｏｃｉｅｔｙ ｆｏｒ Ｉｎ
ｆｏｒｍａｔｉｏｎ Ｄｉｓｐｌａｙ ｌ）ｉｇｅｓｔ
”に示されている表示ニレメイトは、第１図に示す如く
１個のＭＯＳ型の電界効果トラ／ラスタ（以下ＭＯ８−
ＰＥＴと称す）４と１個のコンデンサ５及び画素６で構
成されている。
の液晶画素を独立に駆動する方式が提案されている。こ
のうちＭＯＳ−ＦＥ’ｌ駆動電圧のスイッチ素子として
用いた駆動法は、ヒユーズ社等から発懺されている。例
えば、”Ａ２．５’”Ｄｉａｇｏｎａｌ、Ｈｉｇ）ｌ
Ｃｏｎｔｒａｓｔ、 Ｄｙｎａｍｉｃ３ｃａｔｔｅｒｉ
ｎｇ ｌ、１ｑｕｉｄ Ｃｒｙｓｔａｌ Ｍａｔｒｉｘ
］）ｉｓｐｌａｙ Ｗｉｔｈ ＶｉｄｅＯ］）ｒｉｖｅ
ｒｓ、 １９７’８Ｓｏｃｉｅｔｙ ｆｏｒ Ｉｎ
ｆｏｒｍａｔｉｏｎ Ｄｉｓｐｌａｙ ｌ）ｉｇｅｓｔ
”に示されている表示ニレメイトは、第１図に示す如く
１個のＭＯＳ型の電界効果トラ／ラスタ（以下ＭＯ８−
ＰＥＴと称す）４と１個のコンデンサ５及び画素６で構
成されている。
この駆動法は、ゲート信号＃３にゲート電圧Ｖｃを印加
してＭＯＳ−ＦＥＴ４をオン状態にし、一方のソース信
号線２に画素６を形成する液晶を励起するための電圧Ｖ
ｓを印加するものである。
してＭＯＳ−ＦＥＴ４をオン状態にし、一方のソース信
号線２に画素６を形成する液晶を励起するための電圧Ｖ
ｓを印加するものである。
この時、第２図に示した如くにソース信号１１！２に加
えるソース電圧Ｖｓのレベルを変化させると画素６に加
わる電圧ｖＬｃが変化する。このときの実効′電圧の変
化によって液晶の明るさを制御することができテレビ画
像のような階調表示が可）ｉ仁となる。
えるソース電圧Ｖｓのレベルを変化させると画素６に加
わる電圧ｖＬｃが変化する。このときの実効′電圧の変
化によって液晶の明るさを制御することができテレビ画
像のような階調表示が可）ｉ仁となる。
ところで、この駆動法では液晶自身の放電時定数が少さ
いため保持コンデンサ５を画素６に並列に接続して時に
数ヲ大きくし液晶に印加される実効電圧を大きくしてい
る。この保持コンデンサ５のキャパシタンス容量は、画
素６の畝十倍も必要なため保持コンデンサの占有面積が
大きくなる。
いため保持コンデンサ５を画素６に並列に接続して時に
数ヲ大きくし液晶に印加される実効電圧を大きくしてい
る。この保持コンデンサ５のキャパシタンス容量は、画
素６の畝十倍も必要なため保持コンデンサの占有面積が
大きくなる。
このため、特に保持コンデンサの容量のバラツキ、欠陥
等が問題となる。また、液晶をオン・オフする２階調表
示の場合でも保持コンデンサを十分大きくする必要があ
った。
等が問題となる。また、液晶をオン・オフする２階調表
示の場合でも保持コンデンサを十分大きくする必要があ
った。
これによシ、表示体である液晶の放電時定数に影４１を
受けない安定した駆動回路が要求されていた。
受けない安定した駆動回路が要求されていた。
この様な問題はｐｉ、ｚＴ、ＥＣ，ＥＬ等の液晶以外の
表示体を用いた場合にも生じていた。
表示体を用いた場合にも生じていた。
本発明の目的は、上記欠点を除去し、表示体の放電時定
数に影４１を受けず簡単な構成で表示体を駆動できる回
路を提供することにある。
数に影４１を受けず簡単な構成で表示体を駆動できる回
路を提供することにある。
上記目的を達成する本発明の特徴とするところは、一方
の基板に設けられた複数個の一方の電極と他方の基板に
設けら′れた共通電極との対向部分と、それ等６間に保
持される表示体とによって形成される画素が全体として
マトリクス状をなすものを時分割駆動するものに於いて
、上記一対の基板のうち少なくとも一方に複数個のゲー
ト信号−と、上記ゲート信号線と直交する′０数個のソ
ース信号線を設け、かつ上記ゲート信号蛛と上記ソース
信号線との各交点に少なくとも３端子を有する第１の半
導体スイッチと少なくとも３端子’に！する第２の半導
体スイッチとコンデンサを設け、上記ゲート信号＃！ハ
上記第１の半導体スイッチの制御端子と上記第２の半導
体スイッチの一方の主端子とに接続し、上記ソース信号
線−は上記第１の半導体スイッチの一方の主端子に接続
し、上記第１の半導体スイッチの他方の主端子は上記コ
ンデンサと、該コンデンサと並列に設けられた第２の半
導体スイッチの制御端子とに接続し、上記第２の半導体
スイッチの他方の主端子は上記一方の電極に接続するこ
とにある。
の基板に設けられた複数個の一方の電極と他方の基板に
設けら′れた共通電極との対向部分と、それ等６間に保
持される表示体とによって形成される画素が全体として
マトリクス状をなすものを時分割駆動するものに於いて
、上記一対の基板のうち少なくとも一方に複数個のゲー
ト信号−と、上記ゲート信号線と直交する′０数個のソ
ース信号線を設け、かつ上記ゲート信号蛛と上記ソース
信号線との各交点に少なくとも３端子を有する第１の半
導体スイッチと少なくとも３端子’に！する第２の半導
体スイッチとコンデンサを設け、上記ゲート信号＃！ハ
上記第１の半導体スイッチの制御端子と上記第２の半導
体スイッチの一方の主端子とに接続し、上記ソース信号
線−は上記第１の半導体スイッチの一方の主端子に接続
し、上記第１の半導体スイッチの他方の主端子は上記コ
ンデンサと、該コンデンサと並列に設けられた第２の半
導体スイッチの制御端子とに接続し、上記第２の半導体
スイッチの他方の主端子は上記一方の電極に接続するこ
とにある。
さらに、本発明の特徴とするところは、選択された上記
ゲート信号線には上記第１の半導体スイッチのしきい値
電圧ＶＴ１より大きい電圧ＶＯＲを、選択されない上記
ゲート信号線には上記ＶＴＩより小さい電圧ＶａＬｋ、
“選択された上記ソース信号線には゛上記第２の半導体
スイッチのしきい値′電圧ＶＴ２より大きい電圧Ｖ８Ｈ
を、選択されない上記ソース信号線には上記ＶＴ２より
小さい電圧Ｖｓｔ’ｒそれぞれ印加することにある。
ゲート信号線には上記第１の半導体スイッチのしきい値
電圧ＶＴ１より大きい電圧ＶＯＲを、選択されない上記
ゲート信号線には上記ＶＴＩより小さい電圧ＶａＬｋ、
“選択された上記ソース信号線には゛上記第２の半導体
スイッチのしきい値′電圧ＶＴ２より大きい電圧Ｖ８Ｈ
を、選択されない上記ソース信号線には上記ＶＴ２より
小さい電圧Ｖｓｔ’ｒそれぞれ印加することにある。
第３図は、本発明の一実施例の構成図を示したものであ
る。
る。
表示ニレメン）１０は、第１の半導体スイッチである第
１のＭＯＳ−ＦＥＴ１３、第２の半導体スイッチである
′＃Ｊ２のＭＯＳ−ＦＥＴ１４とメモリとなるコンデン
サ１５及び画素１６で構成されている。画素１６は、一
方の電極２４と共通電極２０との対向部分とそれ等の間
に保持される表示体である液晶によって形成される。こ
こでば、ＮチャンネルＭＯ８−Ｆ’ＥＴを例にと９説明
する。
１のＭＯＳ−ＦＥＴ１３、第２の半導体スイッチである
′＃Ｊ２のＭＯＳ−ＦＥＴ１４とメモリとなるコンデン
サ１５及び画素１６で構成されている。画素１６は、一
方の電極２４と共通電極２０との対向部分とそれ等の間
に保持される表示体である液晶によって形成される。こ
こでば、ＮチャンネルＭＯ８−Ｆ’ＥＴを例にと９説明
する。
第１のＭＯＳ−ＦＥＴ１３は、ゲート信号線１２のゲー
トを圧Ｖｃによりオン又はオフ状態となる。ここで、第
１のＭＯＳ−ＦＥＴ１３がオンするとソース信号線１１
のソース電圧Ｖｓがコンデンサ１５に充電される。
トを圧Ｖｃによりオン又はオフ状態となる。ここで、第
１のＭＯＳ−ＦＥＴ１３がオンするとソース信号線１１
のソース電圧Ｖｓがコンデンサ１５に充電される。
一方、第２のＭＯＳ−ＦＥＴ１４は、コンデンサ１５に
充電された電圧Ｖ ＊ ｔ ｇが第２のＭＯＳ−ＦＥＴ
のしきい値電圧よシも十分高いとオンする。
充電された電圧Ｖ ＊ ｔ ｇが第２のＭＯＳ−ＦＥＴ
のしきい値電圧よシも十分高いとオンする。
この結果、前記したゲート信号−に印加される電圧ｖＧ
が画素１６に加わる。また、コンデンサ１５の充％ＴＬ
圧Ｖ −ｔ ｇ カ第２ （７） ＭＯＳ ＦＥＴ
１４ ノしきい値電圧よシも十分低いと第２のＭＯＳ−
ＦＥＴ１４はカットオフして、これにより画素１６の両
端の電位差はほぼ零となる。
が画素１６に加わる。また、コンデンサ１５の充％ＴＬ
圧Ｖ −ｔ ｇ カ第２ （７） ＭＯＳ ＦＥＴ
１４ ノしきい値電圧よシも十分低いと第２のＭＯＳ−
ＦＥＴ１４はカットオフして、これにより画素１６の両
端の電位差はほぼ零となる。
このように本実施例では、コンデンサ１５は第２のＭＯ
Ｓ−ＦＥＴ１４のしきい値電圧より高い電圧（波高値）
全充電すればよいので、従来の保持コンデンサより小さ
くて良く、占有面積が小さくなる。さらに、第１のＭＯ
Ｓ−ＦＥＴ１３のゲート端子Ｇと第２のＭＯＳ −Ｆ
ＥＴ １４のドレイン端子１４を共通にゲート信号線１
２に接続しているので信号配置！を簡単にすることがで
きる。
Ｓ−ＦＥＴ１４のしきい値電圧より高い電圧（波高値）
全充電すればよいので、従来の保持コンデンサより小さ
くて良く、占有面積が小さくなる。さらに、第１のＭＯ
Ｓ−ＦＥＴ１３のゲート端子Ｇと第２のＭＯＳ −Ｆ
ＥＴ １４のドレイン端子１４を共通にゲート信号線１
２に接続しているので信号配置！を簡単にすることがで
きる。
ここで、第３図に示した表示エレメント回路を用いた表
示パネルの断面図を第４図に示す。この例では、Ｐ型の
シリコン基板３８に各素子を構成している。
示パネルの断面図を第４図に示す。この例では、Ｐ型の
シリコン基板３８に各素子を構成している。
Ｎ０拡散層３５．３２及び２８．２５は第１のＭＯＳ−
ＦＥＴ１３と第２のＭＯＳ−Ｆ’ＥＴ１４のドレイン端
子りとソース端子Ｓとｑ９、ゲート酸化膜３３と２６の
上にあるポリシリコン層３４と２７がそれぞれのＭＯＳ
−ＦＥＴ１３，１４のゲート端子Ｇとなる。Ｎ＋拡散層
３２とポリシリコンＮ２７はＡｔ導体３１で電気的に接
続されている。また、ポリシリコン層３０の下１１１１
１ Ｋあるフィールド酸化膜２９がメモリとなるコンデ
ンサ１５である。一方、Ａｔ導体３６は、ソース信号線
１１となり、Ａｔ電極２４は、画素電極１６の一方の電
極２４となる。３７はＡ／、導体で、ＭＯＳ−ＦＥＴ１
４のドレイン端子をゲート信号線１２に接続する。この
電極の表面には、保護膜２１を施す。さらに、各導体間
は、絶縁膜２３で絶縁する。
ＦＥＴ１３と第２のＭＯＳ−Ｆ’ＥＴ１４のドレイン端
子りとソース端子Ｓとｑ９、ゲート酸化膜３３と２６の
上にあるポリシリコン層３４と２７がそれぞれのＭＯＳ
−ＦＥＴ１３，１４のゲート端子Ｇとなる。Ｎ＋拡散層
３２とポリシリコンＮ２７はＡｔ導体３１で電気的に接
続されている。また、ポリシリコン層３０の下１１１１
１ Ｋあるフィールド酸化膜２９がメモリとなるコンデ
ンサ１５である。一方、Ａｔ導体３６は、ソース信号線
１１となり、Ａｔ電極２４は、画素電極１６の一方の電
極２４となる。３７はＡ／、導体で、ＭＯＳ−ＦＥＴ１
４のドレイン端子をゲート信号線１２に接続する。この
電極の表面には、保護膜２１を施す。さらに、各導体間
は、絶縁膜２３で絶縁する。
これに対し、画素１６のもう一方のＷ、極は、ガラス基
板１９に形成した透明電極２０である。この電極が対向
端子１８となる。
板１９に形成した透明電極２０である。この電極が対向
端子１８となる。
液晶２２は、ネマチック液晶、ネマチック液晶＋２色性
色素、コレステリック−ネマチック相転移液晶＋２色性
色素あるいは、カイラルネマチック液晶＋２色性色素等
の公知のものである。
色素、コレステリック−ネマチック相転移液晶＋２色性
色素あるいは、カイラルネマチック液晶＋２色性色素等
の公知のものである。
次にｍａ図に示したソース信号ｍｌｌに印加される電圧
■８及びゲート信号＃ｊｌ１２に印加される電圧Ｖａの
電圧レベルの条件について説明する。
■８及びゲート信号＃ｊｌ１２に印加される電圧Ｖａの
電圧レベルの条件について説明する。
ゲート信号線１２に印加される電圧ＶａＯ高レベルｋＶ
ａＨとし低レベルをＶＧＬとする。また、ソース信号線
１１に印加される電圧Ｖ８の高レベルをＶｓ）Ｉ低レベ
ルを■ｓＬとする。さらに、第１のＭＯＳ−ＦＥＴ１３
のしきい値電圧をＶＴＩとし、第２のＭＯＳ−ＦＥＴ１
４のしきい値電圧をＶｔ２とする。
ａＨとし低レベルをＶＧＬとする。また、ソース信号線
１１に印加される電圧Ｖ８の高レベルをＶｓ）Ｉ低レベ
ルを■ｓＬとする。さらに、第１のＭＯＳ−ＦＥＴ１３
のしきい値電圧をＶＴＩとし、第２のＭＯＳ−ＦＥＴ１
４のしきい値電圧をＶｔ２とする。
第２のＭＯＳ−ＦＥＴ１４をオン状態とした時、不飽和
領域で動作させるには次式を満足する必要がある。
領域で動作させるには次式を満足する必要がある。
Ｖ 、 Ｌ １−Ｖｔ２ ＞Ｖｃ Ｌ ・・・
・・・・・・・・・・・・・・・（１）但し、Ｖｓｔｇ
ｎコンデンサ１５の電圧（１）式によりＶｌ、Ｌは、は
とんど電圧降下がなく画素１６に伝えられる。
・・・・・・・・・・・・・・・（１）但し、Ｖｓｔｇ
ｎコンデンサ１５の電圧（１）式によりＶｌ、Ｌは、は
とんど電圧降下がなく画素１６に伝えられる。
次に第１のＭＯＳ−ＦＥＴ１３を不飽和領域で動作させ
るには次式を満足する必要がある。
るには次式を満足する必要がある。
ＶＧＨ−Ｖｔ＋ ＞ＶｓＨ・・・・・・・・・・・・・
・・・・・（２）さらに、ｖｆ、ｌのＭＯＳ Ｆ Ｅ
Ｔ １３カＶｃｔテカツトオフ状態となるには次式を満
足する必要がある。
・・・・・（２）さらに、ｖｆ、ｌのＭＯＳ Ｆ Ｅ
Ｔ １３カＶｃｔテカツトオフ状態となるには次式を満
足する必要がある。
ＶＴＩ＞ＴＧＬ ・・・・
・・・・・・・・・・・・・・（３１ところで第１のＭ
ＯＳ−ＦＥＴ１３のゲート端子ＧＫＶａｕが印加される
とコンデンサ１５の両端の電圧Ｖ ｌｔ ”Ｖｓ ｎ
となる。そこで、（１）式と（２）式からＶａｎを求め
ると次式の様になる。
・・・・・・・・・・・・・・（３１ところで第１のＭ
ＯＳ−ＦＥＴ１３のゲート端子ＧＫＶａｕが印加される
とコンデンサ１５の両端の電圧Ｖ ｌｔ ”Ｖｓ ｎ
となる。そこで、（１）式と（２）式からＶａｎを求め
ると次式の様になる。
ＶａＨ＞Ｖｔ＋＋Ｖτ２＋Ｖ′ＧＬ ・・・・・・・・
・・・・・・・・・・（４）この結果、（３）式と（４
）式の条件を満足することで画素６の一方の電極の電圧
はＶＧＬ又はフローティングの状態となる。前者で画素
がオン状態になり、後者で画素がオフ状態になる。
・・・・・・・・・・（４）この結果、（３）式と（４
）式の条件を満足することで画素６の一方の電極の電圧
はＶＧＬ又はフローティングの状態となる。前者で画素
がオン状態になり、後者で画素がオフ状態になる。
次に第３図に於けるゲート信号線に印加される電圧Ｖ（
１％ ソース信号線に印加される電圧Ｖｓｓコンデンサ
電圧ＶｓＬｇ、対向端子電圧（＝ＶＣＭ）及び画素１６
の両端の電圧Ｖ ａ ＋ ｓの具体例について説明する
。
１％ ソース信号線に印加される電圧Ｖｓｓコンデンサ
電圧ＶｓＬｇ、対向端子電圧（＝ＶＣＭ）及び画素１６
の両端の電圧Ｖ ａ ＋ ｓの具体例について説明する
。
第５図は、本発明駆動方法の第１の実施例である。
第５図では、ゲート信号線に印加される電圧ＶａはＶｃ
から±Ｖｂ変化する部分と±ｖ０変化する部分から構成
されている。前者の電圧は表示体である液晶を励起する
ための電圧で後者の電圧のうちＶｃ十Ｖ。は第１のＭＯ
Ｓ−ＦＥＴ１３をオンさせるための電圧であり、Ｖｃ−
Ｖ、は液晶を交流駆動するための電圧である。
から±Ｖｂ変化する部分と±ｖ０変化する部分から構成
されている。前者の電圧は表示体である液晶を励起する
ための電圧で後者の電圧のうちＶｃ十Ｖ。は第１のＭＯ
Ｓ−ＦＥＴ１３をオンさせるための電圧であり、Ｖｃ−
Ｖ、は液晶を交流駆動するための電圧である。
ゲート電圧ｖＧがＶｃ ＋Ｖ −（＝ＶＧＨ） ｆ）時
ソース信号線に印加される電圧ＶＢがＶＩＩＨとなると
コンデンサ電圧Ｖ ｓ ｔ ｇ ＝Ｖｌｌ Ｈとなシ逆
ＫＶｓカＶｇｔ（７）時Ｖｓｔｇ＝ＶｇＬ となる。
ソース信号線に印加される電圧ＶＢがＶＩＩＨとなると
コンデンサ電圧Ｖ ｓ ｔ ｇ ＝Ｖｌｌ Ｈとなシ逆
ＫＶｓカＶｇｔ（７）時Ｖｓｔｇ＝ＶｇＬ となる。
前者で第２のＭＯＳ−ＦＥＴ１４はオンして後者でカッ
トオフする。
トオフする。
一方、対向端子電圧ＶＣＭをＶｃ（＝一定電圧）とする
と画素６に加わる電圧Ｖ ａ Ｉｍは、±Ｖｂの（Ｖａ
ｎＶ。）が印加されるのぜ嘲乳５−ＦＥＴ讐４のソース
Ｓの電圧はΔＶだけカットされることが原因である。従
ってΔＶ／２Ｎだけの直流成分が画素に加わることにな
る。（Ｎ＝走査線数］しかし、例えば一般的な値として
ΔＶ＝５Ｖ、Ｎ−２００とすると直流電圧成分は２５ｍ
Ｖとなるが、実用的に問題とならない。
と画素６に加わる電圧Ｖ ａ Ｉｍは、±Ｖｂの（Ｖａ
ｎＶ。）が印加されるのぜ嘲乳５−ＦＥＴ讐４のソース
Ｓの電圧はΔＶだけカットされることが原因である。従
ってΔＶ／２Ｎだけの直流成分が画素に加わることにな
る。（Ｎ＝走査線数］しかし、例えば一般的な値として
ΔＶ＝５Ｖ、Ｎ−２００とすると直流電圧成分は２５ｍ
Ｖとなるが、実用的に問題とならない。
なお、画素６は電圧Ｖ ４１ ＠の状態によりオン又は
オフの２状態をとる。従って画素がオン状態であるとき
の実効電圧Ｖｇｌは となＬ／Ｖｓｔが表示体である液晶のしきい値電圧より
大きくなるようにＶ ｂ ｆ選べば良い。
オフの２状態をとる。従って画素がオン状態であるとき
の実効電圧Ｖｇｌは となＬ／Ｖｓｔが表示体である液晶のしきい値電圧より
大きくなるようにＶ ｂ ｆ選べば良い。
第６凶は本発明駆動方法の第２の実施例である。
第６図に示した波形は、対向端子電圧ＶＣＭをＶｃから
±Ｖｂだけ変化させたところに特徴がある。最終的に画
素に加わる電圧は第５図と同じである。
±Ｖｂだけ変化させたところに特徴がある。最終的に画
素に加わる電圧は第５図と同じである。
第７図は本発明駆動方法の第３の実施例である。
第７図に示した波形の特徴は、表示体である液晶の励起
電圧を侍右ためにゲート信号線に印加される電圧Ｖｏ及
び対向端子電圧■ｃＭ共に交流化していることである。
電圧を侍右ためにゲート信号線に印加される電圧Ｖｏ及
び対向端子電圧■ｃＭ共に交流化していることである。
このため、第５図及び第６図に示した方式よりゲート信
号−に印加される電圧ＶｏのＶｂ電圧を低くすることが
できる。
号−に印加される電圧ＶｏのＶｂ電圧を低くすることが
できる。
第８図に本発明マトリクス表示装置全体を示す一実施例
を示す。
を示す。
クロックパルスＣＰに同期して画像信号りはシフトレジ
スタ４０で直列信舟から並列信号に変換されてラインメ
モーリ４１に一時保持される。
スタ４０で直列信舟から並列信号に変換されてラインメ
モーリ４１に一時保持される。
一方、走査回路４２でフレームスタート信号ＦＳＴ、ラ
インスタート信号ＬＳＴに同期して走査信号Ｓ、〜Ｓ、
を発生させさらに、ゲート駆動回路４３でゲート信号線
に印加される電圧■。１〜Ｖａｌｌを発生する。そして
、各表示エレメント１０内のコンデンサには線順次走査
方式で画像データを書き込む。
インスタート信号ＬＳＴに同期して走査信号Ｓ、〜Ｓ、
を発生させさらに、ゲート駆動回路４３でゲート信号線
に印加される電圧■。１〜Ｖａｌｌを発生する。そして
、各表示エレメント１０内のコンデンサには線順次走査
方式で画像データを書き込む。
また、対向端子電圧Ｖｃｓｌｄｔ信号Ｍに同期して対向
端子電圧発生回路４４で発生する。。
端子電圧発生回路４４で発生する。。
第９図、第１０図は本発明駆動方法の第４の実施例であ
り、第８図に示した信号のタイムチャート図である。ゲ
ート信号に印加される電圧ＶＧＩ〜Ｖａｎ及び対向端子
電圧ＶｃｗＦｉ第７図に示した第３の実施例に従ったも
のであるが、第１、第２の実施例でも良い。
り、第８図に示した信号のタイムチャート図である。ゲ
ート信号に印加される電圧ＶＧＩ〜Ｖａｎ及び対向端子
電圧ＶｃｗＦｉ第７図に示した第３の実施例に従ったも
のであるが、第１、第２の実施例でも良い。
ソース信号源に印加される電圧Ｖｓｌ〜ＶＢｌｌ、は、
ゲート信号線に印加される電圧Ｖｃｌ〜Ｖｃ２ がＶｃ
十Ｖ’ｂの電圧となった時にＶ８Ｍ又はＶｓｔ、を印加
する。この結果、画素がオン又はオフ状態となる。
ゲート信号線に印加される電圧Ｖｃｌ〜Ｖｃ２ がＶｃ
十Ｖ’ｂの電圧となった時にＶ８Ｍ又はＶｓｔ、を印加
する。この結果、画素がオン又はオフ状態となる。
例えば第５図に示したＶａＩｍ電圧にΔ■のアンバラン
スが生ずるが、本実施例によれば画素に直流電圧成分が
加わらないようにゲート電圧Ｖａの内Ｖｃ−Ｖ。をΔ■
だけ大きくして、Ｖｃ−Ｖ、十ΔＶとするので前記した
問題点ｔＳ決することができる。同様な事が第５鴫第６
図の波形にも適用できることはいうまでもない。
スが生ずるが、本実施例によれば画素に直流電圧成分が
加わらないようにゲート電圧Ｖａの内Ｖｃ−Ｖ。をΔ■
だけ大きくして、Ｖｃ−Ｖ、十ΔＶとするので前記した
問題点ｔＳ決することができる。同様な事が第５鴫第６
図の波形にも適用できることはいうまでもない。
本実施例に於いては、表示体は液晶を例にとって説明し
たが、これに限らず、ＰＬＺＴ、ＥＣ。
たが、これに限らず、ＰＬＺＴ、ＥＣ。
ＥＬ等の表示体を用いても本発明は適用できる。
また、ＭＯＳ−ＰＥＴに限らず、バイポーラトランジス
タ等、少なくとも３端子を有する半導体スイッチであれ
ば良い。
タ等、少なくとも３端子を有する半導体スイッチであれ
ば良い。
以上述べたように、本発明によればコンデンサの占有面
積を小さくすることができる。さらに、本発明によれば
放電時定数が小さいという液晶の特性に左右されること
なく安定した駆動電圧を発生することができ高コントラ
ス化、高速化が達成できる。
積を小さくすることができる。さらに、本発明によれば
放電時定数が小さいという液晶の特性に左右されること
なく安定した駆動電圧を発生することができ高コントラ
ス化、高速化が達成できる。
さらに、表示体の励起電圧と走査電圧を混合させる駆動
方式としているため信号配線を非常に簡単にすることが
でき表示パネルの高信頼化を達成できる。
方式としているため信号配線を非常に簡単にすることが
でき表示パネルの高信頼化を達成できる。
第１図は従来の表示エレメントの慣成例、第２図は第１
図に示した回路の動作状態図、第３図は本発明マトリク
ス表示装置の一実施例を示す図、第４図は第３図を実現
するための構造図、第５図〜第７図は、本発明駆動方法
の第１、第２、第３の実施例を示す図、第８図は、本発
明マトリクス表示装置全体を示す一実施例、第９図、第
１０図は、本発明駆動方法の第４の実施例である。 １．１０・・・表示エレメント、２．１１・・・ソース
信号源、３．１２・・・ゲート信号線、６，１６・・・
画素、拓 １ 図 率 ２図 第３国 第５ｍ 第 ｉＤ 桁７国 第 ８ｍ ４ 第 ｑ 図 拓 ／θ ｍ
図に示した回路の動作状態図、第３図は本発明マトリク
ス表示装置の一実施例を示す図、第４図は第３図を実現
するための構造図、第５図〜第７図は、本発明駆動方法
の第１、第２、第３の実施例を示す図、第８図は、本発
明マトリクス表示装置全体を示す一実施例、第９図、第
１０図は、本発明駆動方法の第４の実施例である。 １．１０・・・表示エレメント、２．１１・・・ソース
信号源、３．１２・・・ゲート信号線、６，１６・・・
画素、拓 １ 図 率 ２図 第３国 第５ｍ 第 ｉＤ 桁７国 第 ８ｍ ４ 第 ｑ 図 拓 ／θ ｍ
Claims (1)
- 【特許請求の範囲】 １、一方の基板に設けられた複数個の一方の電極と他方
の基板に設けられた共通電極との対向部分と、それ等の
間に保持される表示体とにふって形成される画素が全体
としてマトリクス状をなすものを時分割駆動するものに
２於いて、上記一対の基板のうち少なくとも一方に複数
個のゲート信号蛛と、上記ゲート信号線と直交する・複
数個のソース１８号巌ヲ設け、かつ上記ゲート信号線と
上記ソース信号線との各交点に少なくとも３端子を有す
るｇｌの半導体スイッチと少なくとも３端子を有するｗ
Ｊ２の半導体スイッチとコンデンサを設け、上記グー）
ｆｆ１号ｆＩＪハ上記第１の半導体スイッチの制御端子
と上Ｈｒ２ｍ２の半導体スイッチの一方Ω主端子とに接
続し、上記ソース信号線は上記第ｌの半導体スイッチの
一方の、主端子に接続しく上記第１の半導体スイッチの
他方の主端子は上記コンデンサと、該コンデンサと並列
に設けられた第２の半導体スイッチの制御端子とに接続
し、上記第２のに接続することを特徴とするマトリクス
表示装置。 ２、特許請求の範囲第１項に於いて、表示体は液晶であ
ることを特徴とするマトリクス表示装置。 ３、特許請求の範囲第１項に於いて、半導体スイッチは
電界効果トランジスタであること’ｌ徴とするマトリク
ス表示装置。 ４、一方の基板に設けられた複数個の一方の電極と他方
の基板に設けられた共通電極との対向部分と、それ等の
間に保持される表示体とによって形成される画素が全体
としてマトリクス状をなし、上記一対の基板のう蔦少な
くとも一方に複数−のゲート信号煉と、上記ゲート信号
廟と直交する複数個のソース信号＝’を設け、かつ上記
ゲート信号線と上記ソース信号線との各交点に少なくと
も３端子を有する第１の半導体スイッチと少なくとも３
端子を有する第２の半導体スイッチとコンデンサを設け
、上記ゲート信豊庫は上記第１の半導体スイッチの制御
端子と上記第２の半導体スイッチの一方の主端子とに接
続し、上記ソース信号＋１８１は上記第１の半導体スイ
ッチの一方の主端子に接続し、上記第１の半導体スイッ
チの他方の主端子は上記コンデンサと、該コンデンサと
並列に設けられた第２の半導体スイッチの制御端子とに
接続し、上記第２の半導体スイッチの他方の主端子は上
記一方の電極に接続するものを時分割駆動するものに於
いて、選択された上記ゲート信号線には上記第１の半導
体スイッチのしきい値電圧Ｖｔｓよ−り大きい電圧ＶＧ
Ｈを、選択されない上記ゲート信号線には上記ＶＴＩよ
シ小さい電圧Ｖｏｔ、ｆ：、選択された上記ソース信号
線には上記第２の半導体スイッチのしきい値電圧Ｖｒ２
より大きい電圧Ｖｓｎを、選択されない上記ソース信号
′蛛には上記Ｖｔ２より小さい電圧ＶａＬをそれぞれ印
加することｅ％徴とするマトリクス表示装置の駆動方法
。 ５、特許請求の範囲第４項に於いて、上記ゲート信号線
に印加する電圧信号と共通電極に印加する電圧信号のう
ち少なくとも一方には、上記表示体を励起する電圧信号
が重畳されることを特徴とするマトリクス表示装−〇駆
動方法。 ６、特許請求の範囲第４項に於いて、 Ｖｃ ｕ ＞ＶＴ ｓ 十ＶＴ ｔ ＋Ｖｃ Ｌである
ことを特徴とするマトリクス表示装置の駆動方法。 ７、特許請求の範囲第４項から第６項に於いて、表示体
は液晶であることを特徴とするマトリクス表示装置の駆
動方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56172733A JPS5875194A (ja) | 1981-10-30 | 1981-10-30 | マトリクス表示装置及び駆動方法 |
| US06/427,585 US4532506A (en) | 1981-10-30 | 1982-09-29 | Matrix display and driving method therefor |
| DE8282109892T DE3271845D1 (en) | 1981-10-30 | 1982-10-26 | Matrix display and driving method therefor |
| EP82109892A EP0079496B1 (en) | 1981-10-30 | 1982-10-26 | Matrix display and driving method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56172733A JPS5875194A (ja) | 1981-10-30 | 1981-10-30 | マトリクス表示装置及び駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5875194A true JPS5875194A (ja) | 1983-05-06 |
| JPH0334077B2 JPH0334077B2 (ja) | 1991-05-21 |
Family
ID=15947304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56172733A Granted JPS5875194A (ja) | 1981-10-30 | 1981-10-30 | マトリクス表示装置及び駆動方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4532506A (ja) |
| EP (1) | EP0079496B1 (ja) |
| JP (1) | JPS5875194A (ja) |
| DE (1) | DE3271845D1 (ja) |
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| JPS6083477A (ja) * | 1983-10-13 | 1985-05-11 | Sharp Corp | 液昇表示装置の駆動回路 |
| JPS60182488A (ja) * | 1984-02-29 | 1985-09-18 | 日本電気株式会社 | 駆動用電子回路 |
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- 1982-10-26 DE DE8282109892T patent/DE3271845D1/de not_active Expired
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