JPH09101875A - Ｖｒａｍ駆動方式 - Google Patents
Ｖｒａｍ駆動方式Info
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- JPH09101875A JPH09101875A JP7260506A JP26050695A JPH09101875A JP H09101875 A JPH09101875 A JP H09101875A JP 7260506 A JP7260506 A JP 7260506A JP 26050695 A JP26050695 A JP 26050695A JP H09101875 A JPH09101875 A JP H09101875A
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Abstract
(57)【要約】
【課題】 連続画像データでも、読み出し用水平同期信
号が入力されると、直ちにデータを転送し、画面に１ラ
イン前のデータが現れることのない安定した画面の得ら
れるＶＲＡＭ駆動方式を提供することを目的とする。 【解決手段】 Ａ／Ｄ変換部１よりの映像データを交互
に記憶し、順次読み出す２個のラインメモリ２と、前記
読み出す画像データを各々記憶する２個のＶＲＡＭ３
と、書き込み用クロック信号を生成するクロック発生部
５と、前記ラインメモリの書き込み用イネーブル信号を
生成するするラインメモリ駆動部６と、前記外部水平同
期信号、書き込み用クロック信号および、読み出し用水
平同期信号を入力し、前記２個のラインメモリの読み出
し用イネーブル信号、２個のＶＲＡＭの転送タイミング
信号および読み出し用クロック信号、ＶＲＡＭ読み出し
用イネーブル信号等を生成するメモリ駆動部７とで構成
した。
号が入力されると、直ちにデータを転送し、画面に１ラ
イン前のデータが現れることのない安定した画面の得ら
れるＶＲＡＭ駆動方式を提供することを目的とする。 【解決手段】 Ａ／Ｄ変換部１よりの映像データを交互
に記憶し、順次読み出す２個のラインメモリ２と、前記
読み出す画像データを各々記憶する２個のＶＲＡＭ３
と、書き込み用クロック信号を生成するクロック発生部
５と、前記ラインメモリの書き込み用イネーブル信号を
生成するするラインメモリ駆動部６と、前記外部水平同
期信号、書き込み用クロック信号および、読み出し用水
平同期信号を入力し、前記２個のラインメモリの読み出
し用イネーブル信号、２個のＶＲＡＭの転送タイミング
信号および読み出し用クロック信号、ＶＲＡＭ読み出し
用イネーブル信号等を生成するメモリ駆動部７とで構成
した。
Description
【０００１】
【産業上の利用分野】本発明は、ＶＲＡＭ駆動方式に係
わり、とくに、入力する映像データが連続しており、ブ
ランキング期間が無い信号を記憶するものに関する。
わり、とくに、入力する映像データが連続しており、ブ
ランキング期間が無い信号を記憶するものに関する。
【０００２】
【従来の技術】従来、ＶＲＡＭを使用して、画像データ
の書き込み、読みだしを非同期で行う場合、図５に示す
ように、Ａ／Ｄ変換部と、データ２分割部と、２個のＶ
ＲＡＭと、データ加算部と、外部ＨＤ（ＨＤｗ）に同期
するクロック（ＣＫｗ）を生成するクロック発生部と、
該クロック発生部よりのクロック（ＣＫｗ）を１／ｎに
分周する１／ｎ分周部と、前記クロック（ＣＫｗ）、１
／ｎクロック（ＣＫ／ｎ）、読み出し用ＨＤ（ＨＤｒ）
を入力して前記ＶＲＡＭを駆動する駆動用信号を生成す
るメモリ駆動部とでなり、クロック（ＣＫｗ）でＡ／Ｄ
変換した画像データを１／ｎクロック（ＣＫ／ｎ）で２
分割して２個のＶＲＡＭに各々書き込み、一方のＶＲＡ
Ｍに書き込み中に他のＶＲＡＭのＤＲＡＭからＳＡＭへ
のデータ転送を行うようにし、２個のＶＲＡＭより読み
出すデータを合成して出力するようにしていた。しかし
この構成では、図６のタイミングチャートに示すよう
に、読み出し用ＨＤが入力されると、ＳＡＭに記憶する
データを先頭から読み出し始めるが、ＤＲＡＭに書き込
み中のＶＲＡＭのＳＡＭからは１ライン前のデータが読
み出され、ＤＲＡＭへの書き込みが終了すると、新しい
ラインのデータをＤＲＡＭからＳＡＭに転送し、転送終
了後、新しいラインのデータが読み出されることにな
る。従って、１ライン前のデータが読み出されている間
はブランキング信号でマスクして、前のデータが画面に
現れないようにしているが、転送終了までの時間が長い
とブランキング期間を過ぎても前のデータが読み出され
るため、画面に１ライン前のデータが現れるという問題
があった。また、入力する映像データが連続しており、
ブランキング期間が無い場合には、全く対応出来なかっ
た。
の書き込み、読みだしを非同期で行う場合、図５に示す
ように、Ａ／Ｄ変換部と、データ２分割部と、２個のＶ
ＲＡＭと、データ加算部と、外部ＨＤ（ＨＤｗ）に同期
するクロック（ＣＫｗ）を生成するクロック発生部と、
該クロック発生部よりのクロック（ＣＫｗ）を１／ｎに
分周する１／ｎ分周部と、前記クロック（ＣＫｗ）、１
／ｎクロック（ＣＫ／ｎ）、読み出し用ＨＤ（ＨＤｒ）
を入力して前記ＶＲＡＭを駆動する駆動用信号を生成す
るメモリ駆動部とでなり、クロック（ＣＫｗ）でＡ／Ｄ
変換した画像データを１／ｎクロック（ＣＫ／ｎ）で２
分割して２個のＶＲＡＭに各々書き込み、一方のＶＲＡ
Ｍに書き込み中に他のＶＲＡＭのＤＲＡＭからＳＡＭへ
のデータ転送を行うようにし、２個のＶＲＡＭより読み
出すデータを合成して出力するようにしていた。しかし
この構成では、図６のタイミングチャートに示すよう
に、読み出し用ＨＤが入力されると、ＳＡＭに記憶する
データを先頭から読み出し始めるが、ＤＲＡＭに書き込
み中のＶＲＡＭのＳＡＭからは１ライン前のデータが読
み出され、ＤＲＡＭへの書き込みが終了すると、新しい
ラインのデータをＤＲＡＭからＳＡＭに転送し、転送終
了後、新しいラインのデータが読み出されることにな
る。従って、１ライン前のデータが読み出されている間
はブランキング信号でマスクして、前のデータが画面に
現れないようにしているが、転送終了までの時間が長い
とブランキング期間を過ぎても前のデータが読み出され
るため、画面に１ライン前のデータが現れるという問題
があった。また、入力する映像データが連続しており、
ブランキング期間が無い場合には、全く対応出来なかっ
た。
【０００３】
【発明が解決しようとする課題】本発明は以上述べた問
題点を解決し、画像データが連続していてブランキング
が無くとも、読み出し用水平同期信号（ＨＤｒ）が入力
されると、直ちにＤＲＡＭからＳＡＭへデータを転送
し、画面に１ライン前のデータが現れることのない安定
した画面の得られるＶＲＡＭ駆動方式を提供することを
目的としている。
題点を解決し、画像データが連続していてブランキング
が無くとも、読み出し用水平同期信号（ＨＤｒ）が入力
されると、直ちにＤＲＡＭからＳＡＭへデータを転送
し、画面に１ライン前のデータが現れることのない安定
した画面の得られるＶＲＡＭ駆動方式を提供することを
目的としている。
【０００４】
【課題を解決するための手段】本発明は上述の課題を解
決するため、第１の発明は、映像信号をデジタル信号に
変換するＡ／Ｄ変換部と、該Ａ／Ｄ変換部よりの映像デ
ータを交互に記憶し、該記憶した画像データを所定のタ
イミングで順次読み出す２個のラインメモリと、該２個
のラインメモリよりの画像データを各々記憶する２個の
ＶＲＡＭ（ビデオＲＡＭ）と、外部水平同期信号（ＨＤ
ｗ）よりＡ／Ｄ変換部等に使用する書き込み用クロック
信号（ＣＫｗ）を生成するクロック発生部と、前記クロ
ック信号（ＣＫｗ）より前記ラインメモリの書き込み用
イネーブル信号（Ｅｗｌ１，Ｅｗｌ２）を生成するする
ラインメモリ書き込み駆動部と、前記外部水平同期信号
（ＨＤｗ）、書き込み用クロック信号（ＣＫｗ）およ
び、読み出し用水平同期信号（ＨＤｒ）を入力し、前記
２個のラインメモリの読み出し用イネーブル信号（Ｅｒ
ｌ１，Ｅｒｌ２）、２個のＶＲＡＭの転送タイミング信
号（Ｐｔ１，Ｐｔ２）および読み出し用クロック信号
（ＣＫｒ）、ＶＲＡＭ読み出し用イネーブル信号（Ｅｒ
ｖ１，Ｅｒｖ２）等を生成するメモリ駆動部とで構成し
た。
決するため、第１の発明は、映像信号をデジタル信号に
変換するＡ／Ｄ変換部と、該Ａ／Ｄ変換部よりの映像デ
ータを交互に記憶し、該記憶した画像データを所定のタ
イミングで順次読み出す２個のラインメモリと、該２個
のラインメモリよりの画像データを各々記憶する２個の
ＶＲＡＭ（ビデオＲＡＭ）と、外部水平同期信号（ＨＤ
ｗ）よりＡ／Ｄ変換部等に使用する書き込み用クロック
信号（ＣＫｗ）を生成するクロック発生部と、前記クロ
ック信号（ＣＫｗ）より前記ラインメモリの書き込み用
イネーブル信号（Ｅｗｌ１，Ｅｗｌ２）を生成するする
ラインメモリ書き込み駆動部と、前記外部水平同期信号
（ＨＤｗ）、書き込み用クロック信号（ＣＫｗ）およ
び、読み出し用水平同期信号（ＨＤｒ）を入力し、前記
２個のラインメモリの読み出し用イネーブル信号（Ｅｒ
ｌ１，Ｅｒｌ２）、２個のＶＲＡＭの転送タイミング信
号（Ｐｔ１，Ｐｔ２）および読み出し用クロック信号
（ＣＫｒ）、ＶＲＡＭ読み出し用イネーブル信号（Ｅｒ
ｖ１，Ｅｒｖ２）等を生成するメモリ駆動部とで構成し
た。
【０００５】第２の発明は、映像信号をデジタル信号に
変換するＡ／Ｄ変換部と、該Ａ／Ｄ変換部よりの映像デ
ータを順次記憶し、該記憶した画像データを所定のタイ
ミングで順次読み出すラインメモリと、該ラインメモリ
より読み出す画像データを記憶するＶＲＡＭ（ビデオＲ
ＡＭ）と、外部水平同期信号（ＨＤｗ）よりＡ／Ｄ変換
部等に使用する書き込み用クロック信号（ＣＫｗ）を生
成するクロック発生部と、前記外部水平同期信号（ＨＤ
ｗ）、書き込み用クロック信号（ＣＫｗ）および、読み
出し用水平同期信号（ＨＤｒ）を入力し、前記ラインメ
モリの読み出し用クロック信号（ＣＫｒｌ）、ラインメ
モリの読み出し用イネーブル信号（Ｅｒｌ）、ＶＲＡＭ
の転送タイミング信号（Ｐｔ）および読み出し用クロッ
ク信号（ＣＫｒｖ）等を生成するメモリ駆動部とで構成
した。
変換するＡ／Ｄ変換部と、該Ａ／Ｄ変換部よりの映像デ
ータを順次記憶し、該記憶した画像データを所定のタイ
ミングで順次読み出すラインメモリと、該ラインメモリ
より読み出す画像データを記憶するＶＲＡＭ（ビデオＲ
ＡＭ）と、外部水平同期信号（ＨＤｗ）よりＡ／Ｄ変換
部等に使用する書き込み用クロック信号（ＣＫｗ）を生
成するクロック発生部と、前記外部水平同期信号（ＨＤ
ｗ）、書き込み用クロック信号（ＣＫｗ）および、読み
出し用水平同期信号（ＨＤｒ）を入力し、前記ラインメ
モリの読み出し用クロック信号（ＣＫｒｌ）、ラインメ
モリの読み出し用イネーブル信号（Ｅｒｌ）、ＶＲＡＭ
の転送タイミング信号（Ｐｔ）および読み出し用クロッ
ク信号（ＣＫｒｖ）等を生成するメモリ駆動部とで構成
した。
【０００６】
【作用】以上のように構成したので、本発明のＶＲＡＭ
駆動方式によれば、第１の発明では、入力する映像信号
をＡ／Ｄ変換して得た映像データを画素単位で交互に２
個のラインメモリに書き込み、書き込み時と同じクロッ
ク信号で、１ラインづつ各々読み出すことにより時間を
圧縮し、各々読み出した映像データを２個のＶＲＡＭに
各々書き込むようにし、読み出し用水平同期信号が入力
すると、直ちに前記ラインメモリよりの読み出しを禁止
してラインメモリにデータを蓄積しておくと同時に、Ｖ
ＲＡＭ中のＤＲＡＭからＳＡＭへデータを転送し、転送
完了すると、ラインメモリよりの読み出しを再開し、１
ライン分のデータは、外部水平同期信号１Ｈ期間以内に
読み出して、ＶＲＡＭに書き込むようにし、前記２個の
ＶＲＡＭ中のＳＡＭから映像データを交互に読み出して
合成し、出力するようにしている。
駆動方式によれば、第１の発明では、入力する映像信号
をＡ／Ｄ変換して得た映像データを画素単位で交互に２
個のラインメモリに書き込み、書き込み時と同じクロッ
ク信号で、１ラインづつ各々読み出すことにより時間を
圧縮し、各々読み出した映像データを２個のＶＲＡＭに
各々書き込むようにし、読み出し用水平同期信号が入力
すると、直ちに前記ラインメモリよりの読み出しを禁止
してラインメモリにデータを蓄積しておくと同時に、Ｖ
ＲＡＭ中のＤＲＡＭからＳＡＭへデータを転送し、転送
完了すると、ラインメモリよりの読み出しを再開し、１
ライン分のデータは、外部水平同期信号１Ｈ期間以内に
読み出して、ＶＲＡＭに書き込むようにし、前記２個の
ＶＲＡＭ中のＳＡＭから映像データを交互に読み出して
合成し、出力するようにしている。
【０００７】また、第２の発明では、入力する映像信号
をＡ／Ｄ変換して得た映像データをラインメモリに書き
込み、書き込み時より早いクロック信号で、１ラインづ
つ読み出すことにより時間を圧縮し、読み出した映像デ
ータをＶＲＡＭに書き込むようにし、読み出し用水平同
期信号が入力すると、直ちに前記ラインメモリよりの読
み出しを禁止してラインメモリにデータを蓄積しておく
と同時に、ＶＲＡＭ中のＤＲＡＭからＳＡＭへデータを
転送し、転送完了すると、ラインメモリよりの読み出し
を再開し、１ライン分のデータは、外部水平同期信号１
Ｈ期間以内に読み出して、ＶＲＡＭに書き込むように
し、前記ＶＲＡＭ中のＳＡＭから映像データを順次読み
出して出力するようにしている。
をＡ／Ｄ変換して得た映像データをラインメモリに書き
込み、書き込み時より早いクロック信号で、１ラインづ
つ読み出すことにより時間を圧縮し、読み出した映像デ
ータをＶＲＡＭに書き込むようにし、読み出し用水平同
期信号が入力すると、直ちに前記ラインメモリよりの読
み出しを禁止してラインメモリにデータを蓄積しておく
と同時に、ＶＲＡＭ中のＤＲＡＭからＳＡＭへデータを
転送し、転送完了すると、ラインメモリよりの読み出し
を再開し、１ライン分のデータは、外部水平同期信号１
Ｈ期間以内に読み出して、ＶＲＡＭに書き込むように
し、前記ＶＲＡＭ中のＳＡＭから映像データを順次読み
出して出力するようにしている。
【０００８】
【実施例】以下、図面に基づいて本発明によるＶＲＡＭ
駆動方式を詳細に説明する。図１は本発明によるＶＲＡ
Ｍ駆動方式の第１の発明の一実施例を示すブロック図で
ある。図において、１はＡ／Ｄ変換部で、入力する映像
信号（Ｓｖ）をデジタル信号に変換して映像データ（Ｄ
ｗ）を出力している。２ａ，２ｂは２個のラインメモリ
で、前記Ａ／Ｄ変換部１よりの映像データ（Ｄｗ）を１
画素単位で交互に書き込み、１ライン分書き終わると、
読み出し用イネーブル信号（Ｅｒｌ１，Ｅｒｌ２）で各
々制御して順次読み出すようにしている。３ａ，３ｂは
２個のＶＲＡＭで、各々ＤＲＡＭ３ａａ，ＳＡＭ３ａｂ
および、ＤＲＡＭ３ｂａ，ＳＡＭ３ｂｂで構成し、前記
ラインメモリ２ａおよびラインメモリ２ｂより読み出す
映像データを各々所定のＤＲＡＭに記憶し、ＤＲＡＭよ
りのデータをＳＡＭに１ラインづつ転送し、ＳＡＭより
順次よみだして出力している。４は映像データ合成部
で、前記２個のＶＲＡＭ３ａ，ＶＲＡＭ３ｂよりの映像
データを合成して出力している。
駆動方式を詳細に説明する。図１は本発明によるＶＲＡ
Ｍ駆動方式の第１の発明の一実施例を示すブロック図で
ある。図において、１はＡ／Ｄ変換部で、入力する映像
信号（Ｓｖ）をデジタル信号に変換して映像データ（Ｄ
ｗ）を出力している。２ａ，２ｂは２個のラインメモリ
で、前記Ａ／Ｄ変換部１よりの映像データ（Ｄｗ）を１
画素単位で交互に書き込み、１ライン分書き終わると、
読み出し用イネーブル信号（Ｅｒｌ１，Ｅｒｌ２）で各
々制御して順次読み出すようにしている。３ａ，３ｂは
２個のＶＲＡＭで、各々ＤＲＡＭ３ａａ，ＳＡＭ３ａｂ
および、ＤＲＡＭ３ｂａ，ＳＡＭ３ｂｂで構成し、前記
ラインメモリ２ａおよびラインメモリ２ｂより読み出す
映像データを各々所定のＤＲＡＭに記憶し、ＤＲＡＭよ
りのデータをＳＡＭに１ラインづつ転送し、ＳＡＭより
順次よみだして出力している。４は映像データ合成部
で、前記２個のＶＲＡＭ３ａ，ＶＲＡＭ３ｂよりの映像
データを合成して出力している。
【０００９】５はクロック発生部で、外部水平同期信号
（ＨＤｗ）をＮ倍してＡ／Ｄ変換等に使用する書き込み
用クロック信号（ＣＫｗ）を生成して出力している。６
はラインメモリ書き込み用駆動部で、前記書き込み用ク
ロック信号（ＣＫｗ）を１／２分周して１／２クロック
信号（１／２ＣＫｗ）を生成する分周部６ａと、該１／
２クロック信号（１／２ＣＫｗ）を反転するインバータ
６ｂとで構成し、前記１／２クロック信号（１／２ＣＫ
ｗ）およびその反転信号を前記ラインメモリ２ａ，ライ
ンメモリ２ｂの書き込み用イネーブル信号として出力し
ている。７はメモリ駆動部で、前記外部水平同期信号
（ＨＤｗ）、書き込み用クロック信号（ＣＫｗ）およ
び、読み出し用水平同期信号（ＨＤｒ）を入力し、前記
２個のラインメモリ２ａ，２ｂの読み出し用イネーブル
信号（Ｅｒｌ１，Ｅｒｌ２）、２個のＶＲＡＭ駆動用の
転送タイミング信号（Ｐｔ１，Ｐｔ２）およびＶＲＡＭ
読み出し用イネーブル信号（Ｅｒｖ１，Ｅｒｖ２）を生
成している。
（ＨＤｗ）をＮ倍してＡ／Ｄ変換等に使用する書き込み
用クロック信号（ＣＫｗ）を生成して出力している。６
はラインメモリ書き込み用駆動部で、前記書き込み用ク
ロック信号（ＣＫｗ）を１／２分周して１／２クロック
信号（１／２ＣＫｗ）を生成する分周部６ａと、該１／
２クロック信号（１／２ＣＫｗ）を反転するインバータ
６ｂとで構成し、前記１／２クロック信号（１／２ＣＫ
ｗ）およびその反転信号を前記ラインメモリ２ａ，ライ
ンメモリ２ｂの書き込み用イネーブル信号として出力し
ている。７はメモリ駆動部で、前記外部水平同期信号
（ＨＤｗ）、書き込み用クロック信号（ＣＫｗ）およ
び、読み出し用水平同期信号（ＨＤｒ）を入力し、前記
２個のラインメモリ２ａ，２ｂの読み出し用イネーブル
信号（Ｅｒｌ１，Ｅｒｌ２）、２個のＶＲＡＭ駆動用の
転送タイミング信号（Ｐｔ１，Ｐｔ２）およびＶＲＡＭ
読み出し用イネーブル信号（Ｅｒｖ１，Ｅｒｖ２）を生
成している。
【００１０】図２は本発明によるＶＲＡＭ駆動方式の第
２の発明の一実施例を示すブロック図である。図におい
て、図１と同じ機能のものは同じ記号を使用している。
２はラインメモリで、前記Ａ／Ｄ変換部１よりの映像デ
ータ（Ｄｗ）をクロック発生部５よりの書き込み用クロ
ック信号（ＣＫｗ）のタイミングで書き込み、１ライン
分書き終わると、書き込み用クロック信号（ＣＫｗ）の
約２倍の周波数の読み出し用クロック信号（ＣＫｒｌ）
タイミングと、読み出し用イネーブル信号（Ｅｒｌ１，
Ｅｒｌ２）で制御して順次読み出すようにしている。３
はＶＲＡＭで、ＤＲＡＭ３１とＳＡＭ３２とで構成し、
前記ラインメモリ２より読み出す映像データ（Ｄｒ）を
ＤＲＡＭ３１に書き込み、転送タイミングでＤＲＡＭ３
１よりＳＡＭ３２に１ラインづつデータを転送し、ＳＡ
Ｍより順次読み出すようにしている。８はメモリ駆動部
で、前記外部水平同期信号（ＨＤｗ）、書き込み用クロ
ック信号（ＣＫｗ）および、読み出し用水平同期信号
（ＨＤｒ）を入力し、前記ラインメモリ２の読み出し用
クロック信号（ＣＫｒｌ）、読み出し用イネーブル信号
（Ｅｒｌ）、ＶＲＡＭ駆動用の転送タイミング信号（Ｐ
ｔ）およびＶＲＡＭ読み出し用クロック信号（ＣＫｒ
ｖ）を生成している。
２の発明の一実施例を示すブロック図である。図におい
て、図１と同じ機能のものは同じ記号を使用している。
２はラインメモリで、前記Ａ／Ｄ変換部１よりの映像デ
ータ（Ｄｗ）をクロック発生部５よりの書き込み用クロ
ック信号（ＣＫｗ）のタイミングで書き込み、１ライン
分書き終わると、書き込み用クロック信号（ＣＫｗ）の
約２倍の周波数の読み出し用クロック信号（ＣＫｒｌ）
タイミングと、読み出し用イネーブル信号（Ｅｒｌ１，
Ｅｒｌ２）で制御して順次読み出すようにしている。３
はＶＲＡＭで、ＤＲＡＭ３１とＳＡＭ３２とで構成し、
前記ラインメモリ２より読み出す映像データ（Ｄｒ）を
ＤＲＡＭ３１に書き込み、転送タイミングでＤＲＡＭ３
１よりＳＡＭ３２に１ラインづつデータを転送し、ＳＡ
Ｍより順次読み出すようにしている。８はメモリ駆動部
で、前記外部水平同期信号（ＨＤｗ）、書き込み用クロ
ック信号（ＣＫｗ）および、読み出し用水平同期信号
（ＨＤｒ）を入力し、前記ラインメモリ２の読み出し用
クロック信号（ＣＫｒｌ）、読み出し用イネーブル信号
（Ｅｒｌ）、ＶＲＡＭ駆動用の転送タイミング信号（Ｐ
ｔ）およびＶＲＡＭ読み出し用クロック信号（ＣＫｒ
ｖ）を生成している。
【００１１】以上の構成において、つぎにその動作を説
明する。図３は第１の発明を説明するためのタイミング
図である。以下、本図を参照して図１の実施例を説明す
る。入力する映像信号（Ｓｖ）をＡ／Ｄ変換部１で同時
に入力する外部水平同期信号（ＨＤｗ）を基準にクロッ
ク発生部にて生成した書き込みクロック信号（ＣＫｗ）
でサンプリングしてデジタル信号に変換し、映像データ
（Ｄｗ）を得ている。この映像データ（Ｄｗ）は、２個
のラインメモリ２ａおよびラインメモリ２ｂに入力し、
例えば１画素単位で交互に書き込むようにし、１ライン
分の画像データ（Ｄｗ）は、各々のラインメモリ２ａま
たはラインメモリ２ｂに各々半分づつ書き込まれるよう
にしている。１ライン分の画像データが前記ラインメモ
リに記憶されると、つぎの水平同期信号（ＨＤｗ）の立
ち上がりから、各々順次読み出しているが、１個のライ
ンメモリに記憶するデータ量は１ライン分のデータ量の
半分なので、同じ書き込み用のクロック信号（ＣＫｗ）
で連続して読み出すと半分の時間で読み出せ、時間圧縮
したことになり、残りの半分の時間は、待機時間となり
この時間を利用してデータ転送やＤＲＡＭのリフレッシ
ュをすることが可能となる。
明する。図３は第１の発明を説明するためのタイミング
図である。以下、本図を参照して図１の実施例を説明す
る。入力する映像信号（Ｓｖ）をＡ／Ｄ変換部１で同時
に入力する外部水平同期信号（ＨＤｗ）を基準にクロッ
ク発生部にて生成した書き込みクロック信号（ＣＫｗ）
でサンプリングしてデジタル信号に変換し、映像データ
（Ｄｗ）を得ている。この映像データ（Ｄｗ）は、２個
のラインメモリ２ａおよびラインメモリ２ｂに入力し、
例えば１画素単位で交互に書き込むようにし、１ライン
分の画像データ（Ｄｗ）は、各々のラインメモリ２ａま
たはラインメモリ２ｂに各々半分づつ書き込まれるよう
にしている。１ライン分の画像データが前記ラインメモ
リに記憶されると、つぎの水平同期信号（ＨＤｗ）の立
ち上がりから、各々順次読み出しているが、１個のライ
ンメモリに記憶するデータ量は１ライン分のデータ量の
半分なので、同じ書き込み用のクロック信号（ＣＫｗ）
で連続して読み出すと半分の時間で読み出せ、時間圧縮
したことになり、残りの半分の時間は、待機時間となり
この時間を利用してデータ転送やＤＲＡＭのリフレッシ
ュをすることが可能となる。
【００１２】ところで、読み出し用水平同期信号（ＨＤ
ｒ）は書き込み用水平同期信号とは非同期で入力され、
この読み出し用水平同期信号（ＨＤｒ）が入力される
と、メモリ駆動部７は、転送タイミング信号（Ｐｔ１，
Ｐｔ２）を生成してＶＲＡＭ３ａ，ＶＲＡＭ３ｂに各々
入力し、ＤＲＡＭ３ａａ，３ｂａよりＳＡＭ３ａｂ，３
ｂｂにデータを転送するようにしているが、その間、ラ
インメモリ２ａまたはラインメモリ２ｂからのデータの
読み出しを禁止するため、ラインメモリ読み出しイネー
ブル信号（Ｅｒｌ，Ｅｒｌ２）を禁止レベルにし、転送
が完了すると読み出し可能レベルに戻すようにしてい
る。前記転送時間は約１６クロック（ＣＫｗ）分として
いるので、１ライン中に１回の転送によりラインメモリ
２ａまたはラインメモリ２ｂに残るデータは１６クロッ
ク（ＣＫｗ）分、２回転送したとしても３２クロック
（ＣＫｗ）分であり、この残データは、上述の１Ｈの半
分の待機時間中に充分読み出すことが可能である。各々
のＳＡＭ３ａｂ，３ｂｂに転送された画像データは交互
に連続して読み出してデータ合成部４にて合成して出力
している。
ｒ）は書き込み用水平同期信号とは非同期で入力され、
この読み出し用水平同期信号（ＨＤｒ）が入力される
と、メモリ駆動部７は、転送タイミング信号（Ｐｔ１，
Ｐｔ２）を生成してＶＲＡＭ３ａ，ＶＲＡＭ３ｂに各々
入力し、ＤＲＡＭ３ａａ，３ｂａよりＳＡＭ３ａｂ，３
ｂｂにデータを転送するようにしているが、その間、ラ
インメモリ２ａまたはラインメモリ２ｂからのデータの
読み出しを禁止するため、ラインメモリ読み出しイネー
ブル信号（Ｅｒｌ，Ｅｒｌ２）を禁止レベルにし、転送
が完了すると読み出し可能レベルに戻すようにしてい
る。前記転送時間は約１６クロック（ＣＫｗ）分として
いるので、１ライン中に１回の転送によりラインメモリ
２ａまたはラインメモリ２ｂに残るデータは１６クロッ
ク（ＣＫｗ）分、２回転送したとしても３２クロック
（ＣＫｗ）分であり、この残データは、上述の１Ｈの半
分の待機時間中に充分読み出すことが可能である。各々
のＳＡＭ３ａｂ，３ｂｂに転送された画像データは交互
に連続して読み出してデータ合成部４にて合成して出力
している。
【００１３】図４は第２の発明を説明するためのタイミ
ング図である。以下、本図を参照して図２の実施例を説
明する。入力する映像信号（Ｓｖ）をＡ／Ｄ変換部１で
同時に入力する外部水平同期信号（ＨＤｗ）を基準にク
ロック発生部にて生成した書き込みクロック信号（ＣＫ
ｗ）でサンプリングしてデジタル信号に変換し、映像デ
ータ（Ｄｗ）を得ている。この映像データ（Ｄｗ）は、
ラインメモリ２に入力し、書き込みクロック信号（ＣＫ
ｗ）のタイミングで書き込むようにしている。１ライン
分の画像データが前記ラインメモリ２に記憶されると、
つぎの水平同期信号（ＨＤｗ）の立ち上がりから、順次
読み出すが、読み出し用クロック（ＣＫｒｌ）は書き込
み用のクロック信号（ＣＫｗ）より約２倍の周波数とし
ており、１ライン分のデータは書き込み時間の約半分で
読み出せ、時間圧縮したことになり、残りの約半分の時
間は、待機時間となりこの時間を利用してデータ転送や
ＤＲＡＭのリフレッシュをすることが可能となる。
ング図である。以下、本図を参照して図２の実施例を説
明する。入力する映像信号（Ｓｖ）をＡ／Ｄ変換部１で
同時に入力する外部水平同期信号（ＨＤｗ）を基準にク
ロック発生部にて生成した書き込みクロック信号（ＣＫ
ｗ）でサンプリングしてデジタル信号に変換し、映像デ
ータ（Ｄｗ）を得ている。この映像データ（Ｄｗ）は、
ラインメモリ２に入力し、書き込みクロック信号（ＣＫ
ｗ）のタイミングで書き込むようにしている。１ライン
分の画像データが前記ラインメモリ２に記憶されると、
つぎの水平同期信号（ＨＤｗ）の立ち上がりから、順次
読み出すが、読み出し用クロック（ＣＫｒｌ）は書き込
み用のクロック信号（ＣＫｗ）より約２倍の周波数とし
ており、１ライン分のデータは書き込み時間の約半分で
読み出せ、時間圧縮したことになり、残りの約半分の時
間は、待機時間となりこの時間を利用してデータ転送や
ＤＲＡＭのリフレッシュをすることが可能となる。
【００１４】ところで、読み出し用水平同期信号（ＨＤ
ｒ）は書き込み用水平同期信号とは非同期で入力され、
この読み出し用水平同期信号（ＨＤｒ）が入力される
と、メモリ駆動部８は、転送タイミング信号（Ｐｔ）を
生成してＶＲＡＭ３に入力し、ＤＲＡＭ３１よりＳＡＭ
３２へデータを転送するようにしているが、その間、ラ
インメモリ２からのデータの読み出しを禁止するため、
ラインメモリ読み出しイネーブル信号（Ｅｒｌ）を禁止
レベルにし、転送が完了すると読み出し可能レベルに戻
すようにしている。前記転送時間は約１６クロック（Ｃ
Ｋｗ）分としているので、１ライン中に１回の転送によ
りラインメモリ２ａまたはラインメモリ２ｂに残るデー
タは１６クロック（ＣＫｗ）分、２回転送したとしても
３２クロック（ＣＫｗ）分であり、この残データは、上
述の１Ｈの約半分の待機時間中に充分読み出すことが可
能である。ＳＡＭ３に転送された画像データは連続して
読み出して出力している。
ｒ）は書き込み用水平同期信号とは非同期で入力され、
この読み出し用水平同期信号（ＨＤｒ）が入力される
と、メモリ駆動部８は、転送タイミング信号（Ｐｔ）を
生成してＶＲＡＭ３に入力し、ＤＲＡＭ３１よりＳＡＭ
３２へデータを転送するようにしているが、その間、ラ
インメモリ２からのデータの読み出しを禁止するため、
ラインメモリ読み出しイネーブル信号（Ｅｒｌ）を禁止
レベルにし、転送が完了すると読み出し可能レベルに戻
すようにしている。前記転送時間は約１６クロック（Ｃ
Ｋｗ）分としているので、１ライン中に１回の転送によ
りラインメモリ２ａまたはラインメモリ２ｂに残るデー
タは１６クロック（ＣＫｗ）分、２回転送したとしても
３２クロック（ＣＫｗ）分であり、この残データは、上
述の１Ｈの約半分の待機時間中に充分読み出すことが可
能である。ＳＡＭ３に転送された画像データは連続して
読み出して出力している。
【００１５】
【発明の効果】以上説明したように、本発明によるＶＲ
ＡＭ駆動方式によれば、第１の発明では、入力する映像
信号をＡ／Ｄ変換して得た映像データを画素単位で交互
に２個のラインメモリに書き込み、書き込み時と同じク
ロック信号で、１ラインづつ各々読み出すことにより時
間を圧縮し、各々読み出した映像データを２個のＶＲＡ
Ｍに各々書き込むようにし、読み出し用水平同期信号が
入力すると、直ちに前記ラインメモリよりの読み出しを
禁止してラインメモリにデータを蓄積しておくと同時
に、ＶＲＡＭ中のＤＲＡＭからＳＡＭへデータを転送
し、転送完了すると、ラインメモリよりの読み出しを再
開し、１ライン分のデータは、外部水平同期信号１Ｈ期
間以内に読み出して、ＶＲＡＭに書き込むようにし、前
記２個のＶＲＡＭ中のＳＡＭから映像データを交互に読
み出して合成し、出力するようにしており、また、第２
の発明では、入力する映像信号をＡ／Ｄ変換して得た映
像データをラインメモリに書き込み、書き込み時より早
いクロック信号で、１ラインづつ読み出すことにより時
間を圧縮し、読み出した映像データをＶＲＡＭに書き込
むようにし、読み出し用水平同期信号が入力すると、直
ちに前記ラインメモリよりの読み出しを禁止してライン
メモリにデータを蓄積しておくと同時に、ＶＲＡＭ中の
ＤＲＡＭからＳＡＭへデータを転送し、転送完了する
と、ラインメモリよりの読み出しを再開し、１ライン分
のデータは、外部水平同期信号１Ｈ期間以内に読み出し
て、ＶＲＡＭに書き込むようにし、前記ＶＲＡＭ中のＳ
ＡＭから映像データを順次読み出して出力するようにし
ているので、画像データが連続していてブランキングが
無くとも、読み出し用水平同期信号（ＨＤｒ）が入力さ
れると、直ちにＤＲＡＭからＳＡＭへデータを転送し、
画面に１ライン前のデータが現れることのない安定した
画面の得られるＶＲＡＭ駆動方式を提供することができ
る。
ＡＭ駆動方式によれば、第１の発明では、入力する映像
信号をＡ／Ｄ変換して得た映像データを画素単位で交互
に２個のラインメモリに書き込み、書き込み時と同じク
ロック信号で、１ラインづつ各々読み出すことにより時
間を圧縮し、各々読み出した映像データを２個のＶＲＡ
Ｍに各々書き込むようにし、読み出し用水平同期信号が
入力すると、直ちに前記ラインメモリよりの読み出しを
禁止してラインメモリにデータを蓄積しておくと同時
に、ＶＲＡＭ中のＤＲＡＭからＳＡＭへデータを転送
し、転送完了すると、ラインメモリよりの読み出しを再
開し、１ライン分のデータは、外部水平同期信号１Ｈ期
間以内に読み出して、ＶＲＡＭに書き込むようにし、前
記２個のＶＲＡＭ中のＳＡＭから映像データを交互に読
み出して合成し、出力するようにしており、また、第２
の発明では、入力する映像信号をＡ／Ｄ変換して得た映
像データをラインメモリに書き込み、書き込み時より早
いクロック信号で、１ラインづつ読み出すことにより時
間を圧縮し、読み出した映像データをＶＲＡＭに書き込
むようにし、読み出し用水平同期信号が入力すると、直
ちに前記ラインメモリよりの読み出しを禁止してライン
メモリにデータを蓄積しておくと同時に、ＶＲＡＭ中の
ＤＲＡＭからＳＡＭへデータを転送し、転送完了する
と、ラインメモリよりの読み出しを再開し、１ライン分
のデータは、外部水平同期信号１Ｈ期間以内に読み出し
て、ＶＲＡＭに書き込むようにし、前記ＶＲＡＭ中のＳ
ＡＭから映像データを順次読み出して出力するようにし
ているので、画像データが連続していてブランキングが
無くとも、読み出し用水平同期信号（ＨＤｒ）が入力さ
れると、直ちにＤＲＡＭからＳＡＭへデータを転送し、
画面に１ライン前のデータが現れることのない安定した
画面の得られるＶＲＡＭ駆動方式を提供することができ
る。
【図１】本発明によるＶＲＡＭ駆動方式の第１の発明の
一実施例を示すブロック図である。
一実施例を示すブロック図である。
【図２】本発明によるＶＲＡＭ駆動方式の第２の発明の
一実施例を示すブロック図である。
一実施例を示すブロック図である。
【図３】第１の発明によるＶＲＡＭ駆動方式を説明する
ためのタイミング図である。
ためのタイミング図である。
【図４】第２の発明によるＶＲＡＭ駆動方式を説明する
ためのタイミング図である。
ためのタイミング図である。
【図５】従来のＶＲＡＭ駆動方式を示すブロック図であ
る。
る。
【図６】従来のＶＲＡＭ駆動方式を説明するためのタイ
ミング図である。
ミング図である。
１ Ａ／Ｄ変換部 ２ ラインメモリ ２ａ ラインメモリ ２ｂ ラインメモリ ３ ＶＲＡＭ ３ａ ＶＲＡＭ ３ｂ ＶＲＡＭ ４ 映像データ合成部 ５ クロック発生部 ６ ラインメモリ書き込み用駆動部 ７ メモリ駆動部 ８ メモリ駆動部
Claims (9)
- 【請求項１】 映像信号をデジタル信号に変換するＡ／
Ｄ変換部と、該Ａ／Ｄ変換部よりの映像データを交互に
記憶し、該記憶した画像データを所定のタイミングで順
次読み出す２個のラインメモリと、該２個のラインメモ
リよりの画像データを各々記憶する２個のＶＲＡＭ（ビ
デオＲＡＭ）と、外部水平同期信号（ＨＤｗ）よりＡ／
Ｄ変換部等に使用する書き込み用クロック信号（ＣＫ
ｗ）を生成するクロック発生部と、前記クロック信号
（ＣＫｗ）より前記ラインメモリの書き込み用イネーブ
ル信号（Ｅｗｌ１，Ｅｗｌ２）を生成するするラインメ
モリ書き込み駆動部と、前記外部水平同期信号（ＨＤ
ｗ）、書き込み用クロック信号（ＣＫｗ）および、読み
出し用水平同期信号（ＨＤｒ）を入力し、前記２個のラ
インメモリの読み出し用イネーブル信号（Ｅｒｌ１，Ｅ
ｒｌ２）、２個のＶＲＡＭの転送タイミング信号（Ｐｔ
１，Ｐｔ２）および読み出し用クロック信号（ＣＫ
ｒ）、ＶＲＡＭ読み出し用イネーブル信号（Ｅｒｖ１，
Ｅｒｖ２）等を生成するメモリ駆動部とでなることを特
徴とするＶＲＡＭ駆動方式。 - 【請求項２】 映像信号をデジタル信号に変換するＡ／
Ｄ変換部と、該Ａ／Ｄ変換部よりの映像データを順次記
憶し、該記憶した画像データを所定のタイミングで順次
読み出すラインメモリと、該ラインメモリより読み出す
画像データを記憶するＶＲＡＭ（ビデオＲＡＭ）と、外
部水平同期信号（ＨＤｗ）よりＡ／Ｄ変換部等に使用す
る書き込み用クロック信号（ＣＫｗ）を生成するクロッ
ク発生部と、前記外部水平同期信号（ＨＤｗ）、書き込
み用クロック信号（ＣＫｗ）および、読み出し用水平同
期信号（ＨＤｒ）を入力し、前記ラインメモリの読み出
し用クロック信号（ＣＫｒｌ）、ラインメモリの読み出
し用イネーブル信号（Ｅｒｌ）、ＶＲＡＭの転送タイミ
ング信号（Ｐｔ）および読み出し用クロック信号（ＣＫ
ｒｖ）等を生成するメモリ駆動部とでなることを特徴と
するＶＲＡＭ駆動方式。 - 【請求項３】 前記ラインメモリ書き込み駆動部は、入
力する書き込み用クロック信号（ＣＫｗ）を１／２分周
する分周部と、１／２分周した（１／２ＣＫｗ）信号を
反転するインバータとでなることを特徴とする請求項１
記載のＶＲＡＭ駆動方式。 - 【請求項４】 前記ラインメモリの読み出し用イネーブ
ル信号（Ｅｒｌ１，Ｅｒｌ２）は、１ライン分のデータ
が各ラインメモリに記憶されると読み出しを可能とし、
前記ＶＲＡＭのデータ転送期間は読み出しを禁止するよ
うにしてなることを特徴とする請求項１記載のＶＲＡＭ
駆動方式。 - 【請求項５】 前記ＶＲＡＭの転送タイミング信号（Ｐ
ｔ１，Ｐｔ２）は、読み出し用水平同期信号（ＨＤｒ）
が入力すると、１６クロック（ＣＫｗ）期間で転送を完
了するようにしてなることを特徴とする請求項１記載の
ＶＲＡＭ駆動方式。 - 【請求項６】 前記ＶＲＡＭ読み出し用イネーブル信号
（Ｅｒｖ１，Ｅｒｖ２）は前記読み出し用クロック信号
（ＣＫｒ）を１／２分周する分周部と、この１／２分周
した（１／２ＣＫｒ）信号を反転するインバータとで生
成してなることを特徴とする請求項１記載のＶＲＡＭ駆
動方式。 - 【請求項７】 前記ラインメモリの読み出し用クロック
信号（ＣＫｒｌ）は前記書き込み用クロック信号（ＣＫ
ｗ）の約２倍または２倍以上の周波数としてなることを
特徴とする請求項２記載のＶＲＡＭ駆動方式。 - 【請求項８】 前記ラインメモリの読み出し用イネーブ
ル信号（Ｅｒｌ）は、外部水平同期信号（ＨＤｗ）が入
力されると読み出しを可能とし、前記ＶＲＡＭのデータ
転送期間は読み出しを禁止し、１ライン分の画像データ
を読み出すまで読み出しを可能とするようにしてなるこ
とを特徴とする請求項２記載のＶＲＡＭ駆動方式。 - 【請求項９】 前記ＶＲＡＭの転送タイミング信号（Ｐ
ｔ）は、読み出し用水平同期信号（ＨＤｒ）が入力する
と、１６クロック（ＣＫｒｌ）期間で転送を完了するよ
うにしてなることを特徴とする請求項２記載のＶＲＡＭ
駆動方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7260506A JPH09101875A (ja) | 1995-10-06 | 1995-10-06 | Ｖｒａｍ駆動方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7260506A JPH09101875A (ja) | 1995-10-06 | 1995-10-06 | Ｖｒａｍ駆動方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09101875A true JPH09101875A (ja) | 1997-04-15 |
Family
ID=17348914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7260506A Pending JPH09101875A (ja) | 1995-10-06 | 1995-10-06 | Ｖｒａｍ駆動方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09101875A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6717624B1 (en) | 2000-09-22 | 2004-04-06 | Renesas Technology Corp. | Line memory in which reading of a preceding line from a first memory and writing of a current line to a second memory are performed in the same time period |
-
1995
- 1995-10-06 JP JP7260506A patent/JPH09101875A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6717624B1 (en) | 2000-09-22 | 2004-04-06 | Renesas Technology Corp. | Line memory in which reading of a preceding line from a first memory and writing of a current line to a second memory are performed in the same time period |
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