JPH09101768A - Ｖｒａｍ駆動方式 - Google Patents
Ｖｒａｍ駆動方式Info
- Publication number
- JPH09101768A JPH09101768A JP7260505A JP26050595A JPH09101768A JP H09101768 A JPH09101768 A JP H09101768A JP 7260505 A JP7260505 A JP 7260505A JP 26050595 A JP26050595 A JP 26050595A JP H09101768 A JPH09101768 A JP H09101768A
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- JP
- Japan
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- vram
- data
- buffer circuit
- read
- signal
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Abstract
(57)【要約】
【課題】 読み出し用ＨＤ（ＨＤｒ）が入力すると、直
ちに転送し、画面に１ライン前のデータが現れないＶＲ
ＡＭ駆動方式を提供することを目的とする。 【解決手段】 Ａ／Ｄ変換部１と、該Ａ／Ｄ変換部より
のデータを順次記憶し、該記憶したデータを所定のタイ
ミングで順次読み出すバッファー回路３と、前記バッフ
ァー回路よりのデータを記憶するＶＲＡＭ（ビデオＲＡ
Ｍ）４と、書き込み用クロック信号（ＣＫｗ）を生成す
るクロック発生部２と、前記クロック信号（ＣＫｗ）お
よび、読みだし用ＨＤ（ＨＤｒ）から、前記バッファー
回路のリードイネーブル信号（Ｅｒ）、前記ＶＲＡＭを
駆動する信号を生成するメモリ駆動部５とでなり、ＶＲ
ＡＭ内のＤＲＡＭ４ａからＳＡＭ４ｂへの転送期間はバ
ッファー回路よりＶＲＡＭにデータを書き込まず、ブラ
ンキング期間に残りのデータを書き込むようにした。
ちに転送し、画面に１ライン前のデータが現れないＶＲ
ＡＭ駆動方式を提供することを目的とする。 【解決手段】 Ａ／Ｄ変換部１と、該Ａ／Ｄ変換部より
のデータを順次記憶し、該記憶したデータを所定のタイ
ミングで順次読み出すバッファー回路３と、前記バッフ
ァー回路よりのデータを記憶するＶＲＡＭ（ビデオＲＡ
Ｍ）４と、書き込み用クロック信号（ＣＫｗ）を生成す
るクロック発生部２と、前記クロック信号（ＣＫｗ）お
よび、読みだし用ＨＤ（ＨＤｒ）から、前記バッファー
回路のリードイネーブル信号（Ｅｒ）、前記ＶＲＡＭを
駆動する信号を生成するメモリ駆動部５とでなり、ＶＲ
ＡＭ内のＤＲＡＭ４ａからＳＡＭ４ｂへの転送期間はバ
ッファー回路よりＶＲＡＭにデータを書き込まず、ブラ
ンキング期間に残りのデータを書き込むようにした。
Description
【０００１】
【産業上の利用分野】本発明は、ＶＲＡＭ（ビデオＲＡ
Ｍ）の駆動方式に係わり、とくに、ＶＲＡＭの前に、バ
ッファー回路を付加し、転送期間はバッファ回路にデー
タを蓄積し、ブランキング期間中に前記蓄積データをＶ
ＲＡＭに書き込むようにしたものに関する。
Ｍ）の駆動方式に係わり、とくに、ＶＲＡＭの前に、バ
ッファー回路を付加し、転送期間はバッファ回路にデー
タを蓄積し、ブランキング期間中に前記蓄積データをＶ
ＲＡＭに書き込むようにしたものに関する。
【０００２】
【従来の技術】従来、ＶＲＡＭを使用して、画像データ
の書き込み、読みだしを非同期で行う場合、図３に示す
ように、Ａ／Ｄ変換部と、データ２分割部と、２個のＶ
ＲＡＭと、データ加算部と、外部ＨＤ（ＨＤｗ）に同期
するクロック（ＣＫｗ）を生成するクロック発生部と、
該クロック発生部よりのクロック（ＣＫｗ）を１／ｎに
分周する１／ｎ分周部と、前記クロック（ＣＫｗ）、１
／ｎクロック（ＣＫ／ｎ）、読み出し用ＨＤ（ＨＤｒ）
を入力して前記ＶＲＡＭを駆動する駆動用信号を生成す
るメモリ駆動部とでなり、クロック（ＣＫｗ）でＡ／Ｄ
変換した画像データを１／ｎクロック（ＣＫ／ｎ）で２
分割して２個のＶＲＡＭに各々書き込み、一方のＶＲＡ
Ｍに書き込み中に他のＶＲＡＭのＤＲＡＭからＳＡＭへ
のデータ転送を行うようにし、２個のＶＲＡＭより読み
出すデータを合成して出力するようにしていた。しかし
この構成では、図４のタイミングチャートに示すよう
に、読み出し用ＨＤが入力されると、ＳＡＭに記憶する
データを先頭から読み出し始めるが、ＤＲＡＭに書き込
み中のＶＲＡＭのＳＡＭからは１ライン前のデータが読
み出され、ＤＲＡＭへの書き込みが終了すると、新しい
ラインのデータをＤＲＡＭからＳＡＭに転送し、転送終
了後、新しいラインのデータが読み出されることにな
る。従って、１ライン前のデータが読み出されている間
はブランキング信号でマスクして、前のデータが画面に
現れないようにしているが、転送終了までの時間が長い
とブランキング期間を過ぎても前のデータが読み出され
るため、画面に１ライン前のデータが現れるという問題
があった。
の書き込み、読みだしを非同期で行う場合、図３に示す
ように、Ａ／Ｄ変換部と、データ２分割部と、２個のＶ
ＲＡＭと、データ加算部と、外部ＨＤ（ＨＤｗ）に同期
するクロック（ＣＫｗ）を生成するクロック発生部と、
該クロック発生部よりのクロック（ＣＫｗ）を１／ｎに
分周する１／ｎ分周部と、前記クロック（ＣＫｗ）、１
／ｎクロック（ＣＫ／ｎ）、読み出し用ＨＤ（ＨＤｒ）
を入力して前記ＶＲＡＭを駆動する駆動用信号を生成す
るメモリ駆動部とでなり、クロック（ＣＫｗ）でＡ／Ｄ
変換した画像データを１／ｎクロック（ＣＫ／ｎ）で２
分割して２個のＶＲＡＭに各々書き込み、一方のＶＲＡ
Ｍに書き込み中に他のＶＲＡＭのＤＲＡＭからＳＡＭへ
のデータ転送を行うようにし、２個のＶＲＡＭより読み
出すデータを合成して出力するようにしていた。しかし
この構成では、図４のタイミングチャートに示すよう
に、読み出し用ＨＤが入力されると、ＳＡＭに記憶する
データを先頭から読み出し始めるが、ＤＲＡＭに書き込
み中のＶＲＡＭのＳＡＭからは１ライン前のデータが読
み出され、ＤＲＡＭへの書き込みが終了すると、新しい
ラインのデータをＤＲＡＭからＳＡＭに転送し、転送終
了後、新しいラインのデータが読み出されることにな
る。従って、１ライン前のデータが読み出されている間
はブランキング信号でマスクして、前のデータが画面に
現れないようにしているが、転送終了までの時間が長い
とブランキング期間を過ぎても前のデータが読み出され
るため、画面に１ライン前のデータが現れるという問題
があった。
【０００３】
【発明が解決しようとする課題】本発明は以上述べた問
題点を解決し、読み出し用水平同期信号（ＨＤｒ）が入
力されると、直ちに転送完了し、画面に１ライン前のデ
ータが現れることのない安定した画面の得られるＶＲＡ
Ｍ駆動方式を提供することを目的としている。
題点を解決し、読み出し用水平同期信号（ＨＤｒ）が入
力されると、直ちに転送完了し、画面に１ライン前のデ
ータが現れることのない安定した画面の得られるＶＲＡ
Ｍ駆動方式を提供することを目的としている。
【０００４】
【課題を解決するための手段】本発明は上述の課題を解
決するため、映像信号をデジタル信号に変換するＡ／Ｄ
変換部と、該Ａ／Ｄ変換部よりのデータを順次記憶し、
該記憶したデータを所定のタイミングで順次読み出すバ
ッファー回路と、前記バッファー回路より読み出すデー
タを記憶するＶＲＡＭ（ビデオＲＡＭ）と、外部水平同
期信号（ＨＤｗ）に同期する書き込み用クロック信号
（ＣＫｗ）を生成する書き込みクロック発生部と、前記
書き込み用クロック信号（ＣＫｗ）および、読みだし用
水平同期信号（ＨＤｒ）から、前記バッファー回路のリ
ードイネーブル信号（Ｅｒ）および、前記ＶＲＡＭを駆
動するＲＡＳ，ＣＡＳ等の駆動信号を生成するメモリ駆
動部とでなり、ＶＲＡＭ内のＤＲＡＭからＳＡＭへの転
送期間はバッファー回路よりＶＲＡＭにデータを書き込
まず、ブランキング期間に、バッファー回路よりＶＲＡ
Ｍに残りのデータを書き込むようにした。また、前記バ
ッファー回路は、ラインメモリで構成し、前記Ａ／Ｄ変
換部に入力するクロック（ＣＫｗ）と同じクロックで書
き込み、読みだしをするようにした。また、前記バッフ
ァー回路は、少なくとも、前記読みだし用ＨＤの周波数
を書き込み用外部ＨＤの周波数で除算して小数点以下を
切り上げた数に１サイクル分の転送に必要なクロック数
を乗算した数のバッファー数とした。また、前記メモリ
駆動部が生成するイネーブル信号（Ｅｒ）は、転送期間
はディスイネーブルとするようにした。また、前記入力
する映像信号のブランキング期間は、少なくとも、前記
読みだし用ＨＤの周波数を書き込み用外部ＨＤの周波数
で除算して小数点以下を切り上げた数に１回の転送期間
を乗算した期間とした。また、前記メモリ駆動部は、読
みだし用ＨＤに同期してＶＲＡＭの転送信号、バッファ
ー回路のリードイネーブル信号（Ｅｒ）および、ＶＲＡ
Ｍ読みだし用クロック（ＣＫｒ）を生成するようにし
た。
決するため、映像信号をデジタル信号に変換するＡ／Ｄ
変換部と、該Ａ／Ｄ変換部よりのデータを順次記憶し、
該記憶したデータを所定のタイミングで順次読み出すバ
ッファー回路と、前記バッファー回路より読み出すデー
タを記憶するＶＲＡＭ（ビデオＲＡＭ）と、外部水平同
期信号（ＨＤｗ）に同期する書き込み用クロック信号
（ＣＫｗ）を生成する書き込みクロック発生部と、前記
書き込み用クロック信号（ＣＫｗ）および、読みだし用
水平同期信号（ＨＤｒ）から、前記バッファー回路のリ
ードイネーブル信号（Ｅｒ）および、前記ＶＲＡＭを駆
動するＲＡＳ，ＣＡＳ等の駆動信号を生成するメモリ駆
動部とでなり、ＶＲＡＭ内のＤＲＡＭからＳＡＭへの転
送期間はバッファー回路よりＶＲＡＭにデータを書き込
まず、ブランキング期間に、バッファー回路よりＶＲＡ
Ｍに残りのデータを書き込むようにした。また、前記バ
ッファー回路は、ラインメモリで構成し、前記Ａ／Ｄ変
換部に入力するクロック（ＣＫｗ）と同じクロックで書
き込み、読みだしをするようにした。また、前記バッフ
ァー回路は、少なくとも、前記読みだし用ＨＤの周波数
を書き込み用外部ＨＤの周波数で除算して小数点以下を
切り上げた数に１サイクル分の転送に必要なクロック数
を乗算した数のバッファー数とした。また、前記メモリ
駆動部が生成するイネーブル信号（Ｅｒ）は、転送期間
はディスイネーブルとするようにした。また、前記入力
する映像信号のブランキング期間は、少なくとも、前記
読みだし用ＨＤの周波数を書き込み用外部ＨＤの周波数
で除算して小数点以下を切り上げた数に１回の転送期間
を乗算した期間とした。また、前記メモリ駆動部は、読
みだし用ＨＤに同期してＶＲＡＭの転送信号、バッファ
ー回路のリードイネーブル信号（Ｅｒ）および、ＶＲＡ
Ｍ読みだし用クロック（ＣＫｒ）を生成するようにし
た。
【０００５】
【作用】以上のように構成したので、本発明のＶＲＡＭ
駆動方式によれば、読み出し用水平同期信号（ＨＤｒ）
が入力すると、直ちにバッファー回路よりＤＲＡＭへの
データの書き込みを中断し、ＤＲＡＭからＳＡＭへのデ
ータ転送を開始し、ブランキング期間中に転送を完了
し、ＳＡＭのデータを新しいラインのデータに書き換え
て読み出すようにしている。
駆動方式によれば、読み出し用水平同期信号（ＨＤｒ）
が入力すると、直ちにバッファー回路よりＤＲＡＭへの
データの書き込みを中断し、ＤＲＡＭからＳＡＭへのデ
ータ転送を開始し、ブランキング期間中に転送を完了
し、ＳＡＭのデータを新しいラインのデータに書き換え
て読み出すようにしている。
【０００６】
【実施例】以下、図面に基づいて本発明によるＶＲＡＭ
駆動方式を詳細に説明する。図１は本発明によるＶＲＡ
Ｍ駆動方式の一実施例を示す要部ブロック図である。図
において、１はＡ／Ｄ変換部で、入力する映像信号をデ
ジタル信号に変換している。２はクロック発生部で、外
部より入力する書き込み用水平同期信号（ＨＤｗ）に同
期してＮ倍にしたＡ／Ｄ変換用のクロック信号（ＣＫ
ｗ）を生成している。３はバッファー回路で、前記クロ
ック信号（ＣＫｗ）に同期して前記Ａ／Ｄ変換部よりの
デジタル映像データを順次書き込み、リードイネーブル
信号で制御して、書き込んだデータを前記クロック信号
（ＣＫｗ）に同期して順次読み出すようにしている。
駆動方式を詳細に説明する。図１は本発明によるＶＲＡ
Ｍ駆動方式の一実施例を示す要部ブロック図である。図
において、１はＡ／Ｄ変換部で、入力する映像信号をデ
ジタル信号に変換している。２はクロック発生部で、外
部より入力する書き込み用水平同期信号（ＨＤｗ）に同
期してＮ倍にしたＡ／Ｄ変換用のクロック信号（ＣＫ
ｗ）を生成している。３はバッファー回路で、前記クロ
ック信号（ＣＫｗ）に同期して前記Ａ／Ｄ変換部よりの
デジタル映像データを順次書き込み、リードイネーブル
信号で制御して、書き込んだデータを前記クロック信号
（ＣＫｗ）に同期して順次読み出すようにしている。
【０００７】４はＶＲＡＭで、ＤＲＡＭ４ａとＳＡＭ４
Ｂとで構成し、前記バッファー３より読み出されるデー
タをＤＲＡＭ４ａの所定の場所に順次書き込み、転送タ
イミングでＤＲＡＭ４ａの所定の場所に書き込まれてい
るデータを１ライン分づつＳＡＭ４ｂに転送し、該ＳＡ
Ｍ４ｂより後述のメモリ駆動部５にて生成する読み出し
クロック信号（ＣＫｒ）に同期して順次読み出すように
している。５は前記メモリ駆動部で、前記クロック発生
部２よりのクロック信号（ＣＫｗ）と、読み出し用水平
同期信号（ＨＤｒ）を入力し、読み出し用水平同期信号
（ＨＤｒ）が入力してから、１６クロック（ＣＫｗ）の
期間で生成する転送パルス（Ｐｔ１）と、その転送期間
ディスイネーブルとするリードイネーブル信号（Ｅｒ）
と、読み出し用クロック信号（ＣＫｒ）等を生成してい
る。
Ｂとで構成し、前記バッファー３より読み出されるデー
タをＤＲＡＭ４ａの所定の場所に順次書き込み、転送タ
イミングでＤＲＡＭ４ａの所定の場所に書き込まれてい
るデータを１ライン分づつＳＡＭ４ｂに転送し、該ＳＡ
Ｍ４ｂより後述のメモリ駆動部５にて生成する読み出し
クロック信号（ＣＫｒ）に同期して順次読み出すように
している。５は前記メモリ駆動部で、前記クロック発生
部２よりのクロック信号（ＣＫｗ）と、読み出し用水平
同期信号（ＨＤｒ）を入力し、読み出し用水平同期信号
（ＨＤｒ）が入力してから、１６クロック（ＣＫｗ）の
期間で生成する転送パルス（Ｐｔ１）と、その転送期間
ディスイネーブルとするリードイネーブル信号（Ｅｒ）
と、読み出し用クロック信号（ＣＫｒ）等を生成してい
る。
【０００８】以上の構成において、つぎにその動作を説
明する。図２は本発明によるＶＲＡＭ駆動方式の動作を
説明するためのタイミングチャートを示し、以下、本図
を参照しながら説明する。Ａ／Ｄ変換部１でデジタル信
号に変換した映像データ（Ｄｗ）は、同時にクロック発
生部２に入力する水平同期信号（ＨＤｗ）の後に３２Ｃ
Ｋｗ以上のブランキング期間が設けられており、この映
像データ（Ｄｗ）をクロック信号（ＣＫｗ）のタイミン
グでバッファー３に順次書き込むようにしている。一
方、メモリ駆動部５では読み出し用水平同期信号（ＨＤ
ｒ）に同期したＶＲＡＭ４のＤＲＡＭ４ａからＳＡＭ４
ｂへのデータ転送タイミングパルス（Ｐｔ１）、この転
送期間、バッファー３からの読み出しを禁止するリード
イネーブル信号（Ｅｒ）、ＳＡＭ４ｂよりデータを読み
出す読み出しクロック信号（ＣＫｒ）等を生成して出力
している。前記バッファー３に書き込まれた映像データ
は、書き込み用クロック信号（ＣＫｗ）のタイミング
で、リードイネーブル信号（Ｅｒ）で制御して読み出
し、ＶＲＡＭ４のＤＲＡＭ４ａの所定の一に書き込んで
いる。ＤＲＡＭ４ａに書き込まれた映像データは、前記
転送タイミングパルス（Ｐｔ）のタイミングでＳＡＭ４
ｂに転送されるが、転送期間中は、リードイネーブル信
号（Ｅｒ）がディスイネーブルとなり、バッファー３よ
りの読み出しを禁止している。データ転送が完了する
と、リードイネーブル信号（Ｅｒ）がイネーブルとな
り、バッファー３より映像データを順次読み出すように
している。
明する。図２は本発明によるＶＲＡＭ駆動方式の動作を
説明するためのタイミングチャートを示し、以下、本図
を参照しながら説明する。Ａ／Ｄ変換部１でデジタル信
号に変換した映像データ（Ｄｗ）は、同時にクロック発
生部２に入力する水平同期信号（ＨＤｗ）の後に３２Ｃ
Ｋｗ以上のブランキング期間が設けられており、この映
像データ（Ｄｗ）をクロック信号（ＣＫｗ）のタイミン
グでバッファー３に順次書き込むようにしている。一
方、メモリ駆動部５では読み出し用水平同期信号（ＨＤ
ｒ）に同期したＶＲＡＭ４のＤＲＡＭ４ａからＳＡＭ４
ｂへのデータ転送タイミングパルス（Ｐｔ１）、この転
送期間、バッファー３からの読み出しを禁止するリード
イネーブル信号（Ｅｒ）、ＳＡＭ４ｂよりデータを読み
出す読み出しクロック信号（ＣＫｒ）等を生成して出力
している。前記バッファー３に書き込まれた映像データ
は、書き込み用クロック信号（ＣＫｗ）のタイミング
で、リードイネーブル信号（Ｅｒ）で制御して読み出
し、ＶＲＡＭ４のＤＲＡＭ４ａの所定の一に書き込んで
いる。ＤＲＡＭ４ａに書き込まれた映像データは、前記
転送タイミングパルス（Ｐｔ）のタイミングでＳＡＭ４
ｂに転送されるが、転送期間中は、リードイネーブル信
号（Ｅｒ）がディスイネーブルとなり、バッファー３よ
りの読み出しを禁止している。データ転送が完了する
と、リードイネーブル信号（Ｅｒ）がイネーブルとな
り、バッファー３より映像データを順次読み出すように
している。
【０００９】いま、読み出し用水平同期周波数（ｆｈ
ｒ）が入力する水平同期周波数（ｆｈｗ）の１．５倍で
あったとすると、 １ＨＤｗ中最大転送回数 ＝ 読み出し用水平同期周波数（ｆｈｒ） ／入力する水平同期周波数（ｆｈｗ） ＝ ２（但し、小数点以下切り上げ） であリ、入力する映像データの１ライン期間に、最大２
個の読み出し用水平同期信号（ＨＤｒ）が来ることにな
り、従って、データ転送は最大２回行われることにな
る。また、１回のデータ転送が１６ＣＫｗで完了するよ
うにすれば、バッファー３よりの読み出しを禁止する期
間は、 転送１サイクルのＣＫｗ × １ＨＤｗ中最大転送回数 ＝３２ＣＫｗ となり、ＤＲＡＭ４ａへの書き込み遅れは、１ラインに
つき３２ＣＫｗ分となるため、前記バッファー３の容量
は３２ＣＫｗ分以上必要となる。この３２ＣＫｗ分の書
き込みの遅れてバッファー３に溜まったデータは、３２
ＣＫｗ以上のブランキング期間にバッファー３より読み
出してＤＲＡＭ４ａに書き込むようにし、１ライン分の
映像データは１ライン期間（１ＨＤｗ）でＤＲＡＭ４ａ
への書き込みが完了する。図２の（Ｄｗ−ＤＲＡＭ）信
号がこのＤＲＡＭ４ａに書き込まれるデータを示してい
る。
ｒ）が入力する水平同期周波数（ｆｈｗ）の１．５倍で
あったとすると、 １ＨＤｗ中最大転送回数 ＝ 読み出し用水平同期周波数（ｆｈｒ） ／入力する水平同期周波数（ｆｈｗ） ＝ ２（但し、小数点以下切り上げ） であリ、入力する映像データの１ライン期間に、最大２
個の読み出し用水平同期信号（ＨＤｒ）が来ることにな
り、従って、データ転送は最大２回行われることにな
る。また、１回のデータ転送が１６ＣＫｗで完了するよ
うにすれば、バッファー３よりの読み出しを禁止する期
間は、 転送１サイクルのＣＫｗ × １ＨＤｗ中最大転送回数 ＝３２ＣＫｗ となり、ＤＲＡＭ４ａへの書き込み遅れは、１ラインに
つき３２ＣＫｗ分となるため、前記バッファー３の容量
は３２ＣＫｗ分以上必要となる。この３２ＣＫｗ分の書
き込みの遅れてバッファー３に溜まったデータは、３２
ＣＫｗ以上のブランキング期間にバッファー３より読み
出してＤＲＡＭ４ａに書き込むようにし、１ライン分の
映像データは１ライン期間（１ＨＤｗ）でＤＲＡＭ４ａ
への書き込みが完了する。図２の（Ｄｗ−ＤＲＡＭ）信
号がこのＤＲＡＭ４ａに書き込まれるデータを示してい
る。
【００１０】以上のようにしてＤＲＡＭ４ａに書き込ま
れた映像データは、前記データ転送タイミングパルス
（Ｐｔ）により１ラインづつＳＡＭ４ｂに転送され、読
み出しクロック信号（ＣＫｒ）のタイミングで順次読み
出している。
れた映像データは、前記データ転送タイミングパルス
（Ｐｔ）により１ラインづつＳＡＭ４ｂに転送され、読
み出しクロック信号（ＣＫｒ）のタイミングで順次読み
出している。
【００１１】
【発明の効果】以上説明したように、本発明によるＶＲ
ＡＭ駆動方式によれば、読み出し用水平同期信号（ＨＤ
ｒ）が入力すると、直ちにバッファー回路よりＤＲＡＭ
へのデータの書き込みを中断してＤＲＡＭからＳＡＭへ
のデータ転送を開始し、読み出し用ブランキング期間中
にデータ転送を完了することにより、ＳＡＭのデータを
常に新しいラインのデータに書き換えて読み出すように
しており、この転送期間中にバッファーに溜まったデー
タは書き込み用ブランキング期間中にバッファーから読
み出してＶＲＡＭに書き込むようにしているので、画面
に１ライン前のデータが現れることなく、安定した画面
の得られるＶＲＡＭ駆動方式を提供することができる。
ＡＭ駆動方式によれば、読み出し用水平同期信号（ＨＤ
ｒ）が入力すると、直ちにバッファー回路よりＤＲＡＭ
へのデータの書き込みを中断してＤＲＡＭからＳＡＭへ
のデータ転送を開始し、読み出し用ブランキング期間中
にデータ転送を完了することにより、ＳＡＭのデータを
常に新しいラインのデータに書き換えて読み出すように
しており、この転送期間中にバッファーに溜まったデー
タは書き込み用ブランキング期間中にバッファーから読
み出してＶＲＡＭに書き込むようにしているので、画面
に１ライン前のデータが現れることなく、安定した画面
の得られるＶＲＡＭ駆動方式を提供することができる。
【図１】本発明によるＶＲＡＭ駆動方式の一実施例を示
す要部ブロック図である。
す要部ブロック図である。
【図２】本発明によるＶＲＡＭ駆動方式を説明する為の
タイミングチャートである。
タイミングチャートである。
【図３】従来のＶＲＡＭ駆動方式を示す要部ブロック図
である。
である。
【図４】従来のＶＲＡＭ駆動方式を説明する為のタイミ
ングチャートである。
ングチャートである。
１ Ａ／Ｄ変換部 ２ クロック発生部 ３ バッファー回路 ４ ＶＲＡＭ ４ａ ＤＲＡＭ ４ｂ ＳＡＭ ５ メモリ駆動部
Claims (7)
- 【請求項１】 映像信号をデジタル信号に変換するＡ／
Ｄ変換部と、該Ａ／Ｄ変換部よりのデータを順次記憶
し、該記憶したデータを所定のタイミングで順次読み出
すバッファー回路と、前記バッファー回路より読み出す
データを記憶するＶＲＡＭ（ビデオＲＡＭ）と、外部水
平同期信号（ＨＤｗ）に同期する書き込み用クロック信
号（ＣＫｗ）を生成する書き込みクロック発生部と、前
記書き込み用クロック信号（ＣＫｗ）および、読みだし
用水平同期信号（ＨＤｒ）から、前記バッファー回路の
リードイネーブル信号（Ｅｒ）および、前記ＶＲＡＭを
駆動するＲＡＳ，ＣＡＳ等の駆動信号を生成するメモリ
駆動部とでなり、ＶＲＡＭ内のＤＲＡＭからＳＡＭへの
転送期間はバッファー回路よりＶＲＡＭにデータを書き
込まず、ブランキング期間に、バッファー回路よりＶＲ
ＡＭに書き込み遅れの残データを書き込むようにしてな
ることを特徴とするＶＲＡＭ駆動方式。 - 【請求項２】 前記バッファー回路は、ラインメモリで
構成してなることを特徴とする請求項１記載のＶＲＡＭ
駆動方式。 - 【請求項３】 前記バッファー回路は、前記Ａ／Ｄ変換
部に入力するクロック（ＣＫｗ）と同じクロックで書き
込み、読みだしをするようにしてなることを特徴とする
請求項１記載のＶＲＡＭ駆動方式。 - 【請求項４】 前記バッファー回路は、少なくとも、前
記読みだし用ＨＤの周波数を書き込み用外部ＨＤの周波
数で除算して小数点以下を切り上げた数に１サイクル分
の転送に必要なクロック数を乗算した数のバッファー数
としてなることを特徴とする請求項１記載のＶＲＡＭ駆
動方式。 - 【請求項５】 前記メモリ駆動部が生成するイネーブル
信号（Ｅｒ）は、転送期間はディスイネーブルとしてな
ることを特徴とする請求項１記載のＶＲＡＭ駆動方式。 - 【請求項６】 前記入力する映像信号のブランキング期
間は、少なくとも、前記読みだし用ＨＤの周波数を書き
込み用外部ＨＤの周波数で除算して小数点以下を切り上
げた数に１回の転送期間を乗算した期間としてなること
を特徴とする請求項１記載のＶＲＡＭ駆動方式。 - 【請求項７】 前記メモリ駆動部は、読みだし用ＨＤに
同期してＶＲＡＭの転送信号、バッファー回路のリード
イネーブル信号（Ｅｒ）および、ＶＲＡＭ読みだし用ク
ロック（ＣＫｒ）を生成してなることを特徴とする請求
項１記載のＶＲＡＭ駆動方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7260505A JPH09101768A (ja) | 1995-10-06 | 1995-10-06 | Ｖｒａｍ駆動方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7260505A JPH09101768A (ja) | 1995-10-06 | 1995-10-06 | Ｖｒａｍ駆動方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09101768A true JPH09101768A (ja) | 1997-04-15 |
Family
ID=17348900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7260505A Pending JPH09101768A (ja) | 1995-10-06 | 1995-10-06 | Ｖｒａｍ駆動方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09101768A (ja) |
-
1995
- 1995-10-06 JP JP7260505A patent/JPH09101768A/ja active Pending
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