JPH09101904A - 多重系装置 - Google Patents

Abstract

(57)【要約】 【課題】ＬＳＩとして構成したときに信号ピンが少なく
安価で、小規模な回路で信頼性が高く、特別な素子を用
いずディジタル回路で通常使われている素子を用い、多
重系システムの多数決を構成する方法を提供する。 【解決手段】装置の出力をバス構成とし、そのバス上で
電圧的に多数決をとり、ディジタル回路で通常使われて
いる素子でディジタル信号にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ処理計算機
の技術分野に属し、データ処理計算機を高信頼化するた
めの、多重系装置に関する。

【０００２】

【従来の技術】原子力発電所，航空機，宇宙船などを制
御する装置には、高い信頼性が要求される。このような
高信頼システムでは、装置を多重化し、各装置からの出
力を多数決する方法が広く用いられている。この場合、
システムの多重度を増やすに従って多重系全体の信頼性
が向上することが知られている。

【０００３】図６は多数決をとる多重系の従来例であ
る。多重系システムは、クロック発生回路１１２，装置
６０１，装置６０２，装置６０３、及び多数決回路６１
１よりなる。クロック発生回路１１２は、クロック１１
２ａを装置６０１，装置６０２，装置６０３に送り、こ
れらをクロック１１２ａに同期させて動作させる。クロ
ック１１２ａを受けた装置６０１，装置６０２，装置６
０３はそれぞれ出力601a，出力６０２ａ，出力６０３ａ
を出力する。この出力６０１ａ，出力６０２ａ，出力６
０３ａは、装置６０１，装置６０２，装置６０３がそれ
ぞれ故障していなければ同一の出力となる。多数決回路
６１１は、装置６０１，装置６０２，装置６０３からの
出力それぞれ出力６０１ａ，出力６０２ａ，出力６０３
ａを入力し、多数決をとった値を６００ａとして出力す
る。従って、装置６０１，装置602,装置６０３のいずれ
かが故障しても、残りの装置が正常に出力しているかぎ
り、多重系システムは、正しい値を出力することができ
る。装置は、三つの例を述べたがこれはもちろんさらに
多くの装置で多重度を増し、さらに信頼性をあげること
も可能である。

【０００４】又、特開平1−212121 号，特開昭62−1762
17号公報では、アナログ回路を用いて多数決を達成する
方法が述べられている。

【０００５】

【発明が解決しようとする課題】図６に示した従来例で
は、出力６０１ａ，出力６０２ａ，出力６０３ａがそれ
ぞれ３２ビットデータである場合、多数決回路６１１
は、入出力合わせて１２８ビットのデータが出入りす
る。従って、例えば、多数決回路６１１を一つのLSIで
構成しようとした場合、信号線だけで１２８の端子ピン
が必要となり、高価なＬＳＩとなってしまう。又、特開
平1−212121 号公報に述べられているように、従来の組
み合わせ論理回路による信頼性の向上には限界があり、
装置の信頼性を高めるという目的が達成されない。

【０００６】又、特開平1−212121 号，特開昭62−1762
17号公報では、アナログ回路を用いて多数決を達成する
方法が述べられている。ここでは、多数決回路は比較的
小規模な論理ですみ、図６に示した従来例にくらべる
と、信頼性を上げるという面からはその目的を達成して
いると思われる。しかし、アナログの比較器など、ディ
ジタル回路では通常使われないような素子を用いて構成
しているため、ディジタル回路にアナログ素子を埋め込
むなどの特殊な実現方法をとらなければならず、多重系
をシステムとして構成するときに簡便な方法とは言い難
い。

【０００７】本発明の目的は、信頼性が高く、又特別な
素子を用いずディジタル回路で通常使われている素子を
用い、多重系システムの多数決を構成する方法を提供す
ることにある。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、装置の出力をバス構成とし、多重系を構
成するすべての装置が同時にバスに出力するようにす
る。そしてそのバス上で電圧的な多数決をとり、ディジ
タル回路で通常使われている素子でディジタル信号にす
る方法をとる。

【０００９】上記構成によれば、多数決をとる論理を、
同時出力によるバス上での電圧的な多数決により、高信
頼かつ簡便に達成できる。

【００１０】

【発明の実施の形態】以下、本発明の実施例を図面に従
って説明する。

【００１１】図１は本発明の実施例の構成を示してい
る。多重系システムは、装置１０１，装置１０２，装置
１０３，クロック発生回路１１２，バス１１０，外付け
回路１００，メモリ１５１よりなる。そして更に、外付
け回路１００は、センス回路１１１，Ｉ／Ｏ制御１５０
からなる。

【００１２】次に、図１の接続関係及び動作を説明す
る。クロック発生回路１１２はクロック１１２ａを、装
置１０１，装置１０２，装置１０３に送り、これらをク
ロック１１２ａに同期させて動作させる。クロック１１
２ａを受けた装置１０１，装置１０２，装置１０３はそ
れぞれ出力１０１ａ，出力１０２ａ，出力１０３ａを同
一タイミングで出力する。この出力１０１ａ，出力１０
２ａ，出力１０３ａは、装置１０１，装置１０２，装置
１０３がそれぞれ故障していなければ同一の出力とな
る。バス１１０は、出力１０１ａ，出力１０２ａ，出力
１０３ａを電圧的に多数決をとり、バス出力１１０ａを
外付け回路１００に出力する。外付け回路１００の中の
センス回路１１１はバス出力１１０ａを入力し、このバ
ス出力110aの電圧をディジタル値にして外付け回路１０
０の中のＩ／Ｏ制御１５０に111aとして出力する。Ｉ／
Ｏ制御１５０はメモリ１５１を読み書きし、他のシステ
ムと１５０ａを通じてデータを入出力し、バス１１０か
ら入力する時は、センス回路を通して１００ａを用いて
行い、バス１１０へ出力する時は１５０ａを用いて直接
出力する。

【００１３】装置は、三つの例を述べたがこれはもちろ
んさらに多くの装置で多重度を増し、さらに信頼性をあ
げることも可能である。

【００１４】図１２は図１の多重系システムがバス上で
電圧的に多数決をとる様子を模式的に示した。装置１０
１，装置１０２が正しく１を出力し、装置１０３が故障
して０を出力している様子である。外付け回路１００な
どは説明上不要なので省略している以外は、図１と同様
の構成である。１を出力する装置１０１は、論理値１を
表わす電圧Ｖ１にドライバのオン抵抗１２０１が接続す
るモデルで表わすことができる。同様に１を出力する装
置１０２は、論理値１を表わす電圧Ｖ１にドライバのオ
ン抵抗１２０２が接続するモデルで表わすことができ
る。さらに０を出力する装置１０３は、論理値０を表わ
す電圧Ｖ０にドライバのオン抵抗１２０３が接続するモ
デルで表わすことができる。この時、バス上に、１０１
ａ，102aから１０３ａを通じて１０１，１０２から１０
３に電流が流れ、バスの電圧がＶ０＋（２／３）（Ｖ１
−Ｖ０）となる。

【００１５】図２は図１のセンス回路１１１の第１の構
成例である。この構成例では、多重系システムの出力１
００ａを多重化された装置の多数決をとった出力とする
ことができる。センス回路１１１には３２ビットのバス
出力１１０ａが入力され、センス回路１１１から３２ビ
ットの出力１００ａが出力される。センス回路１１１は
３２個の出力ドライバ２０１からなる。図７は図２の出
力ドライバ２０１の入出力特性の例を示している。横軸
が入力電圧、縦軸が出力電圧を表わしている。Ｖ０はデ
ィジタル回路での論理値０を表わす電圧、Ｖ１はディジ
タル回路での論理値１を表わす電圧である。この特性を
説明すると、Ｖ０＋（１／２）（Ｖ１−Ｖ０）の電圧を
しきい値としてそれより大きな電圧が入力されると論理
値１となり、それより小さな電圧が入力されると論理値
０となる。このような特性は、ディジタル回路で用いら
れる出力ドライバとしては、一般的なものである。

【００１６】図１１は図２の出力ドライバ２０１の１ビ
ット分の構成例を示したものである。出力ドライバ２０
１は、トランジスタ１１０１，トランジスタ１１０２か
らなる。トランジスタ１１０１は入力信号１１０ａがゲ
ートにつながれ、ソースが論理値０を表わすＶ０の電圧
につながれ、ドレインが出力１１０ａにつながれる。ト
ランジスタ１１０２は入力信号１１０ａがゲートにつな
がれ、ソースが出力１１０ａにつながれ、ドレインが論
理値１を表わすＶ１の電圧につながれる。このように、
出力ドライバ２０１は、ディジタル回路で一般的に用い
られる出力ドライバとして一般的なものを用いればよ
い。

【００１７】次に、図２のようなセンス回路１１１を用
いて図１のような多重系システムを構成したときの動作
を、図８のグラフを用いて説明する。図８のグラフは、
縦軸にバス１１０の電圧をとっている。Ｖ０はディジタ
ル回路での論理値０を表わす電圧、Ｖ１はディジタル回
路での論理値１を表わす電圧である。（）でくくられた
三つの数字は、図１の装置１０１，装置１０２，装置１
０３の出力１０１ａ，出力１０２ａ，出力１０３ａの論
理値をそれぞれ表わす。装置が三つとも正常に動作して
いるときは、三つの出力は一致しており、（１，１，
１）又は（０，０，０）となって、バスの電圧は、それ
ぞれ論理値１，論理値０を表わすＶ１，Ｖ０となる。三
つの装置のうち一つが故障し、論理値１を出すべきとこ
ろを誤って論理値０を出力している場合、残りの二つの
正常な装置が論理値１を出力し、（１，１，０）（１，
０，１）（０，１，１）となる。これがバス上に出力さ
れた場合、電圧が分圧され、バスの電圧は、Ｖ０＋（２
／３）（Ｖ１−Ｖ０）となる。従ってこれを図２の出力
ドライバ２０１に入力すると、図７の特性から出力ドラ
イバ２０１は論理値１を出力することとなる。三つの装
置のうち一つが故障し、論理値０を出すべきところを誤
って論理値１を出力している場合、残りの二つの正常な
装置が論理値０を出力し、（１，０，０)(０，１，０)
(０，０，１）となる。これがバス上に出力された場
合、電圧が分圧され、バスの電圧は、Ｖ０＋（１／３）
（Ｖ１−Ｖ０）となる。従ってこれを図２の出力ドライ
バ２０１に入力すると、図７の特性から出力ドライバ２
０１は論理値０を出力することとなる。以上のように、
装置１０１，装置１０２，装置１０３のいずれかが故障
しても、残りの装置が正常に出力しているかぎり、多重
系システムは、正しい出力１００ａを出力することがで
きる。

【００１８】図３は図１のセンス回路１１１の第２の構
成例である。この構成例では、多重系システムの出力１
００ａを故障の発生を示す信号とすることができる。セ
ンス回路１１１には３２ビットのバス出力１１０ａが入
力され、センス回路１１１から１ビットの出力１００ａ
が出力される。センス回路１１１は３２個の出力ドライ
バ３０１，３２個の出力ドライバ３０２，３２個のＡＮ
Ｄゲート３０３，１個のＯＲゲート３０４からなる。出
力ドライバ３０１は、バス出力１１０ａを入力し、出力
３０１ａを出力する。出力ドライバ３０２は、バス出力
１１０ａを入力し、出力３０２ａを出力する。ＡＮＤゲ
ート３０３は３０１ａ，３０２ａを入力し、その論理Ａ
ＮＤをとって出力３０３ａを出力する。ＯＲゲート３０
４は出力３０３ａの３２ビットの信号を論理ＯＲをとっ
て出力１００ａとする。

【００１９】次に、図３のようなセンス回路１１１を用
いて図１のような多重系システムを構成したときの動作
を、図８のグラフを用いて説明する。図８のグラフは、
縦軸にバス１１０の電圧をとっている。Ｖ０はディジタ
ル回路での論理値０を表わす電圧、Ｖ１はディジタル回
路での論理値１を表わす電圧である。図３の出力ドライ
バ３０１は、Ｖ０＋（１／６）（Ｖ１−Ｖ０）の電圧を
しきい値としているため、（０，０，０）の組み合わせ
を除くすべてのケースで論理値１を出力する。図３の出
力ドライバ３０２は、Ｖ０＋（５／６）（Ｖ１−Ｖ０）
の電圧をしきい値としているため、（１，１，１）の組
み合わせを除くすべてのケースで論理値１を出力する。
従って、この両者の出力をＡＮＤした出力３０３ａは、
（０，０，０），（１，１，１）を除くすべてのケース
で論理値１となる。従ってこれのすべてのビットをＯＲ
することにより、１００ａは故障の発生を示す信号とな
る。このように、異なるしきい値の出力ドライバを組み
合わせれば、三つの装置のいろいろな状態を検出する回
路をさまざま構成することもできる。

【００２０】図９，図１０は、それぞれ図３の出力ドラ
イバ３０１，図３の出力ドライバ３０２の入出力特性の
例を示している。横軸が入力電圧、縦軸が出力電圧を表
わしている。Ｖ０はディジタル回路での論理値０を表わ
す電圧、Ｖ１はディジタル回路での論理値１を表わす電
圧である。この特性を説明すると、それぞれＶ０＋（１
／６）（Ｖ１−Ｖ０），Ｖ０＋（５／６）（Ｖ１−Ｖ
０）の電圧をしきい値としてそれより大きな電圧が入力
されると論理値１となり、それより小さな電圧が入力さ
れると論理値０となるものである。このような特性は、
ディジタル回路で一般的に用いられる出力ドライバとし
て構成することが可能である。

【００２１】図４は多重系システムを構成する装置１０
１の第１の構成例である。（装置１０２，装置１０３に
ついても同様である。）装置１０１は、出力回路４０
１，コンペア回路４０２，トライステートバッファ４０
３，センス回路４０４からなる。出力回路４０１は、装
置が出力すべき出力４０１ａをトライステートバッファ
４０３に送ると共に、出力４０１ａをコンペア回路４０
２にも送る。コンペア回路４０２は、出力回路４０１ａ
の出力と、センス回路４０４からの出力404aの出力をコ
ンペアし、出力一致信号４０２ａをトライステートバッ
ファ４０３に送る。トライステートバッファ４０３は、
コンペア回路４０２からの出力一致信号４０２ａが１な
ら出力回路４０１の出力４０１ａを出力１０１ａに出力
し、コンペア回路４０２からの出力一致信号４０２ａが
０なら出力回路４０１の出力401aを出力１０１ａに出力
せず、ハイインピーダンスの状態にする。センス回路40
4は、図２のように構成され、バスの電圧となっている
１０１ａを入力し、論理値として多数決をとったあとの
出力４０４ａを出力する。このような構成にすることに
より、自分自身の出力と、三つの装置の多数決をとった
あとの正しい出力を常に比較していて、異なっていたら
直ちに装置自身の出力を停止することが、極めて少ない
物量で構成することができる。更に不一致発生の状態を
保持する専用レジスタを設け、故障の起きた装置を永久
に切り離すハードウエアを構成することも可能である。

【００２２】図５は多重系システムを構成する装置１０
１の第２の構成例である。（装置１０２，装置１０３に
ついても同様である。）本構成例は、本発明と、従来の
高信頼化のためのいろいろな技術と組み合わせて、より
高信頼なシステムを構成する例である。装置１０１は、
出力回路５０１，コンペア回路５０２，トライステート
バッファ５０３，センス回路５０４,誤り検出回路５０
５,インバータ５０６，ＡＮＤゲート５０７，命令実行
部５０８，メモリ５０９からなる。命令実行部５０８
は、メモリアドレス５０８ａをメモリ５０９に送り、５
０９ａを通じてメモリ５０９に対しデータを読み書き
し、出力５０８ｂを、出力生成回路５０１及び誤り検出
回路５０５に送る。出力回路５０１は、命令実行部５０
８からの出力５０８ｂを受け、装置が出力すべき出力５
０１ａをトライステートバッファ503に送ると共に、出
力５０１ａをコンペア回路５０２にも送る。コンペア回
路502は、出力回路５０１ａの出力と、センス回路５０
４からの出力５０４ａの出力をコンペアし、出力一致信
号５０２ａをＡＮＤゲート５０７に送る。トライステー
トバッファ５０３は、ＡＮＤゲート５０７からの出力信
号５０７ａが１なら出力回路５０１の出力５０１ａを出
力１０１ａに出力し、ＡＮＤゲート５０７からの出力信
号５０７ａが０なら出力回路５０１の出力５０１ａを出
力１０１ａに出力せず、ハイインピーダンスの状態にす
る。センス回路５０４は、図２のように構成され、バス
の電圧となっている１０１ａを入力し、論理値として多
数決をとったあとの出力５０４ａを出力する。誤り検出
回路５０５は、命令実行部からの出力５０８ｂを受け、
誤り発生信号５０５ａを出力する。誤り発生信号５０５
ａは、インバータ５０６で極性が反転させられた後、信
号５０６ａとして、ＡＮＤゲート５０７に入力される。
ＡＮＤゲート５０７は、出力一致信号５０２ａと誤り発
生信号のネガ５０６ａを論理ＡＮＤし、５０７ａとして
トライステートバッファ５０３に送る。

【００２３】次に、図５の動作を説明する。メモリ５０
９には、公知の技術である誤り訂正符号を含むように構
成する。命令実行部５０８は、メモリ５０９を誤り訂正
符号を含めて読み書きしながら処理を進めて行き、出力
すべきデータを計算する。出力すべきデータは５０８ｂ
を通じて出力生成回路に送られ出力されていくが、同時
に誤り検出回路５０５で誤り訂正符号を用いて誤りを検
出し、誤りが検出されたら、トライステートバッファ５
０３の出力を停止する。そして更に図４と同様に、自分
自身の出力と、三つの装置の多数決をとったあとの正し
い出力を常に比較していて、異なっていたら直ちに装置
自身の出力を停止することも同時にできるようにする。
更に不一致発生の状態を保持する専用レジスタを設け、
故障の起きた装置を永久に切り離すハードウエアを構成
することもできる。このように、本発明は、従来の高信
頼化のための技術と組み合わせてより高信頼なシステム
を構成していくことも可能である。

【００２４】

【発明の効果】本発明によれば、ＬＳＩとして構成した
ときに信号ピンが少なく安価で、小規模な回路で信頼性
が高く、特別な素子を用いずディジタル回路で通常使わ
れている素子を用い、多重系システムの多数決を構成す
ることができる。

【図面の簡単な説明】

【図１】本発明の実施例のブロック図。

【図２】センス回路１１１の第１の構成例の説明図。

【図３】センス回路１１１の第２の構成例の説明図。

【図４】装置１０１の第１のブロック図。

【図５】装置１０１の第２のブロック図。

【図６】従来例のブロック図。

【図７】出力ドライバ２０１の入出力特性図。

【図８】バス上で電圧的に多数決がとられることの説明
図。

【図９】出力ドライバ３０１の入出力特性図。

【図１０】出力ドライバ３０２の入出力特性図。

【図１１】図２の出力ドライバ２０１の１ビット分の説
明図。

【図１２】図１の多重系システムがバス上で電圧的に多
数決をとる様子を模式的に示した説明図。

【符号の説明】

１００ａ…出力信号、１０１，１０２，１０３…装置、
１１０…バス、１１１…センス回路、１１２…クロック
発生回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】故障なく正常に動作している時に同一の出
   力をし、同一なクロックを用いる複数の装置を含む多重
   系装置において、前記装置のうちのいくつか又は全部が
   同時に出力するバスと、前記バスの電圧に応じて決定し
   た出力を出力する手段とからなることを特徴とする多重
   系装置。
2. 【請求項２】請求項１において、前記装置の中に前記バ
   スの電圧に応じて決定した出力の出力手段を有し、前記
   出力手段の出力と前記装置自身の出力が一致であること
   を検出する手段と、前記一致検出手段が不一致を示した
   ら装置自身の出力を停止する手段とを備えた多重系装
   置。
3. 【請求項３】請求項２において、前記装置の中に前記バ
   スの電圧に応じて決定した出力を出力する手段を有し、
   前記出力手段の出力と装置自身の出力が一致であること
   を検出する手段と、前記一致検出手段が不一致を示した
   ら装置自身の出力を停止する手段と、前記誤り検出手段
   が誤りを検出したら装置自身の出力を停止する手段とを
   備えた多重系装置。