JPH03272482A - メモリｉｃ試験回路 - Google Patents
メモリｉｃ試験回路Info
- Publication number
- JPH03272482A JPH03272482A JP2071604A JP7160490A JPH03272482A JP H03272482 A JPH03272482 A JP H03272482A JP 2071604 A JP2071604 A JP 2071604A JP 7160490 A JP7160490 A JP 7160490A JP H03272482 A JPH03272482 A JP H03272482A
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- Japan
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- memory
- memory ics
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
Ｎ行Ｍ列に配列されて搭載されているメモリＩＣを試験
するメモリＩＣ試験回路に関し。
するメモリＩＣ試験回路に関し。
メモリＩＣに対する試験時間を短縮すると共に間欠エラ
ーについてもチエツクできるようにすることを目的とし
。
ーについてもチエツクできるようにすることを目的とし
。
Ｎ行Ｍ列のメモリＩＣに対して一斉に駆動をかけると共
に、同一行に存在するＭ個のメモリＩＣからの読み出し
データについての正否を判定する列判定部と、同一列に
存在するＮ個のメモリＩＣからの読み出しデータについ
ての正否を判定する行判定部とをもうけた構成とする。
に、同一行に存在するＭ個のメモリＩＣからの読み出し
データについての正否を判定する列判定部と、同一列に
存在するＮ個のメモリＩＣからの読み出しデータについ
ての正否を判定する行判定部とをもうけた構成とする。
本発明は、Ｎ行Ｍ列に配列されて搭載されているメモリ
ＩＣを試験するメモリＩＣ試験回路に関する。
ＩＣを試験するメモリＩＣ試験回路に関する。
Ｎ行Ｍ列に配列されているメモリＩＣを試験することが
行われているが、当該試験を高速度で行いかつ間欠的に
発生するかも知れないエラーをもチエツクできるように
することが望まれる。
行われているが、当該試験を高速度で行いかつ間欠的に
発生するかも知れないエラーをもチエツクできるように
することが望まれる。
第５図は従来の試験回路を説明する説明図を示す。図中
の符号１−００ないし１−ＮＭは夫々メモリＩＣ，２は
マルチプレクサであって行選択を行うもの、３−０ない
し３−Ｍは夫々バスであってアドレスと書き込みデータ
と書き込みイネ−フル信号とを含むもの、４−０ないし
４−Ｍは夫々読み出しデータ出力端子を表している。
の符号１−００ないし１−ＮＭは夫々メモリＩＣ，２は
マルチプレクサであって行選択を行うもの、３−０ない
し３−Ｍは夫々バスであってアドレスと書き込みデータ
と書き込みイネ−フル信号とを含むもの、４−０ないし
４−Ｍは夫々読み出しデータ出力端子を表している。
従来の場合には、第５図図示のマルチプレクサ２によっ
て行選択を行いつつ２各メモリＩＣ１−１ｊに対して書
き込みと読み出しとを行い９選択された行のメモリＩＣ
，例えば、メモリＩＣ１−００ないし１−０Ｍからの読
み出しデータを出力端子４−０ないし４−Ｍ上に読み出
して、その結果の正否によってチエツクを行う。
て行選択を行いつつ２各メモリＩＣ１−１ｊに対して書
き込みと読み出しとを行い９選択された行のメモリＩＣ
，例えば、メモリＩＣ１−００ないし１−０Ｍからの読
み出しデータを出力端子４−０ないし４−Ｍ上に読み出
して、その結果の正否によってチエツクを行う。
なお第５図図示の如く、同一列に存在するメモリｒｃｌ
−ｏｊないし１−Ｎｊからの出力は、上記読み出しデー
タ出力端子４−ｊに対してドツト・オアの形で接続され
ているが、上記マルチプレクサ２によって行選択が行わ
れていることから上記読み出しデータ出力端子４−ｊに
は選択された行ｉにおけるメモリＩＣ１−１ｊからの読
み出しデータが抽出される。
−ｏｊないし１−Ｎｊからの出力は、上記読み出しデー
タ出力端子４−ｊに対してドツト・オアの形で接続され
ているが、上記マルチプレクサ２によって行選択が行わ
れていることから上記読み出しデータ出力端子４−ｊに
は選択された行ｉにおけるメモリＩＣ１−１ｊからの読
み出しデータが抽出される。
第５図に関連して説明した構成による試験が行われる場
合には、マルチプレクサ２によって、逐次２行が選択さ
れつつ試験が行われる。この結果。
合には、マルチプレクサ２によって、逐次２行が選択さ
れつつ試験が行われる。この結果。
各行について試験に当ってＴ秒を要するとすれば。
Ｎ行Ｍ列の場合には全体でＮ−Ｔ秒を要することとなる
。
。
また従来の場合には、マルチプレクサ２によって選択さ
れていない行におけるメモリＩＣから非所望な形で出力
が生じると、この影響をチエツクすることが困難である
。特に間欠的なエラーが生じると、対処することが不可
能となる。
れていない行におけるメモリＩＣから非所望な形で出力
が生じると、この影響をチエツクすることが困難である
。特に間欠的なエラーが生じると、対処することが不可
能となる。
本発明は、メモリｒＣに対する試験時間を短縮すると共
に１間欠エラーについてチエツクできるようにすること
を目的としている。
に１間欠エラーについてチエツクできるようにすること
を目的としている。
第１図は本発明の原理横威図を示す０図中の符号１−３
ｊはメモリＩＣ，５は行判定部、６は列判定部、７−ｉ
は列判定部における判定回路、８ｊは行判定部における
判定回路、９ばアンド回路、１０はオア回路、 １１
はＥ−ＯＲ回路を表している。
ｊはメモリＩＣ，５は行判定部、６は列判定部、７−ｉ
は列判定部における判定回路、８ｊは行判定部における
判定回路、９ばアンド回路、１０はオア回路、 １１
はＥ−ＯＲ回路を表している。
メモリＩＣがＮ行Ｍ列に配列されているとすると２行判
定部５においては９Ｍ個の判定回路８−ｊをそなえてい
る。また列判定部６においてはＮ個の判定回路７−４を
そなえている。
定部５においては９Ｍ個の判定回路８−ｊをそなえてい
る。また列判定部６においてはＮ個の判定回路７−４を
そなえている。
各判定回路７−４または８−ｊは、夫々に対するすべて
の入力についてのアンド論理をとった出力と同じくすべ
ての入力についてのオア論理をとった出力とについて、
排他的オアの論理をとるように構成されている。この結
果、上記すべての入力の中のいずれか１つについて他と
異なる値をもつものが存在すると９図示Ｅ−ＯＲ回路の
出力が論理「ｌ」となる。即ち、当該判定回路に対して
入力を与えている所のいずれかのメモリＩＣの読み出し
データに関してエラーが存在していることが判る。
の入力についてのアンド論理をとった出力と同じくすべ
ての入力についてのオア論理をとった出力とについて、
排他的オアの論理をとるように構成されている。この結
果、上記すべての入力の中のいずれか１つについて他と
異なる値をもつものが存在すると９図示Ｅ−ＯＲ回路の
出力が論理「ｌ」となる。即ち、当該判定回路に対して
入力を与えている所のいずれかのメモリＩＣの読み出し
データに関してエラーが存在していることが判る。
［作 用］
図示の全メモリＩＣ１−００ないし１−２１に対して、
書き込みが行われた上で一斉に読み出しが行われる。そ
して１図示の場合において３例えば判定回路７−１と判
定回路８−０とにおいて。
書き込みが行われた上で一斉に読み出しが行われる。そ
して１図示の場合において３例えば判定回路７−１と判
定回路８−０とにおいて。
ｉＯＲ回路の出力が論理「１」となったとすると、メモ
リＩＣ１−１０からの出力にエラーが存在していること
が判明する。即ち、試験時間は。
リＩＣ１−１０からの出力にエラーが存在していること
が判明する。即ち、試験時間は。
従来の場合にくらべて大幅に短縮される。換言すれば、
Ｎ行Ｍ列のメモリＩＣの場合には、いわば１／Ｎに短縮
される。また、すべてのメモリＩＣからの読み出しデー
タが一斉にチエツクされることから、従来の場合に生じ
ていた所の非選択状態にあるメモリＩＣからの出力によ
る影響が生しる余地がない。
Ｎ行Ｍ列のメモリＩＣの場合には、いわば１／Ｎに短縮
される。また、すべてのメモリＩＣからの読み出しデー
タが一斉にチエツクされることから、従来の場合に生じ
ていた所の非選択状態にあるメモリＩＣからの出力によ
る影響が生しる余地がない。
第２図は本発明の一実施例構成を示す。図中の符号１−
ｉｊ、２．３−ｊ、５，６．７−ｉ、８ｊは第１図およ
び第５図に対応しており、符号１２は全駆動回路を表し
ている。
ｉｊ、２．３−ｊ、５，６．７−ｉ、８ｊは第１図およ
び第５図に対応しており、符号１２は全駆動回路を表し
ている。
第５図を参照して説明した如く、マルチプレクサ２によ
って、各行毎に選択的に任意の行に存在するメモリＩＣ
例えば１１０．１−１１．・・・を駆動することもでき
るが５本発明の場合には、第２図図示の全駆動回路１２
がもうけられて、全メモリＩＣから一斉に読み出しを行
うようにする。
って、各行毎に選択的に任意の行に存在するメモリＩＣ
例えば１１０．１−１１．・・・を駆動することもでき
るが５本発明の場合には、第２図図示の全駆動回路１２
がもうけられて、全メモリＩＣから一斉に読み出しを行
うようにする。
当該読み出しの結果が９行判定部５における各判定回路
８−ｊと３列判定部６における各判定回路７−４とによ
って判定される。そして２例えば判定回路８−１と判定
回路７−０とにおいて論理「１」が出力されたとすると
、メモリＩＣ１−０１にエラーが存在していることが判
明する。
８−ｊと３列判定部６における各判定回路７−４とによ
って判定される。そして２例えば判定回路８−１と判定
回路７−０とにおいて論理「１」が出力されたとすると
、メモリＩＣ１−０１にエラーが存在していることが判
明する。
第３図は第２図図示の判定回路の一実施例構成を示して
いる。図中の符号９．１０．１１は第１図に対応し、１
３．１４は夫々スイッチ回路を表している。
いる。図中の符号９．１０．１１は第１図に対応し、１
３．１４は夫々スイッチ回路を表している。
第２図図示の構成において、メモリＩＣの群が通常の運
転状態（即ち２本発明による試験が行われる状態でない
場合）には、第２図図示のマルチプレクサ２によって行
選択が行われ、１つの行からのＭ個の読み出し出力が処
理に利用されるが。
転状態（即ち２本発明による試験が行われる状態でない
場合）には、第２図図示のマルチプレクサ２によって行
選択が行われ、１つの行からのＭ個の読み出し出力が処
理に利用されるが。
このような通常の運転状態にある場合には第３図におい
てスイッチ回路１３が稼動状態にされて。
てスイッチ回路１３が稼動状態にされて。
ドツト・オアされた出力が抽出される。
しかし９本発明による試験が行われる状態におい゛ては
、スイッチ回路１４が稼動状態とされる。
、スイッチ回路１４が稼動状態とされる。
このときの出力は、第１図を参照して説明したものとな
る。
る。
第４図は第２図図示の全駆動回路の構成を説明する説明
図を示す。図中の符号２．１２は第２図に対応している
。
図を示す。図中の符号２．１２は第２図に対応している
。
マルチプレクサ２によって行選択を行う場合には、全駆
動回路１２における全スイッチがオフされており、ｎビ
ットの入力によってマルチプレクサ２が２″本の行駆動
信号線のうちの１つを選択する。これに対して１本発明
による試験を行う場合には、全駆動回路１２における全
スイッチがオンされて、全駆動信号が供給される。即ち
、２″本の行駆動信号線に対して信号が与えられる。
動回路１２における全スイッチがオフされており、ｎビ
ットの入力によってマルチプレクサ２が２″本の行駆動
信号線のうちの１つを選択する。これに対して１本発明
による試験を行う場合には、全駆動回路１２における全
スイッチがオンされて、全駆動信号が供給される。即ち
、２″本の行駆動信号線に対して信号が与えられる。
以上説明した如く１本発明によれば、試験に要する時間
が十分に小となり、かつ従来の場合のように非選択状態
にあるメモリＩＣが試験結果に影響を与えることがない
。
が十分に小となり、かつ従来の場合のように非選択状態
にあるメモリＩＣが試験結果に影響を与えることがない
。
第１図は本発明の原理構成図、第２図は本発明の実施例
構成、第３図は第２図図示の判定回路の一実施例構成、
第４図は第２図図示の全駆動回路の構成を説明する説明
図、第５図は従来の説明図を示す。 図中の符号１−１］はメモリＩＣ，５は行判定部、６は
列判定部、７−１および８−ｊは夫々判定回路を表す。
構成、第３図は第２図図示の判定回路の一実施例構成、
第４図は第２図図示の全駆動回路の構成を説明する説明
図、第５図は従来の説明図を示す。 図中の符号１−１］はメモリＩＣ，５は行判定部、６は
列判定部、７−１および８−ｊは夫々判定回路を表す。
Claims (1)
- 【特許請求の範囲】 Ｎ行Ｍ列に配列されて搭載されているメモリＩＣ（１−
ｉｊ）をそなえ、当該複数のメモリＩＣ（１−ｉｊ）に
対してアドレス選択を行いつつデータ書き込みとデータ
読み出しとを行って、上記個々のメモリＩＣ（１−ｉｊ
）の動作を試験するメモリＩＣ試験回路において、 上記Ｎ行Ｍ列に配列されている全メモリＩＣ（１−ｉｊ
）に対して上記アドレス選択とデータ書き込みとデータ
読み出しとを行うよう構成すると共に、 上記Ｎ行Ｍ列に配列されている全メモリＩＣ（１−ｉｊ
）に対して駆動状態を生成する全駆動回路（１２）と、 上記Ｎ行Ｍ列に配列されているメモリＩＣ（１−ｉｊ）
についての同一行に存在するＭ個のメモリＩＣからの読
み出しデータの正否を判定する合計Ｎ個の判定回路（７
−ｉ）によって構成される列判定部（６）と、 上記Ｎ行Ｍ列に配列されているメモリＩＣ（１−ｉｊ）
についての同一列に存在するＮ個のメモリＩＣからの読
み出しデータの正否を判定する合計Ｍ個の判定回路（８
−ｊ）によって構成される行判定部（５）とをそなえ、 上記行判定部（５）による判定結果と、上記列判定部（
６）による判定結果とを利用して、個々のメモリＩＣ（
１−ｉｊ）についての動作を試験するようにした ことを特徴とするメモリＩＣ試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2071604A JP2928320B2 (ja) | 1990-03-20 | 1990-03-20 | メモリｉｃ試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2071604A JP2928320B2 (ja) | 1990-03-20 | 1990-03-20 | メモリｉｃ試験回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03272482A true JPH03272482A (ja) | 1991-12-04 |
| JP2928320B2 JP2928320B2 (ja) | 1999-08-03 |
Family
ID=13465428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2071604A Expired - Fee Related JP2928320B2 (ja) | 1990-03-20 | 1990-03-20 | メモリｉｃ試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2928320B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63228500A (ja) * | 1987-03-17 | 1988-09-22 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
-
1990
- 1990-03-20 JP JP2071604A patent/JP2928320B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63228500A (ja) * | 1987-03-17 | 1988-09-22 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2928320B2 (ja) | 1999-08-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |