JPH09101931A - ネットワークシステム制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 従来のローカルデータバッファを無くす一
方、ＣＰＵの主記憶アクセス性能の劣化をなくし、しか
も、ネットワークから受信したデータの処理速度の向上
を図ることを可能となすネットワークシステム制御装置
を提供することを目的としている。 【構成】 受信したネットワークデータを、データバッ
ファ１０４に保持する。そして、ＣＰＵ１１の主記憶１
２へのアクセスの合間をみて、保持したネットワークデ
ータの主記憶１２へのコピーを実行する。また、かかる
データコピーの実行中に、ＣＰＵ１１の主記憶１２への
アクセスが発生した場合には、データバッファ１０４に
必要なデータが保持されているか否かを調べ、保持され
ている場合には、該当するネットワークデータを直ちに
ＣＰＵ１１へ転送する。

Description

【発明の詳細な説明】

【０００１】

【産業上の技術分野】本発明は、ネットワークより受信
したデータを主記憶部に格納し、格納した該データを読
み出して主制御部にて処理するネットワークシステムを
制御するネットワークシステム制御装置に関するもので
ある。

【０００２】

【従来の技術】図６は、従来のネットワークシステム制
御装置の構成を示すブロック図である。このネットワー
クシステム制御装置は、システム制御回路２０と、該シ
ステム制御回路２０と拡張バス２４を介して接続される
ネットワーク制御回路２３とから構成され、更に、該シ
ステム制御回路２０には、ＣＰＵ２１と主記憶２２が接
続されている。そして、ネットワーク制御回路２３で受
信したネットワークデータを、システム制御回路２０に
よって主記憶２２にＤＭＡ転送すると共に、主記憶２２
に格納されたネットワークデータを読み出して、ＣＰＵ
２１にてデータ処理するようになっている。

【０００３】システム制御回路２０は、ＣＰＵ２１と接
続するためのＣＰＵインターフェース部２０３と、主記
憶２２と接続するためのメモリ制御部２０２と、拡張バ
ス２４を介して前記ネットワーク制御回路２３からのデ
ータを取り込むためのＤＭＡ制御部２０１とから構成さ
れている。また、ネットワーク制御回路２３には、ネッ
トワークから受信したデータを一時的に保持するローカ
ルデータバッファ２３１が備えられている。

【０００４】ネットワーク制御回路２３に接続されるネ
ットワークとしては、例えば、イーサネット（Etherne
t) が使用される。イーサネットは、ＩＥＥＥ（米国電
気電子技術協会）８０２．３が作成したバス型ＬＡＮの
代表であり、その伝送速度は１０Ｍｂｐｓとなっている
（なお、最近では、伝送速度が１００Ｍｂｐｓの高速イ
ーサネットも登場してきている）。そして、かかるイー
サネットに接続する場合には、前記ローカルデータバッ
ファ２３１の容量としては、例えば、３２ＫＢ程度もの
が使用される。また、主記憶２２の容量としては、例え
ば２ＭＢ程度のものが使用される。

【０００５】図７は、図６に示す従来のネットワークシ
ステム制御装置におけるネットワーク受信データの処理
を示すフローチャートである。先ず、ネットワーク制御
回路２３で、外部ネットワークからのデータを受信し
（Ｓ７１）、これを一旦、ローカルデータバッファ２３
１に格納する（Ｓ７２）。同時に、格納した受信データ
を主記憶２２へＤＭＡ転送するために、ＤＭＡ制御部２
０１に対して、「拡張バス獲得要求」を発行する（Ｓ７
３）。

【０００６】ここで、ＤＭＡとは、Direct Memory Acce
ssの略であり、ここに示す例では、高速のデータ転送能
力をもつ周辺機器であるネットワーク制御回路２３が、
ＣＰＵ２１の制御を受けることなく主記憶２２に対して
直接にデータを転送するようになっている。このデータ
転送にあたっては、ＤＭＡ制御部２０１が拡張バス２４
の使用可否を管理しており、これにより、データの転送
が制御される。なお、拡張バス２４については、データ
の転送速度を向上させるために高速化されており、例え
ば、ＰＣＩ（(Peripheral Component Interconnect）バ
ス等が使用される。

【０００７】続いて、前記「拡張バス獲得要求」を受け
たＤＭＡ制御部２０１では、それ以外のアクセス要求が
主記憶２２に対して発生していないことを、メモリ制御
部２０２とＣＰＵインタフェース部２０３に確認した
後、ネットワーク制御回路２３に対して、拡張バス２４
の使用権利を付与する。そこで、拡張バス２４の使用が
可能となった場合（Ｓ７４においてＹｅｓの場合）に
は、ネットワーク制御回路２３では、そのローカルデー
タバッファ２３１に保持しているデータを拡張バス２４
上へ送出する。更に、ＤＭＡ制御部２０１が、拡張バス
２４上のデータを取込み、メモリ制御部２０２を介し、
主記憶２２へＤＭＡ転送する。このようにして、外部ネ
ットワークから受信したデータの主記憶２２へのＤＭＡ
転送が完了する（Ｓ７５）。

【０００８】なお、ローカルデータバッファ２３１で
は、ネットワーク制御回路２３が、拡張バス２４の使用
権利を付与されない間に、受信したデータを失うことが
ないよう、該データを保持している。

【０００９】

【発明が解決しようとする課題】上述したように、従来
のネットワークシステム制御装置においては、システム
制御回路２０とネットワーク制御回路２３とを個々に構
成し、それら両者がバス（上記の例では拡張バス２４）
で接続されることによって機能するよう構成されてい
る。そして、ネットワークに直接接続されるネットワー
ク制御回路２３に、ネットワークとの間の通信機能を担
わせている。このため、ネットワーク制御回路２３で
は、拡張バス２４の使用権利を獲得するに至る迄の間に
受信したデータを失ってしまわないようにするため、デ
ータを一時的に保持しておくローカルデータバッファ２
３１を備えておく必要があった。

【００１０】ところが、ネットワーク制御回路２３にロ
ーカルデータバッファ２３１を設ける従来の構成を採る
場合には、該ネットワーク制御回路２３の、ネットワー
クシステム制御装置全体に占めるコスト負担の影響の程
度は少なくない。即ち、ネットワーク制御回路２３の主
たる機能はデータの送受信機能（通常の端末機能であ
る）であって、メモリ機能を付加することにより、その
分のコストアップは否定できず、それがネットワークシ
ステム制御装置全体コストのアップに影響を及ぼしてい
る事実がある。かと言って、システム制御回路２０にネ
ットワーク制御回路２３の機能を全て持たせることは、
特に、複数のネットワークとの通信を行う場合の処理負
担を多くしてしまうし、システム制御回路２０の構成を
複雑化してしまうため、やはり、システム制御回路２０
とネットワーク制御回路２３とをバス接続する現在の形
態を変更することは得策とは言い難い。

【００１１】また、従来のネットワークシステム制御装
置では、ローカルデータバッファ２３１に保持されたデ
ータを主記憶２２へＤＭＡ転送している途中に、ＣＰＵ
２１からの主記憶アクセスが発生したとき、それを優先
させるためにデータ転送を中断してしまうとデータが失
われてしまうので、通常は、ＣＰＵ２１の主記憶アクセ
スの方を待機させるものとしている。このため、ＣＰＵ
２１の主記憶アクセス機能を劣化させてしまうことは否
定できない。

【００１２】逆に、ＣＰＵ２１の主記憶アクセスの方を
優先させようとした場合、一旦キャンセルされてしまっ
たデータ転送を再開させるために、拡張バス２４を獲得
する通信手順を再度実行する必要があり、大きくデータ
処理を遅延させてしまう。本発明は、かかる現状に鑑み
て成されたものであり、従来のネットワークシステムで
使用されているローカルデータバッファを無くす一方、
ＣＰＵの主記憶アクセス機能の劣化をなくし、しかも、
ネットワークデータの処理速度の向上を図ることを可能
となすネットワークシステム制御装置を提供することを
目的としている。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、本請求項１に記載の発明は、ネットワークより受信
したデータを主記憶部に格納し、格納した該データを読
み出して主制御部にて処理するネットワークシステムを
制御するネットワークシステム制御装置であって、ネッ
トワークより受信したデータを取り込んで保持するデー
タ保持手段と、前記主制御部による主記憶アクセス発生
の有無を検出する主記憶アクセス検出手段と、前記主記
憶アクセス検出手段によって、前記主制御部による主記
憶アクセスが発生していないことが検出された場合に、
前記データ保持手段に保持されたデータをＤＭＡ転送に
て前記主記憶部へコピーするデータコピー手段と、前記
主記憶アクセス検出手段によって、前記主制御部による
主記憶アクセスが発生したことが検出された場合に、該
アクセスにかかるデータが、前記データ保持手段に保持
されているか否かを検索するアクセスデータ検索手段
と、前記アクセスデータ検索手段によって、前記主制御
部による主記憶アクセスにかかるデータが検索された場
合に、該データを主制御部に対して転送するアクセスデ
ータ転送手段と、を備えていることを特徴としている。

【００１４】また、本請求項２に記載の発明は、請求項
１記載のネットワークシステム制御装置における前記デ
ータ保持手段が、更に、ネットワークより受信したデー
タに対して、前記主記憶部のデータ格納領域に対応付け
たアドレスを付与するアドレス付与手段を備え、前記ア
ドレス付与手段によって付与されたアドレスに従ってデ
ータを保持することを特徴としている。

【００１５】また、本請求項３に記載の発明は、請求項
２記載のネットワークシステム制御装置における前記デ
ータコピー手段が、更に、データコピー中に、前記主記
憶アクセス検出手段によって、前記主制御部による主記
憶アクセスが発生したことが検出された場合に、データ
コピーを中断するデータコピー中断手段と、データコピ
ー中断中に、前記主記憶アクセス検出手段によって、前
記主制御部による主記憶アクセスが終了したことが検出
された場合に、データコピーを再開するデータコピー再
開手段と、を備えていることを特徴としている。

【００１６】また、本請求項４に記載の発明は、請求項
３記載のネットワークシステム制御装置における前記ア
クセスデータ検索手段が、更に、前記主制御部による主
記憶アクセスのアドレスが、前記アドレス付与手段によ
って付与されたアドレスと一致するか否かを判断するア
ドレス判断手段を備え、 前記アドレス判断手段によっ
て、前記アドレスが一致すると判断された場合に、該ア
ドレスを基に該当するデータを検索することを特徴とし
ている。

【００１７】また、本請求項５に記載の発明は、請求項
４記載のネットワークシステム制御装置における前記ア
クセスデータ転送手段が、更に、前記主制御部による主
記憶アクセスを、前記データ保持手段へのアクセスに切
り替えるアクセス先切り替え手段を備え、前記アクセス
先切り替え手段によって、前記主制御部による主記憶ア
クセスが、前記データ保持手段へのアクセスに切り替え
られた場合に、該当するデータを主制御部に対して転送
することを特徴としている。

【００１８】また、本請求項６に記載の発明は、請求項
１記載のネットワークシステム制御装置であって、複数
のネットワークから送信されてくる個々のデータを受信
して処理する場合、更に、前記データ保持手段に対する
各ネットワークからのデータ取込み順を、各ネットワー
ク別に時間割り当てするデータ取込み順割り当て手段を
備えていることを特徴としている。

【００１９】

【作用】上記構成によれば、本ネットワークシステム制
御装置では、ネットワークから送信されてきたデータが
受信された場合、該受信データが、データ保持手段によ
って保持される。一方、主記憶アクセス検出手段によっ
て、常に、主制御部による主記憶アクセスが発生してい
るか否かが検出されている。そして、該主記憶アクセス
の合間をみて、データコピー手段によって、保持されて
いるデータの主記憶部へのデータコピーが実行される。

【００２０】また、主記憶アクセスが発生した場合に
は、アクセスデータ検索手段によって、該主記憶アクセ
スにかかるデータが保持されているか否かが検索され
る。そして、該当するデータが検索された場合には、該
データが、アクセスデータ転送手段によって、主制御部
へ転送される。更に、複数のネットワークから送信され
てくる個々のデータを受信して処理する場合には、デー
タ取込み順割り当て手段によって、各ネットワーク別
に、データ保持手段へのデータ取込み順が時間割り当て
され、割り当てられた時間帯に個々のデータの取込みが
行われる。

【００２１】以上の結果、ネットワークから受信したデ
ータを主記憶部へ転送する際に、主制御部による主記憶
アクセスが発生した場合であっても、該主記憶アクセス
が中断されることがなくなる。また、その場合、主記憶
アクセスにかかるデータがデータ保持手段に保持されて
いることが確認されたときは、該データ保持手段が主制
御部のキャッシュ機能を発揮して該当するデータを転送
されるため、主制御部によるアクセス時間の大幅な短縮
が図られる。更に、複数のネットワークから送信されて
くる個々のデータを受信して処理するときには、データ
の取込み順が予め時間割り当てされるため、割り当てら
れた時間帯に個々のデータの取込みがなされて、データ
保持手段への個々のデータ取込みが支障なく実行され
る。

【００２２】

【実施例】以下、本発明の実施の形態を、図面に従い具
体的に説明する。図１は、本発明の第１の実施形態であ
るネットワークシステム制御装置の構成を示すブロック
図であり、図６に示す従来のネットワークシステム制御
装置の構成と比較されるものである。

【００２３】このネットワークシステム制御装置は、シ
ステム制御回路１０と、該システム制御回路１０と拡張
バス１４を介して接続されるネットワーク制御回路１３
とから構成され、更に、ＣＰＵ１１と主記憶１２が備え
られている。そして、外部のネットワークから受信した
データを主記憶１２へＤＭＡ転送して格納すると共に、
格納された該データを読み出して、ＣＰＵ１１でデータ
処理するようになっている。ここで、ネットワーク制御
回路１３には、従来例で示したローカルデータバッファ
２３１は設けられていない。

【００２４】システム制御回路１０は、ＣＰＵ１１と接
続するためのＣＰＵインターフェース部１０３と、主記
憶１２と接続するためのメモリ制御部１０２と、拡張バ
ス１４を介して、前記ネットワーク制御回路１３からの
データを取り込むためのＤＭＡ制御部１０１と、該ＤＭ
Ａ制御部１０１によって取り込まれたデータを一時的に
保持するデータバッファ１０４とから構成されている。

【００２５】ここで、データバッファ１０４の容量につ
いては、例えば、図６に示したローカルデータバッファ
２３１の容量と同じものが使用されるが、このデータバ
ッファ１０４を、システム制御回路１０の中に一部品と
して組み込むことで、明らかに従来例の場合に比べて、
ネットワークシステム制御装置全体のコストダウンを図
ることが可能となる。

【００２６】また、例えば、主記憶１２の容量を２ＭＢ
程度とし、データバッファ１０４の容量を３２ＫＢ程度
であるとした場合には、ＣＰＵ１１の主記憶１２に対す
るアクセス時間は１５０〜２００ｎｓ程度となり、ＣＰ
Ｕ１１のデータバッファ１０４に対するアクセス時間は
５０ｎｓ程度となる。これは、主記憶１２は大容量のメ
モリとして、ＤＲＡＭ（Dynamic RAM)で構成されるため
にアクセス時間が遅いのに対して、データバッファ１０
４はレジスタメモリとして、ＳＲＡＭ(StaticRAM)で構
成されるためにアクセス時間が速いことによる。そし
て、同様なことが、ネットワーク制御回路１３からデー
タバッファ１０４へのデータ書込みの場合と、該データ
バッファ１０４から主記憶１２へのデータ転送の場合に
ついても当てはまる。

【００２７】次に、システム制御回路１０を構成する各
機能ブロックの動作を説明する（なお、詳細は後述す
る）。先ず、ＤＭＡ制御部１０１では、ネットワーク制
御回路１３で受信されたデータを取込み、それにアドレ
スを付してデータバッファ１０４に書き込む。この場合
のアドレスは、主記憶１２のデータ格納領域に対応した
アドレスと一致させている。また、ＣＰＵインターフェ
ース部１０３では、ＣＰＵ１１による主記憶アクセスが
発生したか否かを、ＣＰＵバス上の信号（アドレス信
号）の有無を検出することにより、常に監視している。

【００２８】次に、ＤＭＡ制御部１０１では、ＣＰＵ１
１による主記憶アクセスが発生していないことを確認し
た場合、メモリ制御部１０２に対して、データバッファ
１０４に保持されているデータを主記憶１２へＤＭＡ転
送によりデータコピーするよう指示する。そして、この
指示を受けたメモリ制御部１０２では、データコピーを
開始する。なお、メモリ制御部１０２がデータコピーを
行うようにしているので、データバッファ１０４中のデ
ータは、データコピーが完了した後も、次なるデータが
入力された時の書込み空間が無くなる迄はバッファ内に
保持されている。

【００２９】また、データコピー中に、ＣＰＵ１１によ
る主記憶アクセスが発生したことを確認したＤＭＡ制御
部１０１では、メモリ制御部１０２に対して、直ちに、
データコピーを中断するよう指示する。そして、この指
示を受けたメモリ制御部１０２では、実行中のデータコ
ピーを中断する。その後、ＣＰＵ１１による主記憶アク
セスが終了したことを確認したＤＭＡ制御部１０１で
は、メモリ制御部１０２に対して、中断中のデータコピ
ーを再開するよう指示する。そして、この指示を受けた
メモリ制御部１０２では、データコピーを再開する。

【００３０】このようにデータコピーが制御されるよう
になっているので、ＣＰＵ１１による主記憶アクセスが
発生したときであっても、必ずそれが実行され、データ
バッファ１０４内のデータについても、確実に主記憶１
２へ転送される。一方、データバッファ１０４では、Ｃ
ＰＵインターフェース部１０３を通じて、ＣＰＵ１１に
よる主記憶アクセスが発生したことを確認した場合、該
主記憶アクセスにかかるデータが、データバッファ１０
４に保持されているか否かを検索する。その場合、ＣＰ
Ｕ１１による主記憶アクセスのアドレスと同じアドレス
にかかるデータが保持されているかを検索する。そし
て、該当するデータが検索された場合には、ＣＰＵイン
ターフェース部１０３を通じたＣＰＵ１１による主記憶
アクセスをデータバッファ１０４に対するアクセスに切
り替えて、検索したデータをＣＰＵ１１へ転送する。

【００３１】このように、データバッファ１０４は、Ｃ
ＰＵ１１のキャッシュメモリとしても機能するようにな
っており、このときのＣＰＵ１１によるデータバッファ
１０４へのアクセスは、データバッファ１０４がＳＲＡ
Ｍで構成されているので、そのアクセス時間は従来例の
場合に比べて大きく短縮される。図２は、図１に示すネ
ットワークシステム制御装置におけるネットワーク受信
データの処理を示すフローチャートである。先ず、ネッ
トワーク制御回路１３にて、外部ネットワークからのデ
ータを受信する（Ｓ２１）。続いて、ネットワーク制御
回路１３では、受信データを即座に拡張バス１４に出力
する（Ｓ２２）。そこでＤＭＡ制御部１０１では、拡張
バス１４に出力されているデータを取り込んで、データ
バッファ１０４内部の予めシステムで定められているデ
ータ格納領域（主記憶１２のそれと対応している）に格
納する（Ｓ２３）。

【００３２】その後、ＤＭＡ制御部１０１では、ＣＰＵ
１１からの主記憶１２へのアクセスの発生状態をＣＰＵ
インタフェース部１０３の制御信号で確認しながら（Ｓ
２４）、その合間をみて、即ち、ＣＰＵ１１の主記憶ア
クセスが発生していない状態であるときに（Ｓ２４にお
いてＮｏの場合）、メモリ制御部１０４に対してデータ
転送命令を発行し、メモリ制御部１０４では、データバ
ッファ１０４に格納しているデータを主記憶１２へコピ
ーする（Ｓ２５）。このようにして、ネットワークデー
タのＤＭＡ転送が完了する。

【００３３】なお、ＤＭＡ転送が完了したネットワーク
データについては、次なるネットワークデータ入力のた
めのバッファ領域がなくなる迄、同データをデータバッ
ファ１０４内に残しておくことにより、ＣＰＵ１１の主
記憶１２アクセスに対し、ＣＰＵキャッシュとして機能
できるようにしている。図３は、図１に示すネットワー
クシステム制御装置における主記憶アクセスの処理を示
すフローチャートである。先ず、ＣＰＵ１１が、ＣＰＵ
インターフェース部１０３に対して主記憶１２へのアク
セス要求を発行する（Ｓ３１）。そして、ＣＰＵ１１か
らの主記憶アクセス要求を受けたＣＰＵインタフェース
部１０３では、そのアクセスアドレスが主記憶１２のア
ドレス領域であるかどうかを判定すると同時に、該当す
る主記憶アドレスのデータがデータバッファ１０４の内
部に存在するかどうかを確認する（Ｓ３２）。そこで、
データバッファ１０４の内部に該当するデータが存在し
ないことを確認した場合（Ｓ３２においてＮｏの場合）
には、従来システムと同様にメモリ制御部１０２に対し
てアクセス要求を発生して、主記憶１２へのアクセスを
実行し（Ｓ３３）、主記憶１２より該当するデータをＣ
ＰＵ１１へ出力する（Ｓ３４）。

【００３４】これに対し、データバッファ１０４の内部
に該当するデータが存在することを確認した場合（Ｓ３
２においてＹｅｓの場合）には、データバッファ１０４
の内部に格納されているネットワークデータをＣＰＵ１
１へ出力する（Ｓ３５）。このとき、データバッファ１
０４は、一般に、大容量の主記憶１２に比較して、デー
タ容量が小さい代わりに高速アクセスが可能とされてい
るために、ＣＰＵアクセス時間の向上が図られている。

【００３５】このように、データバッファ１０４が、受
信されたネットワークデータのバッファとしての機能
と、ＣＰＵキャッシュとしての機能の両機能を備えて動
作することにより、ネットワークシステム性能の一段の
向上が図られている。ところで、上述した第１の実施形
態においては、データバッファ１０４に格納されたネッ
トワークデータは、ＣＰＵアクセスの合間に主記憶１２
へコピーされるようになっているが、この場合、ＤＭＡ
制御部１０１では、ＣＰＵ１１の主記憶１２へのアクセ
スが発生したタイミングを完全には把握することが困難
である。そのために、システム起動中に、データバッフ
ァ１０４から主記憶１２へのデータコピー（即ち、ＤＭ
Ａ転送）と、ＣＰＵ１１から主記憶１２へのアクセスと
が重複したがために、ＣＰＵアクセス速度を減少させる
おそれがある。そのような不具合を発生させないために
は、本ネットワークシステム制御装置を次の図４に示す
ように動作させればよい。

【００３６】図４は、図１に示すネットワークシステム
制御装置の動作タイムチャートであって、具体的には、
図１に示すＣＰＵ１１の主記憶アクセス（データの読み
出しを行うためのアクセスである）と、データバッファ
１０４に保持されたネットワークデータの主記憶１２へ
のデータコピー（即ち、メモリ制御部１０２によるネッ
トワークデータのＤＭＡ転送のことである）とが競合し
た場合に、各機能部を如何なる動作タイミングで以て動
作させれば良いかについて示している。

【００３７】なお、図中、各制御信号については全てLo
w-Activeで表示している。また、ＡＡは、保持されたネ
ットワークデータのＤＭＡ転送先とる主記憶２２におけ
るアドレスであり、ＤＡは、データバッファ１０４から
ＤＭＡ転送されるネットワークデータである。また、Ａ
Ｂは、ＣＰＵ１１の主記憶アクセスにかかる主記憶２２
におけるアドレスであり、ＤＢは、ＣＰＵ１１の主記憶
アクセスによって主記憶１２から読み出されるデータで
ある。

【００３８】本ネットワークシステム制御装置における
各機能ブロックは全て、ＣＰＵ１１から供給されるシス
テムクロックに従って動作するようになっている。ＤＭ
Ａ制御部１０１からのデータコピー要求を、図に示すタ
イミングで受けたメモリ制御部１０２によって、データ
バッファ１０４からは主記憶１２に対するネットワーク
データＤＡが出力される。

【００３９】このデータコピーが実行されている途中
で、ＣＰＵ１１による主記憶１２へのアクセス（ＣＰＵ
アクセス要求）が図で示すタイミングで発生したとき、
ＣＰＵバス上にはアドレスＡＢが出力されており、その
後に、該アクセスにかかるデータＤＢが図で示すタイミ
ングでＣＰＵバス上に出力される。一方、メモリ制御部
１０２では、ＤＭＡ制御部１０１からのデータコピー要
求を受けたとき、主記憶１２へのチップセレクト信号Ｃ
Ｓをアサートする。その後、ＣＰＵインターフェース部
１０３を通じてＣＰＵバスアドレスがＡＢとなっている
ことを確認すると、主記憶１２へのチップセレクト信号
ＣＳをアサートしたままで主記憶バスへのアドレス出力
をＡＡからＡＢに変更すると共に、データ書き込みを示
す書き込みイネーブル信号ＷＥをデアサートする。この
結果、直ちに、ＣＰＵ１１による主記憶１２へのアクセ
スに切替えられ、実行中の主記憶１２へのデータコピー
アクセスが即座に中止され、主記憶１２からのデータ読
み出しアクセスが開始される。

【００４０】その後、主記憶アクセス時間が経過して、
主記憶１２から読み出されたデータＤＢがＣＰＵバス上
へ出力されてＣＰＵアクセス要求がデアサートされた後
は、メモリ制御部１０２では、主記憶バスへのアドレス
出力をＡＢからＡＡに変更すると共に、書き込みを示す
書き込みイネーブル信号ＷＥをアサートして、データコ
ピーアクセスを再開する。

【００４１】上記のように、ネットワークシステム制御
装置の各機能部を動作させることによって、主記憶１２
へのＣＰＵアクセスと、データバッファ１０４からのデ
ータコピーとが競合した場合においても、ＣＰＵアクセ
ス速度を劣化させることなく、ネットワークデータのＤ
ＭＡ転送を確実に実行することができるようになる。図
５は、本発明の第２の実施形態であるネットワークシス
テム制御装置の動作を示すタイムチャートである。この
実施形態は、複数のネットワーク制御を行う場合に、図
１に示した拡張バス１４に対して、複数のネットワーク
（例えば、イーサネットと電話回線等）と接続される個
々のネットワーク制御回路１３を接続した状態（図示せ
ず）を想定している。このような状態においては、一つ
の拡張バス１４をインターリーブして、個々のネットワ
ーク制御回路１３に共有させることにより、第１の実施
形態と同様な効果を得ることができるようになる。

【００４２】ここでは、そのようにするための具体的な
動作タイムチャートを示している。本ネットワークシス
テム制御装置の各機能ブロックについても、全て、ＣＰ
Ｕ１１から供給されるシステムクロックに従って動作す
るようになっている。そして、このシステムクロックに
同期して、連続するインターリブフェーズ１〜ｎ（但し
ｎは、接続されるネットワークの数を示す）が周期的に
割り当てられる。具体的には、デバイス１のネットワー
ク制御回路１３については、インターリーブフェーズ１
で出力可能となり、同様に、デバイスｎのネットワーク
制御回路１３については、インターリーブフェーズｎに
て出力可能となるよう、各ネットワーク制御回路１３が
制御される。

【００４３】なお、上記のように、拡張バス１４を共有
させる構成をとらずに、各ネットワーク制御回路１３に
対して専用バスを持たせる構成をとることが可能である
ときにも、本ネットワークシステム制御装置による複数
のネットワーク制御を行うことは可能であるが、そのよ
うにする場合には、複数のネットワークデータが同時に
拡張バス１４上に出力されないよう制御することが必要
となる。

【００４４】

【発明の効果】本発明にかかるネットワークシステム制
御装置によれば、ネットワークから受信したネットワー
クデータを、装置内部に設けたデータ保持手段に保持す
るように構成している。このため、ネットワークとの間
の送受信機能のみを端末に持たせるだけで済むようにな
り、システムを構築する上において有効なコストダウン
を図ることが可能となる。

【００４５】また、主制御部の主記憶アクセスの合間を
みて、データ保持手段に保持したネットワークデータの
主記憶へのコピーを実行するように構成しているので、
データコピー中に主制御部による主記憶アクセスが発生
した場合にも、そのアクセスを優先して実行させること
が可能となる。このため、従来のように、主記憶アクセ
スの劣化を招くことは回避される。

【００４６】更に、かかる主記憶アクセスが終了した後
は、中断されたデータコピーが直ちに再開されるよう構
成しているので、データが失われてしまうことが防止さ
れることは勿論のこと、従来のように、外部に設けたロ
ーカルデータバッファに保持されたネットワークデータ
を取り込むための手順が全く不要となるために、その
分、データ処理時間の大幅な短縮を図ることが可能とな
る。

【００４７】加えて、主制御部の主記憶アクセスにかか
るデータが、データ保持手段に保持されていることが確
認された場合には、その該当データを主制御部へ転送で
きるよう構成しているので、主制御部によるアクセス時
間の大幅な短縮を図ることが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態であるネットワークシ
ステム制御装置の構成を示すブロック図である。

【図２】図１に示すネットワークシステム制御装置にお
けるネットワーク受信データの処理を示すフローチャー
トである。

【図３】図１に示すネットワークシステム制御装置にお
ける主記憶アクセスの処理を示すフローチャートであ
る。

【図４】図１に示すネットワークシステム制御装置の動
作タイムチャートである。

【図５】本発明の第２の実施形態であるネットワークシ
ステム制御装置の動作を示すタイムチャートである。

【図６】従来のネットワークシステム制御装置の構成を
示すブロック図である。

【図７】図６に示す従来のネットワークシステム制御装
置におけるネットワーク受信データの処理を示すフロー
チャートである。

【符号の説明】

１０、２０ システム制御回路 １１、２１ ＣＰＵ １２、２２ 主記憶 １３、２３ ネットワーク制御回路 １４、２４ 拡張パス １０１、２０１ ＤＭＡ制御部 １０２、２０２ メモリ制御部 １０３、２０３ ＣＰＵインターフェース部 １０４ データバッファ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ネットワークより受信したデータを主記
   憶部に格納し、格納した該データを読み出して主制御部
   にて処理するネットワークシステムを制御するネットワ
   ークシステム制御装置であって、 ネットワークより受信したデータを取り込んで保持する
   データ保持手段と、 前記主制御部による主記憶アクセス発生の有無を検出す
   る主記憶アクセス検出手段と、 前記主記憶アクセス検出手段によって、前記主制御部に
   よる主記憶アクセスが発生していないことが検出された
   場合に、前記データ保持手段に保持されたデータをＤＭ
   Ａ転送にて前記主記憶部へコピーするデータコピー手段
   と、 前記主記憶アクセス検出手段によって、前記主制御部に
   よる主記憶アクセスが発生したことが検出された場合
   に、該アクセスにかかるデータが、前記データ保持手段
   に保持されているか否かを検索するアクセスデータ検索
   手段と、 前記アクセスデータ検索手段によって、前記主制御部に
   よる主記憶アクセスにかかるデータが検索された場合
   に、該データを主制御部に対して転送するアクセスデー
   タ転送手段と、 を備えていることを特徴とするネットワークシステム制
   御装置。
2. 【請求項２】 前記データ保持手段は、更に、 ネットワークより受信したデータに対して、前記主記憶
   部のデータ格納領域に対応付けたアドレスを付与するア
   ドレス付与手段を備え、 前記アドレス付与手段によって付与されたアドレスに従
   ってデータを保持することを特徴とする請求項１記載の
   ネットワークシステム制御装置。
3. 【請求項３】 前記データコピー手段は、更に、 データコピー中に、前記主記憶アクセス検出手段によっ
   て、前記主制御部による主記憶アクセスが発生したこと
   が検出された場合に、データコピーを中断するデータコ
   ピー中断手段と、 データコピー中断中に、前記主記憶アクセス検出手段に
   よって、前記主制御部による主記憶アクセスが終了した
   ことが検出された場合に、データコピーを再開するデー
   タコピー再開手段と、 を備えていることを特徴とする請求項２記載のネットワ
   ークシステム制御装置。
4. 【請求項４】 前記アクセスデータ検索手段は、更に、 前記主制御部による主記憶アクセスのアドレスが、前記
   アドレス付与手段によって付与されたアドレスと一致す
   るか否かを判断するアドレス判断手段を備え、 前記アドレス判断手段によって、前記アドレスが一致す
   ると判断された場合に、該アドレスを基に該当するデー
   タを検索することを特徴とする請求項３記載のネットワ
   ークシステム制御装置。
5. 【請求項５】 前記アクセスデータ転送手段は、更に、 前記主制御部による主記憶アクセスを、前記データ保持
   手段へのアクセスに切り替えるアクセス先切り替え手段
   を備え、 前記アクセス先切り替え手段によって、前記主制御部に
   よる主記憶アクセスが、前記データ保持手段へのアクセ
   スに切り替えられた場合に、該当するデータを主制御部
   に対して転送することを特徴とする請求項４記載のネッ
   トワークシステム制御装置。
6. 【請求項６】 請求項１記載のネットワークシステム制
   御装置であって、複数のネットワークから送信されてく
   る個々のデータを受信して処理する場合、更に、 前記データ保持手段に対する各ネットワークからのデー
   タ取込み順を、各ネットワーク別に時間割り当てするデ
   ータ取込み順割り当て手段を備えていることを特徴とす
   るネットワークシステム制御装置。