JPH11212939A - 共通バスによって相互接続されたプロセッサを有するデータプロセッサユニット間でデータを交換するためのシステム - Google Patents

Abstract

(57)【要約】 【課題】 プロセッサなど処理手段を含む「エージェン
ト」データプロセッサユニット間でデータを交換するた
めのシステムを提供すること。 【解決手段】 各ユニットは、要求に応じてデータの書
込み／読取りを可能にする、所定のアドレスに編成され
た形でデータを記憶する記憶手段を含む。前記ユニット
によって形成される全体は、すべてのユニットに共通で
ありかつ交換バスを介してすべての前記ユニットからア
クセスできる分散交換メモリアセンブリを構成するデー
タ記憶手段を含む。各ユニットは、ユニットのプロセッ
サ手段からアクセスでき、かつ他のプロセッサ手段から
交換バスを介してアクセスできる交換メモリによって構
成される、前記アセンブリの手段の一部分を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサを有す
る「エージェントユニット」と呼ばれるデータ処理ユニ
ット間でデータを交換するためのシステムに関する。そ
のプロセッサは、共通バスによって相互接続されて、た
とえば電気通信用交換機内の呼処理アセンブリや、相互
間の大量のデータ交換トラフィックに適応する必要があ
る複数の装置を有するその他のアセンブリなどのアセン
ブリを形成する。

【０００２】

【従来の技術】知られているように、データを考慮し、
処理するために性能が常に向上する手段が現れると、常
に増大する量のデータを一層速い速度で伝送させ、処理
させるアプリケーションが導入されることになる。特
に、プロセッサは常に増大するクロック周波数、たとえ
ば現在では約２００ＭＨｚを用いているが、物理的制約
に関連する理由で、そのようなクロック周波数は、プロ
セッサの入出力ポートに接続できる種類の伝送リンクに
は使用できない。一般に、所与のアセンブリ内のプロセ
ッサユニットのプロセッサが相互通信する時にはいつで
も、プロセッサ間でデータを交換するためにはるかに低
いクロック周波数を使用するように準備される。したが
って、プロセッサが相互に通信する伝送手段の容量不足
によってプロセッサの処理能力が実際に制限されないこ
とをできる限り保証するための特別な手段を提供する必
要がある。

【０００３】特に、「ＩＥＥＥ ｓｔａｎｄａｒｄ ｆ
ｏｒ Ｆｕｔｕｒｅｂｕｓ＋」と呼ばれる、ＩＥＥＥが
起案したプロセッサユニット間の相互接続バスに関する
標準がＩＥＥＥから発行されている。とはいえ、その標
準は普遍的なものになるよう努めているので、一部では
すでにかなり複雑になっているサブアセンブリに統合す
ることが単純かつ容易な物理的実施形態を得ることは難
しい。このような実施の難しさは、バス自体だけでな
く、処理すべきユニットへの接続およびバスの交換構成
要素への接続に必要なコネクタにも当てはまる。これ
は、特に、バス内に含まれる多数のパラレルリンク、様
々な構成要素に要求される性能レベル、およびバスとそ
れによって処理されるユニットとを中心として編成され
るサブアセンブリの動作に関連する制約に関連する。

【０００４】欧州特許第０６４６８７６号には、「エー
ジェントユニット」と呼ばれる、データプロセッサユニ
ット間でデータを交換するためのシステムが記載されて
いる。プロセッサは、相互間で高いレベルのデータ交換
トラフィックに適応できることが期待される複数のユニ
ットを含むアセンブリ内で共通バスによって相互接続さ
れる。データプロセッサユニットは、ユニットに共通の
外部交換バスによって相互接続されるプロセッサなどプ
ロセッサ手段を含む。バスの共用はアービトレータによ
って調停される。各ユニットは、要求に応じてデータの
書込み／読取りを可能にする、所定のアドレスに編成さ
れた形で少なくとも一時的にデータを記憶する記憶手段
を有する。データ記憶手段は交換メモリアセンブリを構
成し、この交換メモリアセンブリは、前記ユニット間に
分散され、すべてのユニットに共通であり、交換バスを
介してすべてのユニットからアクセスできる。各ユニッ
トは、第一にそのユニットのプロセッサ手段からアクセ
スでき、第二に他のユニットのプロセッサ手段から交換
バスを介してアクセスできる交換メモリの形で前記アセ
ンブリの記憶手段の一部分を有する。

【０００５】

【発明が解決しようとする課題】しかしながら、同特許
は、あるユニットから別のユニットにデータを転送する
間に生じる伝送問題および同期問題を取り上げていな
い。本発明の目的は、それらの問題を解決することであ
る。

【０００６】

【課題を解決するための手段】本発明は、「エージェン
ト」ユニットと呼ばれるデータプロセッサユニット間で
データを交換するためのシステムであって、前記ユニッ
トに共通の外部マルチワイヤ交換バスによって相互接続
されたプロセッサなどプロセッサ手段を含み、バスの共
用がアービトレータによって調停され、各ユニットが、
要求に応じてデータの書込み／読取りを可能にする、所
定のアドレスに編成された形で保存されるデータを少な
くとも一時的に記憶する手段を含み、前記ユニットによ
って形成されるアセンブリが交換メモリアセンブリを構
成するデータ記憶手段を含み、この交換メモリアセンブ
リが前記ユニット間で共用され、すべての前記ユニット
に共通であり、交換バスを介してすべての前記ユニット
からアクセスでき、各ユニットが、そのユニットのプロ
セッサ手段からアクセスでき、かつ他のユニットのプロ
セッサ手段から交換バスを介してアクセスできる交換メ
モリの形で前記アセンブリの記憶手段の一部分を含み、
各ユニットがまたローカルプロセッサバスと交換メモリ
のため、および交換バスのための各ユニット内のインタ
フェース手段を含み、インタフェース手段がユニットの
交換メモリによって構成された記憶手段と、前記ユニッ
トのプロセッサ手段と、他のユニットのプロセッサ手段
との間で、前記他のユニットが接続されている交換バス
を介してデータを交換するために相互接続されており、
交換システムが、各ユニット内の交換メモリと交換バス
の間に中間記憶手段を含み、前記手段が高速アクセスバ
ッファメモリによって構成され、この高速アクセスバッ
ファメモリに対して、ユニットのプロセッサがそれ自体
のクロックレートでアクセスすることができ、かつ他の
ユニットがその時に前記交換バスを制御しているクロッ
クの速度でアクセスすることができ、各ユニットが、交
換バスを介して他のユニットに伝送する第一クロック信
号を生成する手段と、別のユニットから前記ユニットへ
の伝送を第二クロック信号の速度で行うのに適したデー
タに対するローカル操作に使用される第三クロック信号
を生成するために、交換バスから第二クロック信号を回
復する手段とを含むシステムを提供する。

【０００７】このようにして特徴づけたデータ交換シス
テムは、バスを介してトランザクションを開始したユニ
ットがそれ自体のクロックを送信に使用できるように
し、そのクロック信号は、受信ユニットがトランザクシ
ョンデータを中間記憶手段に一時的に記憶するために使
用される。データはその後、ローカルクロックによっ
て、特にデータを共用メモリに記憶するために使用され
る。異なるユニットのクロック間の同期をとる必要はな
い。このシステムは、全長約５０センチメートルのバッ
クプレーンバスを介して、５０ＭＨｚ〜８３ＭＨｚ程度
の高い転送周波数で動作できる。

【０００８】本発明、その特徴、およびその利点につい
て、下記に記載の図面に関連して行った以下の説明でよ
り詳細に説明する。

【０００９】

【発明の実施の形態】図１に示すアセンブリは、エージ
ェント間交換バスと呼ばれるマルチワイヤバス２を介し
て相互接続されたエージェントのデータプロセッサユニ
ット１を含む。バスの共用はアービトレータ３によって
調停される。アセンブリは、この図では分離された状態
で示されているが、一般には、前述のとおりより大きな
アセンブリ、たとえば電気通信用交換機の一部をなす。

【００１０】このような場合、プロセッサユニットは、
他のリンク、たとえばプロセッサユニットを他の装置ユ
ニットと相互接続する別のバスを含むが、これは本発明
の主題に直接関係せず、したがって本明細書では図示し
ない。

【００１１】各プロセッサユニットは、前述のとおり通
常高性能であると仮定される少なくとも一つのプロセッ
サ４を中心として編成される。前記プロセッサは、編成
されたプログラムデータ、または通常編成される処理済
みのデータやこれから処理するデータなど、データを従
来の形で一時的／永続的に記憶するのに適した「専用」
メモリと呼ばれる少なくとも一つのメモリ５を有する。

【００１２】図１に示した実施形態には、知られている
形で様々な処理操作を加速するためのキャッシュメモリ
６も示されている。当技術分野で通常行われるように、
メモリ５および６は、「プロセッサ」バスと呼ばれるバ
ス７を介してプロセッサ４と通信する。

【００１３】バス７はまた、プロセッサユニット１のプ
ロセッサ４と、同じ交換バス２に接続された一つまたは
複数の他のユニット１との間でデータを交換するために
使用される。各ユニット１は、前記交換バス上を介して
送信および受信を行えるようにする送受信モジュール８
を有する。インタフェース回路９は、送受信モジュール
８とプロセッサバス７との間に挿入され、特に「プロセ
ッサバス」インタフェース１０、「エージェント間交
換」バスインタフェース１１、および「ローカル」バス
インタフェース１３を含む。図示した実施形態では、ロ
ーカルバスインタフェース１３は、ローカルバス１４を
介して前記バスを含むユニットのプロセッサが、また交
換バス２を介して他のユニットのプロセッサがデータを
交換することを可能にする。例として、バス１４は、ユ
ニット１に接続されてそれとデータを交換する一つまた
は複数の装置（図示せず）、たとえば一つまたは複数の
電話装置（図示せず）、またはたとえばトークンリング
ネットワークやその他の種類のネットワークへのアクセ
スを与えるネットワークアクセスに役立つ。

【００１４】当技術分野で通常行われるように、インタ
フェース１０、１１、および１３は、交換操作がサブア
センブリ間で行われるようにする働きをし、これらのイ
ンタフェースは、通常これらのサブアセンブリを制御す
るプロセッサタイプまたはコントローラタイプの制御構
造を加えることによってこれらのサブアセンブリ間に挿
入され、またこれらのインタフェースは、要件に基づい
て選択的にこれらのサブアセンブリに接続される。プロ
セッサバス７は、比較的速いデータ速度に適応できるよ
うに設計され、このためにクロック信号を高い周波数、
たとえば６６ＭＨｚで受信し、また実際にはできるだけ
短くなるように製造される。

【００１５】交換バス２は、情報プロセッサユニット１
が対話形式で連動し、たとえばプロセッサタイプまたは
カプラタイプの操作が可能なように設計され、このため
に情報プロセッサユニット１は、ユニット１間に分散さ
れた構成要素を有する「交換」メモリアセンブリを共用
する。より具体的には、バスは、高速プロセッサに適合
できるデータ速度、たとえば約５０ＭＨｚのクロックレ
ートでの伝送が可能なように設計される。

【００１６】バス伝送で通常行われるように、データは
所定の形で編成され、各データ項目は複数のビットを備
え、ビットの一部または全部はデータ自身に対応し、た
とえばアドレス指定のために追加のビットと一緒になっ
ている。伝送される各データ項目は、たとえば、３２個
のデータビット、３２個のアドレスビット、およびパリ
ティ、バリデーション、トランザクションの特徴づけな
どのための追加のビットを含む。

【００１７】所期のデータ転送速度を仮定すれば、当業
者に知られている理由で、交換バス２に接続されるユニ
ット１の数は必然的に制限され、前記ユニット数は、た
とえば以下で説明する実施形態では２〜１０個である。
また、同じことがバスの長さにも必然的に当てはまり、
バスは、たとえば多層カードの形で実施され、約３０セ
ンチメートルの長さにわたってのびる。

【００１８】当技術分野で通常行われるように、各エー
ジェントユニット１は、たとえば、交換バス２が設けら
れた多層バックプレーンカードに接続されたカード上に
搭載される。例として、送受信モジュール８は、バック
プレーントランシーバロジック（ＢＴＬ）構成要素を用
いて実施され、この構成要素は、ユニット１間および前
記ユニットとアービトレータ３との間で送信された信号
またはこれから送信される信号をそれらの間で共用す
る。信号は、機能基準に基づいて送受信モジュールの様
々な構成要素間で共用される。好ましい実施形態では、
要求をより迅速に処理できるように、送信先ユニットの
認識に関する信号と、単一のＢＴＬ構成要素が処理すべ
きユニット間の呼を対象としたトランザクションのタイ
プに関する信号が準備される。送受信モジュール８から
来て、そのモジュールを構成するＢＴＬ構成要素に到達
した信号を再同期させ、それによって関連するモジュー
ル構成要素にかかわらずデータが同期に復元されるよう
にする知られている機構が提供される。

【００１９】前述のとおり、データは、「交換メモリ」
と呼ばれるメモリアセンブリを介して二つのユニット１
間で交換され、メモリアセンブリの構成要素はユニット
間に分散され、したがって各ユニットは参照番号１５で
示されるそれ自体の「交換」メモリを有する。

【００２０】交換バス２と、そのアービトレータ３と、
それに接続されたユニット１とによって構成されたアセ
ンブリは、ユニットの交換メモリ１５によって構成され
たメモリアセンブリの共用アドレス指定が可能になり、
かつユニット間での交換バス調停およびデータ交換が可
能になるように編成される。これらの交換は、メモリア
センブリへの書込操作、メモリアセンブリからの読取操
作、あるいはまた補助操作、たとえば「ラッチ」操作や
「エージェント間割込生成」操作と同じである。

【００２１】前述のとおり、読取操作は、交換バスでの
データ転送速度がプロセッサの実行できる転送速度に比
べて遅いので不利である。しかし、書込操作は、交換バ
スを介して伝送すべきデータがプロセッサによってプロ
セッサと交換バスとの間で伝送媒介の働きをする高速ア
クセスバッファメモリに供給されるように準備できる限
り、あまり不利ではない。

【００２２】したがって、本発明によれば、書込みにつ
ながるプロセッサ動作を最大にすると同時に、読取りに
つながる動作を最小にするように準備される。したがっ
て、情報をできるだけ早く伝達することが必要であるか
または他のユニットにとって有益である情報をユニット
が所有するように準備し、それによって前記他のユニッ
トからのそのような情報に対する要求に対応する読取り
を最小にする。

【００２３】このために、各ユニットの交換メモリ１５
は、交換バス２にアクセスできるすべてのエージェント
によって共用され、したがってバスに接続されたすべて
のユニット１内のすべてのプロセッサ４に見える。各エ
ージェントは、他の各ユニットの交換メモリ１５内にメ
モリ領域を有し、その領域はソフトウェアによって前記
エージェントに対応するユニットに割り振られる。

【００２４】本明細書に記載の実施形態では、一つのエ
ージェントに予約されたメモリ領域にアクセスするため
のアドレスは、そのエージェントの物理的位置、より正
確には前記ユニットによって構成されたアセンブリ内の
交換バス２によって処理される他のユニット１に対す
る、そのエージェントに対応するユニット１の位置によ
って定義する。

【００２５】例として、４ギガバイトのアドレスフィー
ルド内の交換メモリのグローバルアドレス指定用に１ギ
ガバイトのメモリ空間を予約し、この１ギガバイト空間
は、たとえば３２ビットアドレス指定で定義した二つの
ビットＡ０およびＡ１によって定義される。

【００２６】各エージェントには、たとえば８メガバイ
トから６４メガバイトまでのサイズの交換メモリ領域が
予約されており、上記で定義したメモリ空間内にそれぞ
れ最大６４メガバイトの１６個の論理アドレス指定ブロ
ックのための空きがある。

【００２７】この場合わずか１０個であるエージェント
はそれぞれ、前述のとおり、他のエージェントに対する
その物理的位置に応じて割り振られた論理アドレス指定
ブロックを有する。各エージェントが使用できる物理交
換メモリは、そのエージェントが使用できる論理ブロッ
クの先頭に配置される。

【００２８】他の論理アドレス指定ブロックは、仮想交
換メモリブロックを構成し、特にローカルアクセスでの
アドレス指定、あるグループへの同報通信のためのアド
レス指定、および一般同報通信のためのアドレス指定に
役立ち、また任意選択で追加のエージェントが使用する
こともできる。

【００２９】各エージェントは、それが使用できるロー
カルアドレスを有するが、そのアドレス指定は前記エー
ジェントのユニット１のプロセッサのみが実行できる。

【００３０】同報通信は、一般同報通信のこともあり、
あるエージェントのユニット１から他のすべてのユニッ
トまで実行されることもあり、またグループ同報通信の
こともあり、その場合あるユニットから他のユニットの
所定のグループまで実行される。所与のユニットはある
いは複数のグループに属する。

【００３１】この例ではビットＡ２、Ａ３、Ａ４、およ
びＡ５として選択したブロックのアドレスビットは、本
明細書では、図２のアドレス００００、０００１、０１
０１、および１００１など、特定のユニット１に割り振
られたブロックアドレスか、アドレス１０１０など、ユ
ニット内でローカルに交換メモリ１５に割り振られたブ
ロックアドレスか、アドレス１１１１など、一般同報通
信用のブロックアドレス、あるいはアドレス１０１１な
ど、グループ同報通信用のブロックアドレスに対応でき
ると考えられる。この場合、１０１０などのローカルブ
ロックアドレスは、ユニットの各プロセッサ４が実施す
る交換ソフトウェアが、交換バス２に沿って他のユニッ
トに対する前記ユニットの位置にかかわらず、ユニット
の交換メモリ１５と通信するために同じアドレスを使用
できるように準備される。

【００３２】例として、エージェントは、ローカルブロ
ックアドレスを使用するか、またはユニットが属するグ
ループ、あるいは一般同報通信グループの同報通信アド
レスのを使用することによって、前記ユニットに対応す
るブロックアドレスを使用することによって、前記ユニ
ットが接続されている交換バス２を介さずにそのエージ
ェントに対応するユニット１の交換メモリ１５にアクセ
スすることができる。

【００３３】ユニットが交換バスを介してエージェント
のアドレスと、交換メモリアセンブリの一般同報通信ア
ドレスまたはグループ同報通信アドレスに書込みアクセ
スできるように準備される。ただし、ユニットが対応す
るグループの一部であると仮定すると、読取りは、特に
ユニットの交換メモリ内の一般同報通信アドレスまたは
グループ同報通信アドレスからはローカルに実行される
だけであり、これは交換バスを介さずに行われる。

【００３４】前述のとおり、交換バス２へのアクセスは
アービトレータ３の制御のもとに行われ、この場合、調
停は、この目的のために設計された市販の構成要素によ
って従来の形で実行されると考えられ、したがって本発
明の主題に間接的にしか関連しないので、本明細書で詳
細に説明する必要はない。

【００３５】一実施形態では、調停プロセスは非同期と
なるように設計され、ユニットがそれぞれの要件に応じ
て生成した交換バス２の一時的予約の要求をアービトレ
ータ３が受け取るようにする。その要件のためにバスの
予約を要求する各「発呼側」ユニット１は、それ自体の
非同期バス要求信号ＢＲを生成し、バス許可信号ＢＧを
そこから受信するために個々のワイヤリンクを介してア
ービトレータ３に送信するが、送信も同様に個々に行わ
れる。そのようなバス許可信号ＢＧは、アービトレータ
３によって、前記ユニットからのそれぞれのバス要求信
号の到着順で最初の発呼側ユニットに送信される。その
後、バスが空いたことをＢＵＳＹ信号の状態が示した直
後に、あるいは前にそのマスタであり、そのバスを使用
していたユニットによって交換バスが解放されると、バ
ス許可信号ＢＧを受信したユニットは交換バスの一時的
マスタとなるが、前記解放は、将来のマスタユニットの
ために前のマスタユニットによって生成されたＢＵＳＹ
信号の状態の変化によって示される。マスタとなったユ
ニット１はその要求を取り消し、それによって残りの発
呼側ユニット間での調停処理を続行できるようにする。

【００３６】データは、一時的にバスのマスタになった
ユニット１の制御のもとに交換バス２を介して伝送され
るが、ユニット１はこのために「交換」クロック回路１
６を有する。様々なユニット内の各クロック回路１６
は、すべてのユニットにわたって同じであることが好ま
しいそれぞれの所与の周波数の送信クロックと、別のユ
ニットから受信したデータを制御するクロック周波数を
回復するためのクロック回復モジュールを有する。本明
細書に記載の実施形態では、その時点での交換バス２の
マスタであるユニット１によって供給されるクロック信
号は、通信先のユニット１によって取り込まれ、前記ユ
ニットは前記信号に対してそれ自体を同期する。これは
特に、交換バスに沿ったそれぞれの位置によって伝送距
離が異なることから生じるばらつきを、各ユニット１が
吸収することを可能にする働きをする。

【００３７】図３に、交換バス２を介してユニット間で
データを伝送するために必要なリンクを、そのような二
つのユニットに符号１および１’を付けて示す。

【００３８】交換バス２を構成する様々なリンクは、サ
ンプリングが可能であり、所定数の信号の並列処理を可
能にする、両方向バッファレジスタを含むＦＵＴＵＲＥ
ＢＵＳ ＦＢ１６５１構成要素などによって構成される
専用終端回路１７および１７’にそれぞれの終端が接続
される。この場合、図３のユニット１および１’など、
各ユニット１内に信号転送を目的としてこれらの終端回
路１７が実施されていることを前提とする。この場合、
信号は以下のとおりである。

【００３９】ｎ個のデータ信号Ｄ。

【００４０】ｍ個の対応するアドレス信号Ａ。ここで、
好ましい実施形態ではｎは３２であり、ｍは３０であ
る。

【００４１】ｐ個のデータ書込許可信号ＢＥ。ここで、
たとえばデータビットは８ビットのバイトにグループ化
されるのでｐは４である。

【００４２】要求されるトランザクションのタイプを特
徴づけるｑ個の制御信号ＣＴＲＬ。ここで、ｑはたとえ
ば４であり、３２ビットワード単位など、分離可能な形
または分離不能な形でグループ化されたデータの書込み
または読取りを、ワードグループと機能または位置の特
性によって識別できるようにする。

【００４３】他の送信信号の少なくとも一部、特に許可
信号ＢＥに関するｒ個のパリティ信号ＰＡＲ。

【００４４】先行する信号に関するアドレス信号、ｑ個
の制御信号ＣＴＲＬ、およびパリティ信号の送信をクロ
ックするためにマスタユニット１の送信クロックによっ
て生成されるクロック信号ＣＬＫ。前記信号はまた、書
込時にｎ個のデータ信号、ｐ個のデータ許可信号、およ
び対応するパリティ信号もクロックし、前記クロック信
号は前記様々な信号と共にバスを介して送信される。

【００４５】受信時にバスを同期するためのクロック信
号ＣＬＫＤ。前記信号はバスマスタによって送信された
クロック信号ＣＬＫの受信レベルに対応する。

【００４６】受信能力が一時的に不十分になる恐れがあ
る場合と、前記ユニットがデータを処理できない場合
に、送信先ユニットによってそれぞれ送信される待機信
号ＷＡＩＴと停止信号ＨＡＬＴ。

【００４７】ユニット１および１’はそれぞれ、ユニッ
トに応じて送信クロック信号ＣＬＫまたはＣＬＫ’を生
成し、それぞれ要求信号ＢＲまたはＢＲ’を介してアー
ビトレータと通信し、前述のとおり、前記アービトレー
タは個々の許可信号ＢＧまたはＢＧ’に応答する。他の
いずれかのユニットから要求が着信しているかどうかを
通知するために、要求着信信号ＢＲＸもまたユニット
に、具体的にはその時点での交換バスのマスタユニット
に送信される。

【００４８】書込みは、アービトレータ３によって交換
バス２の支配権が与えられたエージェントユニット（タ
イミング図４Ａのユニット１と仮定）によって生成され
た送信クロックのクロックレートで交換メモリアセンブ
リ内で実行される。前記クロックは、タイミング図４Ａ
に符号ＣＬＫ１で示す。前述のとおり、交換バス２が使
用可能であることを示し、書込操作の開始を可能にする
のは、ＢＵＳＹ信号の状態の変化である。書込操作のた
めにユニットによって送信される同期信号ＣＬＫは、Ｂ
ＵＳＹ信号の状態がこれを可能にするとすぐに、交換バ
スのマスタとなったユニット１によって供給されるクロ
ック信号ＣＬＫ１によって構成される。ＢＵＳＹ信号の
状態の変化は、タイミング図４Ｂに示す。たとえば、Ｂ
ＵＳＹ信号の状態が変化した後にクロック信号ＣＬＫが
出現する前に、クロック信号の１サイクルに対応する遅
延を与えることができる。

【００４９】たとえば１’などの送信先ユニットによる
同期クロック信号ＣＬＫＤの受信は、前記ユニットがプ
ロセッサバスと交換メモリインタフェース１０内、およ
びエージェント間交換バスインタフェース１１内に置か
れているバッファメモリにデータを書き込むのに使用さ
れる。クロックＣＬＫＤは、たとえば従来のクロック回
復回路を用いて得られる。送信先ユニットの受信部分に
先入れ先出し（ＦＩＦＯ）型のバッファメモリがある場
合は、送信ユニット１から受信した信号をそのような回
復のために取り込み、交換メモリからのアクセスが使用
可能になるのを待っている間、その信号をバッファメモ
リに記憶することができる。

【００５０】次いで、アドレスビットＡ、データビット
Ｄ、送信データ許可ビットＢＥ、およびパリティビット
ＰＡＲは、交換バス２内の前記ビットに予約された並列
接続を介して送信先ユニット１’によって並列に受信さ
れ、タイミング図４Ｅに示したように、データグループ
ｉ１など、所期のトランザクションタイプに対応するグ
ループで受信される。ｉ１、ｉ２、ｉ３、ｉ４など、複
数のデータグループは、送信ユニット１を待っている場
合、前記ユニットからＷＡＩＴ信号またはＨＡＬＴ信号
を受信していないことを条件に、割込みなしで連続して
送信することができる。先に述べたように、ＷＡＩＴ信
号は、送信ユニットが新しいデータを送信し続けると前
記受信ユニットの受信データ記憶容量が一時的に飽和状
態になる恐れがある場合に、次に受信するユニットによ
って、送信しつつあるユニットに送信される。その後、
送信を中断し、それによってＷＡＩＴ信号を発行した送
信先ユニットが追い付くことができるようにする。

【００５１】タイミング図５Ａないし５Ｆに、ＷＡＩＴ
信号の状態の変化によって処理が影響を受ける操作の例
を示す。ただし、この場合のＷＡＩＴ信号は非同期タイ
プである。

【００５２】タイミング図５Ａないし５Ｆに示すよう
に、すでに過負荷状態から脱した送信先ユニットによっ
て解放された後に、ＷＡＩＴ信号がリセット状態に戻る
とすぐに、次に交換バス２のマスタとなる、ＢＵＳＹ信
号を保持していたユニットは、先に割り込まれた書込操
作に進む。この書込操作の再開は、ＷＡＩＴ信号の状態
が変化してから１クロックサイクル後に行われることを
前提とする。

【００５３】送信先ユニットによって新しい送信割込み
が要求され、ＷＡＩＴ信号の状態が再び変化すると、そ
の状態の変化がその時点での交換バス２のマスタである
ユニットに再度送信され、そのユニットは、記載の例の
グループｉ１およびｉ２の直後のグループｉ３など、最
も新しいデータグループ内の新しい現行データの送信を
再度停止する。本明細書で検討する実施形態では、デー
タグループｉ３は生成され続けるが、それがまたマスタ
ユニットから受信した制御信号ＣＴＲＬがもはや書込操
作を要求する機能コードでなくなり、現在送信中のデー
タグループが考慮されないことをすべての送信先ユニッ
トに通知するノーオペレーション（ＮＯＰ）機能コード
に対応する限り、データグループｉ３はもはや送信先ユ
ニットによって考慮されなくなる。

【００５４】前述のとおり、ＷＡＩＴ信号が前に過負荷
状態であった送信先ユニットによって解放された後にそ
のリセット状態に戻ると、その時点での交換バスのマス
タであるユニットは、直前に送信されたデータグルー
プ、この場合ＮＯＰ機能を伴うグループｉ３を他のグル
ープ、この場合ｉ４を送信する前に再度送信することに
より、前に割り込まれた書込操作を続ける。また、この
状況で通常行われるように、ハードウェアまたはソフト
ウェアの障害が発生した場合に、接続されたユニットの
一つによって交換バス２がブロック状態になるのを防止
するためにウォッチドッグが備えられる。

【００５５】信号ＢＲＸはまた、その時点でバスの支配
権を求める他の要求が保留状態になっていなければ、一
時的にマスタとなっているユニットが交換バスのマスタ
であり続けることを可能にする。これは特に、たとえば
マスタユニットからのダウンロード時やデータ速度が散
発的で非常に遅い場合、アービトレータ３からの無意味
な介入なしに、長々しいモノローグに対してユニットが
交換バス２のマスタであり続けることを可能にする。

【００５６】書込ユニットの最大データ速度は、交換バ
ス２上で調停サイクルとデータ伝送サイクルとが重複し
ないことを意味する。予想最小時間と予想最大時間とを
決定するために考慮に入れるべき合計時間は、交換バス
が使用されている時間、新しいマスタのクロックに対し
て送信先ユニットを再同期するために必要な時間、最初
のデータ項目に対応するビットのグループを準備するた
めの新しいマスタの１クロックサイクル、および前記最
初のデータ項目を送信するための１マスタクロックサイ
クルの合計に対応する。次々に送られてくる各新しいデ
ータ項目はマスタクロックサイクルをさらに１つ増加さ
せる。交換バスに沿ったユニットの位置に応じて、必然
的に最小時間と最大時間との間にばらつきが生じる。デ
ータをバーストで送信する可能性があるため、データ速
度がロードの増大と共に速くなることによってデータロ
ーディングに徐々に適応するので、ローディングが大き
くなればなるほど、データ伝送性能はそれだけ高くなる
ことに注意されたい。

【００５７】書込みの場合の交換バスの最大データ速度
はそれに応じて決定され、予想最小時間と予想最大時間
とを決定するために考慮に入れるべき合計時間は、ＢＵ
ＳＹ信号の解放時間、再同期時間、最初のデータ項目に
対応するビットのグループを準備するための１マスタク
ロックサイクル、および連続して送信される１データ項
目当たりの１クロックサイクルの合計に等しい。

【００５８】交換メモリアセンブリからの読取りも、そ
の時点で交換バス２のマスタであるエージェントユニッ
トによって生成された送信クロックＣＬＫ１の速度で行
われ、この場合も、前記ユニットはタイミング図６Ａの
ユニット１であると仮定する。このマスタユニットは、
タイミング図６Ｂに示すＢＵＳＹ信号の状態またはその
状態の変化によって可能になるとすぐに、タイミング図
６Ｃに示す読取命令に対応する制御信号ＣＴＲＬと、タ
イミング図６Ｄに示す読取アドレスａｄｒを定義する信
号Ａとを発行する。この場合、読取命令の直後から、要
求された読取操作から結果が得られるまで、一連のＮＯ
Ｐコードが続く。

【００５９】送信先ユニットがマスタユニットから受信
した同期およびクロック信号ＣＬＫＤは、読取りが交換
メモリ内で行われることを前提として、送信先ユニット
が読取命令と送信先ユニットの交換メモリ１５内の読取
りを実行すべきアドレスとを回復するのに使用される。
次いで、タイミング図６Ｅないし図６Ｇに示すように、
交換メモリ１５内の指定アドレスにあるべきデータに対
応するデータ信号Ｄ、および対応するバス許可信号ＢＥ
が、ユニット１’のクロックＣＬＫから来た同期信号Ｃ
ＬＫ’と共に読取命令の送信先ユニットによって発行さ
れる。図示した実施形態では、データアドレスでの読取
りによって得られたデータは、それが伝送された交換バ
スの線上に１クロックサイクルの間だけ存在する。送信
先ユニットによって供給される同期信号の数は、マスタ
ユニットによって要求されるトランザクションのタイプ
によって異なり、たとえば１個の３２ビットワードの読
取りが要求された場合は値００１０の４ビットＣＴＲＬ
コードとなり、２個の３２ビットワードを読み取る場合
は値００１１のＣＴＲＬコードとなる。

【００６０】好ましい実施形態では、送信するのを待っ
ていたすべての書込操作を実行してはじめて一時的にマ
スタユニットとなるユニットが読取要求を実施できるよ
うに準備される。同様に、送信先ユニットは、交換バス
２から来た交換メモリ内のすべての保留状態の書込操作
を実行してはじめて交換メモリからの読取りを行うこと
ができる。

【００６１】読取ユニットのデータ速度を最大限にする
には、交換バスを占有するために必要な時間、再同期時
間、読取要求に対応するビットのグループを準備するた
めの１マスタクロックサイクル、前記ビットのグループ
を送信するための１マスタクロックサイクル、前記ビッ
トのグループをそれに伴う信号と共に送信するために必
要な時間、要求が送信されたユニットが読取要求を回復
するために必要な時間、再同期時間、交換メモリにアク
セスするためのバスの調停時間（図示せず）、データ項
目を含んでいる交換メモリ内でアドレス指定されたデー
タ項目を読み取るために必要な時間、処理コントローラ
が読取操作を実行するために必要な時間、送信先の送信
クロックＣＬＫに対する再同期に必要な時間、データ項
目およびそれに伴うクロック信号を送信するために必要
な時間、および任意選択でマスタユニットがデータ項目
を構成するビットのグループを再同期するために必要な
時間を合計することによって得られた合計時間を考慮に
入れる必要がある。

【図面の簡単な説明】

【図１】共通バスによって相互接続されたデータプロセ
ッサユニットのアセンブリのブロック図である。

【図２】プロセッサユニットの交換メモリの編成を示す
図である。

【図３】任意の二つのプロセッサユニット間に備えられ
た様々なリンクの概要を示す図である。

【図４Ａ】ユニットによるデータグループの送信に関す
る簡略タイミング図である。

【図４Ｂ】ユニットによるデータグループの送信に関す
る簡略タイミング図である。

【図４Ｃ】ユニットによるデータグループの送信に関す
る簡略タイミング図である。

【図４Ｄ】ユニットによるデータグループの送信に関す
る簡略タイミング図である。

【図４Ｅ】ユニットによるデータグループの送信に関す
る簡略タイミング図である。

【図４Ｆ】ユニットによるデータグループの送信に関す
る簡略タイミング図である。

【図５Ａ】送信を再開するユニットの動作に関する簡略
タイミング図である。

【図５Ｂ】送信を再開するユニットの動作に関する簡略
タイミング図である。

【図５Ｃ】送信を再開するユニットの動作に関する簡略
タイミング図である。

【図５Ｄ】送信を再開するユニットの動作に関する簡略
タイミング図である。

【図５Ｅ】送信を再開するユニットの動作に関する簡略
タイミング図である。

【図５Ｆ】送信を再開するユニットの動作に関する簡略
タイミング図である。

【図６Ａ】ユニットが実行する読取操作に関する簡略タ
イミング図である。

【図６Ｂ】ユニットが実行する読取操作に関する簡略タ
イミング図である。

【図６Ｃ】ユニットが実行する読取操作に関する簡略タ
イミング図である。

【図６Ｄ】ユニットが実行する読取操作に関する簡略タ
イミング図である。

【図６Ｅ】ユニットが実行する読取操作に関する簡略タ
イミング図である。

【図６Ｆ】ユニットが実行する読取操作に関する簡略タ
イミング図である。

【図６Ｇ】ユニットが実行する読取操作に関する簡略タ
イミング図である。

【符号の説明】

１、１’ エージェントユニット ２ 交換バス ３ アービトレータ ４ プロセッサ ５、６ メモリ ７ プロセッサバス ８ 送受信モジュール ９ インタフェース回路 １０ プロセッサバスインタフェース １１ エージェント間交換バスインタフェース １３ ローカルバスインタフェース １４ ローカルバス １５ 交換メモリ １６ 交換クロック回路 １７、１７’ 専用終端回路 Ａ アドレスビット ａｄｒ 読取アドレス ＢＥ データ書込許可信号 ＢＧ、ＢＧ’ バス許可信号 ＢＲ、ＢＲ’ 非同期バス要求信号 ＢＲＸ 要求着信信号 ＢＵＳＹ ビジー信号 ＣＬＫ、ＣＬＫ１、ＣＬＫ’ クロック信号 ＣＬＫＤ 同期クロック信号 ＣＴＲＬ 制御信号 Ｄ データビット ＨＡＬＴ 停止信号 ｉ１、ｉ２、ｉ３、ｉ４ データグループ ＮＯＰ ノーオペレーション ＰＡＲ パリティビット ｒｅａｄ 書込操作 ＷＡＩＴ 待機信号 ＷＲ 書込操作

Claims (6)

【特許請求の範囲】
1. 【請求項１】 「エージェント」ユニットと呼ばれるデ
   ータプロセッサユニット間でデータを交換するためのシ
   ステムであり、前記ユニットに共通の外部マルチワイヤ
   交換バスによって相互接続されたプロセッサなどプロセ
   ッサ手段を含み、バスの共用がアービトレータによって
   調停されるシステムであって、各ユニットが、 要求に応じてデータの書込み／読取りを可能にする、所
   定のアドレスに編成された形で保存されるデータを少な
   くとも一時的に記憶する手段を含み、前記ユニットによ
   って形成されたアセンブリが、交換メモリアセンブリを
   構成するデータ記憶手段を含み、この交換メモリアセン
   ブリが、前記ユニット間で共用され、すべての前記ユニ
   ットに共通であり、交換バスを介してすべての前記ユニ
   ットからアクセスでき、各ユニットが、そのユニットの
   プロセッサ手段からアクセスでき、かつ他のユニットの
   プロセッサ手段から交換バスを介してアクセスできる交
   換メモリの形で前記アセンブリの記憶手段の一部分を含
   み、 各ユニットがまたローカルプロセッサバスと交換メモリ
   のため、および交換バスのための各ユニット内のインタ
   フェース手段を含み、インタフェース手段がそのユニッ
   トの交換メモリによって構成された記憶手段と、前記ユ
   ニットのプロセッサ手段と、他のユニットのプロセッサ
   手段との間で、前記他のユニットが接続された交換バス
   を介してデータを交換するために相互接続されており、 交換システムが、各ユニット内の交換メモリと交換バス
   との間に中間記憶手段を含み、前記手段が高速アクセス
   バッファメモリによって構成され、この高速アクセスバ
   ッファメモリに対して、ユニットのプロセッサがそれ自
   体のクロックレートでアクセスでき、かつ他のユニット
   がその時に前記交換バスを制御しているクロックの速度
   でアクセスでき、 各ユニットが、交換バスを介して他のユニットに伝送す
   るための第一クロック信号を生成する手段と、別のユニ
   ットから前記ユニットへの伝送を第二クロック信号の速
   度で行うのに適したデータに対するローカル操作に使用
   される第三クロック信号を生成するために、交換バスか
   ら第二クロック信号を回復する手段とを含むシステム。
2. 【請求項２】 交換メモリアセンブリを形成する交換メ
   モリがブロックの形で論理的に編成され、このブロック
   が、特にユニットとユニットのグループによって、場合
   によってはすべてのユニットを含むグループと共に構成
   されたユニットに個別に割り振られる請求項１に記載の
   システム。
3. 【請求項３】 交換メモリアセンブリ内のユニットの交
   換メモリのアドレスが交換バスに沿った他のユニットに
   対するユニットの位置によって定義される請求項１に記
   載のシステム。
4. 【請求項４】 データ交換が、その時にデータ転送を要
   求しておりかつその時にアービトレータによって交換バ
   スの支配権が割り振られていたユニットの主導権で行わ
   れ、そのユニットが、交換バスビジー信号の状態または
   その状態の変化によって可能になり次第、そのユニット
   で生成された第一クロック信号を加え、交換バスビジー
   信号が、ユニットが実際にバスのマスタである間に一時
   的に前記ユニットの制御を受け、前記第一クロック信号
   が、それを生成したマスタユニットによって、交換メモ
   リアセンブリの少なくとも一つの交換メモリの読取りま
   たは書込みを行うために交換バスを介して複数のビット
   からなる少なくとも一つのデータ項目を伝送するために
   使用される請求項１に記載のシステム。
5. 【請求項５】 一時的に前記交換バスのマスタとなった
   ユニットによって交換バスを介して伝送された少なくと
   も最初のデータ項目が、その時にデータ転送のために課
   されたトランザクションのタイプに特有の制御信号に対
   応するビットを含む請求項４に記載のシステム。
6. 【請求項６】 データ送信先ユニットの受信容量が一時
   的に不十分になった場合、あるいは前記送信先ユニット
   がデータを考慮できなくなった場合にそれぞれ、データ
   がマスタユニットによって送信されている間に待機信号
   または停止信号が前記送信先ユニットによって前記マス
   タユニットに送信される請求項４に記載のシステム。