JPH09102193A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09102193A JPH09102193A JP7257440A JP25744095A JPH09102193A JP H09102193 A JPH09102193 A JP H09102193A JP 7257440 A JP7257440 A JP 7257440A JP 25744095 A JP25744095 A JP 25744095A JP H09102193 A JPH09102193 A JP H09102193A
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- Japan
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- address
- signal
- refresh
- memory cell
- flip
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 消費電力が小さく、かつ回路数が少ない半導
体記憶装置を提供する。 【解決手段】 記憶保持能力の低いメモリセルＭＣを含
むロウのアドレスを登録するためのアドレス登録回路
１．１〜１．ｒと、リフレッシュ周期の倍数値ｍを設定
するための全体リフレッシュ周期設定回路２とを設け
る。登録されたアドレスのロウについてはリフレッシュ
周期でリフレッシュし、他のロウについてはリフレッシ
ュ周期のｍ倍の周期でリフレッシュする。
体記憶装置を提供する。 【解決手段】 記憶保持能力の低いメモリセルＭＣを含
むロウのアドレスを登録するためのアドレス登録回路
１．１〜１．ｒと、リフレッシュ周期の倍数値ｍを設定
するための全体リフレッシュ周期設定回路２とを設け
る。登録されたアドレスのロウについてはリフレッシュ
周期でリフレッシュし、他のロウについてはリフレッシ
ュ周期のｍ倍の周期でリフレッシュする。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、データのリフレッシュを指示するリフレッ
シュ指示信号に応答してデータのリフレッシュを行なう
半導体記憶装置に関する。
関し、特に、データのリフレッシュを指示するリフレッ
シュ指示信号に応答してデータのリフレッシュを行なう
半導体記憶装置に関する。
【０００２】
【従来の技術】一般に、ダイナミック・ランダム・アク
セス・メモリ（以下、ＤＲＡＭと称す）では、データを
保持するために所定のリフレッシュ周期（たとえば６４
ｍｓ）で各メモリセルＭＣに対してリフレッシュ動作
（記憶保持動作）を行なう必要がある。
セス・メモリ（以下、ＤＲＡＭと称す）では、データを
保持するために所定のリフレッシュ周期（たとえば６４
ｍｓ）で各メモリセルＭＣに対してリフレッシュ動作
（記憶保持動作）を行なう必要がある。
【０００３】図３は、リフレッシュ動作を行なうモード
を備えたＤＲＡＭの構成を示す回路ブロック図である。
リフレッシュ・モードにはいくつかの種類（ラス・オン
リ・リフレッシュ・モード、セルフ・リフレッシュ・モ
ードなど）があるが、ここではカス・ビフォー・ラス・
リフレッシュ・モード（以下、ＣＢＲリフレッシュ・モ
ードと称す）を例にして説明する。
を備えたＤＲＡＭの構成を示す回路ブロック図である。
リフレッシュ・モードにはいくつかの種類（ラス・オン
リ・リフレッシュ・モード、セルフ・リフレッシュ・モ
ードなど）があるが、ここではカス・ビフォー・ラス・
リフレッシュ・モード（以下、ＣＢＲリフレッシュ・モ
ードと称す）を例にして説明する。
【０００４】図３を参照して、このＤＲＡＭは、タイミ
ング回路３１、ロウ・コラムアドレスバッファ３２、Ｃ
ＢＲ判定回路３３、ＣＢＲカウンタ３４、アドレスセレ
クタ３５、ゲート回路３６、ロウアドレスデコーダ３
７、センスアンプ駆動回路３８、コラムデコーダ３９、
メモリマット４０およびデータ入出力バッファ５０を備
える。
ング回路３１、ロウ・コラムアドレスバッファ３２、Ｃ
ＢＲ判定回路３３、ＣＢＲカウンタ３４、アドレスセレ
クタ３５、ゲート回路３６、ロウアドレスデコーダ３
７、センスアンプ駆動回路３８、コラムデコーダ３９、
メモリマット４０およびデータ入出力バッファ５０を備
える。
【０００５】タイミング回路３１は、外部から与えられ
る制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥに従って、ロウ
アドレスデコーダ３７を活性化させるための活性化信号
φＲ、センスアンプ駆動回路３８を活性化させるための
活性化信号φＳＡおよびコラムデコーダ３９を活性化さ
せるための活性化信号φＬの各々を所定のタイミングで
出力する。
る制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥに従って、ロウ
アドレスデコーダ３７を活性化させるための活性化信号
φＲ、センスアンプ駆動回路３８を活性化させるための
活性化信号φＳＡおよびコラムデコーダ３９を活性化さ
せるための活性化信号φＬの各々を所定のタイミングで
出力する。
【０００６】ロウ・コラムアドレスバッファ３２は、外
部から与えられるアドレス信号Ａ０〜Ａｎ（ｎは自然数
である）を制御信号／ＲＡＳの立下がり時刻でラッチ
し、ラッチしたアドレス信号Ａ０〜Ａｎをロウアドレス
ＲＡとしてアドレスセレクタ３５に与える。また、ロウ
・コラムアドレスバッファ３２は、アドレス信号Ａ０〜
Ａｎを制御信号／ＣＡＳの立下がり時刻でラッチし、ラ
ッチしたアドレス信号Ａ０〜ＡｎをコラムアドレスＣＡ
としてコラムデコーダ３９に与える。
部から与えられるアドレス信号Ａ０〜Ａｎ（ｎは自然数
である）を制御信号／ＲＡＳの立下がり時刻でラッチ
し、ラッチしたアドレス信号Ａ０〜Ａｎをロウアドレス
ＲＡとしてアドレスセレクタ３５に与える。また、ロウ
・コラムアドレスバッファ３２は、アドレス信号Ａ０〜
Ａｎを制御信号／ＣＡＳの立下がり時刻でラッチし、ラ
ッチしたアドレス信号Ａ０〜ＡｎをコラムアドレスＣＡ
としてコラムデコーダ３９に与える。
【０００７】ＣＢＲ判定回路３３は、ＣＢＲリフレッシ
ュ・モードの設定が行なわれたことに応じて、すなわち
制御信号／ＲＡＳが立下がる前に制御信号／ＣＡＳが立
下がったことに応じてリフレッシュ指示信号φＣＢＲを
出力する。
ュ・モードの設定が行なわれたことに応じて、すなわち
制御信号／ＲＡＳが立下がる前に制御信号／ＣＡＳが立
下がったことに応じてリフレッシュ指示信号φＣＢＲを
出力する。
【０００８】ＣＢＲカウンタ３４は、アドレス信号Ａ０
〜Ａｎと同じビット数ｎ＋１を有するカウンタであっ
て、リフレッシュ指示信号φＣＢＲの立下がりをカウン
トしてｎ＋１ビットの内部アドレス信号Ａ０′〜Ａｎ′
をリフレッシュアドレスＸCBRとしてアドレスセレクタ
３５に出力する。
〜Ａｎと同じビット数ｎ＋１を有するカウンタであっ
て、リフレッシュ指示信号φＣＢＲの立下がりをカウン
トしてｎ＋１ビットの内部アドレス信号Ａ０′〜Ａｎ′
をリフレッシュアドレスＸCBRとしてアドレスセレクタ
３５に出力する。
【０００９】アドレスセレクタ３５は、リフレッシュ指
示信号φＣＢＲによって制御され、読出および書込動作
時はロウ・コラムアドレスバッファ３２とロウアドレス
デコーダ３７とを結合し、リフレッシュ動作時はＣＢＲ
カウンタ３４とロウアドレスデコーダ３７とを結合す
る。
示信号φＣＢＲによって制御され、読出および書込動作
時はロウ・コラムアドレスバッファ３２とロウアドレス
デコーダ３７とを結合し、リフレッシュ動作時はＣＢＲ
カウンタ３４とロウアドレスデコーダ３７とを結合す
る。
【００１０】ゲート回路３６は、リフレッシュ指示信号
φＣＢＲに応答してタイミング回路３１からコラムデコ
ーダ３９への活性化信号φＬの入力を遮断し、リフレッ
シュ動作時においてコラムデコーダ３９を非活性化され
る。
φＣＢＲに応答してタイミング回路３１からコラムデコ
ーダ３９への活性化信号φＬの入力を遮断し、リフレッ
シュ動作時においてコラムデコーダ３９を非活性化され
る。
【００１１】メモリマット４０は、ロウおよびコラム方
向に配列された複数のメモリセルＭＣと、各ロウに対応
して設けられたワード線ＷＬと、各コラムに対応して設
けられたビット線対ＢＬ，／ＢＬと、各ビット線対Ｂ
Ｌ，／ＢＬに対応して設けられたセンスアンプ４２およ
びコラム選択ゲート４７とを含む。メモリセルＭＣ、ワ
ード線ＷＬおよびビット線対ＢＬ，／ＢＬは、メモリセ
ルアレイ４１を構成する。
向に配列された複数のメモリセルＭＣと、各ロウに対応
して設けられたワード線ＷＬと、各コラムに対応して設
けられたビット線対ＢＬ，／ＢＬと、各ビット線対Ｂ
Ｌ，／ＢＬに対応して設けられたセンスアンプ４２およ
びコラム選択ゲート４７とを含む。メモリセルＭＣ、ワ
ード線ＷＬおよびビット線対ＢＬ，／ＢＬは、メモリセ
ルアレイ４１を構成する。
【００１２】各メモリセルＭＣは、アクセス用のＮチャ
ネルＭＯＳトランジスタＱとデータ記憶用のキャパシタ
Ｃとを含む。ＭＯＳトランジスタＱおよびキャパシタＣ
は、ビット線対ＢＬ，／ＢＬのうちの一方とセルプレー
トの間に直列接続され、ＭＯＳトランジスタＱのゲート
は対応するロウのワード線ＷＬに接続される。ワード線
ＷＬが活性化レベルである「Ｈ」レベルに立上げられる
とＭＯＳトランジスタＱが導通し、キャパシタＣとビッ
ト線対ＢＬ，／ＢＬのうちの一方との間で電荷（デー
タ）の授受が行なわれる。
ネルＭＯＳトランジスタＱとデータ記憶用のキャパシタ
Ｃとを含む。ＭＯＳトランジスタＱおよびキャパシタＣ
は、ビット線対ＢＬ，／ＢＬのうちの一方とセルプレー
トの間に直列接続され、ＭＯＳトランジスタＱのゲート
は対応するロウのワード線ＷＬに接続される。ワード線
ＷＬが活性化レベルである「Ｈ」レベルに立上げられる
とＭＯＳトランジスタＱが導通し、キャパシタＣとビッ
ト線対ＢＬ，／ＢＬのうちの一方との間で電荷（デー
タ）の授受が行なわれる。
【００１３】センスアンプ４２は、それぞれビット線対
ＢＬ，／ＢＬとノードＮ３１の間に接続されたＮチャネ
ルＭＯＳトランジスタ４３，４４と、それぞれビット線
対ＢＬ，／ＢＬとノードＮ３２の間に接続されたＰチャ
ネルＭＯＳトランジスタ４５，４６とを含む。ＭＯＳト
ランジスタ４３，４５のゲートはともにビット線／ＢＬ
に接続され、ＭＯＳトランジスタ４４，４６のゲートは
ともにビット線ＢＬに接続される。ノードＮ３１，Ｎ３
２は、それぞれセンスアンプ駆動回路３８から出力され
るセンスアンプ活性化信号／ＳＥ，ＳＥを受ける。セン
スアンプ４２は、センスアンプ活性化信号／ＳＥ，ＳＥ
によって活性化され、メモリセルＭＣの活性化によって
ビット線対ＢＬ，／ＢＬに生じた微小電位差を電源電圧
Ｖｃｃまで増幅する。
ＢＬ，／ＢＬとノードＮ３１の間に接続されたＮチャネ
ルＭＯＳトランジスタ４３，４４と、それぞれビット線
対ＢＬ，／ＢＬとノードＮ３２の間に接続されたＰチャ
ネルＭＯＳトランジスタ４５，４６とを含む。ＭＯＳト
ランジスタ４３，４５のゲートはともにビット線／ＢＬ
に接続され、ＭＯＳトランジスタ４４，４６のゲートは
ともにビット線ＢＬに接続される。ノードＮ３１，Ｎ３
２は、それぞれセンスアンプ駆動回路３８から出力され
るセンスアンプ活性化信号／ＳＥ，ＳＥを受ける。セン
スアンプ４２は、センスアンプ活性化信号／ＳＥ，ＳＥ
によって活性化され、メモリセルＭＣの活性化によって
ビット線対ＢＬ，／ＢＬに生じた微小電位差を電源電圧
Ｖｃｃまで増幅する。
【００１４】コラム選択ゲート４７は、それぞれビット
線対ＢＬ，／ＢＬと信号入出力線ＩＯ，／ＩＯとの間に
接続されたＮチャネルＭＯＳトランジスタ４８，４９を
含む。ＭＯＳトランジスタ４８，４９のゲートはコラム
選択線ＣＳＬを介してコラムデコーダ３９に接続され
る。コラム選択線ＣＳＬが活性化レベルである「Ｈ」レ
ベルに立上げられるとＭＯＳトランジスタ４８，４９が
導通し、ビット線対ＢＬ，／ＢＬと信号入出力線対Ｉ
Ｏ，／ＩＯとが接続される。
線対ＢＬ，／ＢＬと信号入出力線ＩＯ，／ＩＯとの間に
接続されたＮチャネルＭＯＳトランジスタ４８，４９を
含む。ＭＯＳトランジスタ４８，４９のゲートはコラム
選択線ＣＳＬを介してコラムデコーダ３９に接続され
る。コラム選択線ＣＳＬが活性化レベルである「Ｈ」レ
ベルに立上げられるとＭＯＳトランジスタ４８，４９が
導通し、ビット線対ＢＬ，／ＢＬと信号入出力線対Ｉ
Ｏ，／ＩＯとが接続される。
【００１５】ロウアドレスデコーダ３７は、活性化信号
φＲによって活性化され、アドレスセレクタ３５を介し
てロウ・コラムアドレスバッファ３２またはＣＢＲカウ
ンタ３４から与えられたロウアドレスＲＡまたはリフレ
ッシュアドレスＸCBR に従って、メモリセルアレイ４１
の複数のワード線ＷＬ０，ＷＬ１，…のうちのいずれか
１つを活性化レベルである「Ｈ」レベルに立上げる。
φＲによって活性化され、アドレスセレクタ３５を介し
てロウ・コラムアドレスバッファ３２またはＣＢＲカウ
ンタ３４から与えられたロウアドレスＲＡまたはリフレ
ッシュアドレスＸCBR に従って、メモリセルアレイ４１
の複数のワード線ＷＬ０，ＷＬ１，…のうちのいずれか
１つを活性化レベルである「Ｈ」レベルに立上げる。
【００１６】センスアンプ駆動回路３８は、活性化信号
φＳＡによって活性化され、センスアンプ４２にセンス
アンプ活性化信号ＳＥ，／ＳＥを与える。
φＳＡによって活性化され、センスアンプ４２にセンス
アンプ活性化信号ＳＥ，／ＳＥを与える。
【００１７】コラムデコーダ３９は、活性化信号φＬに
よって活性化され、ロウ・コラムアドレスバッファ３２
から与えられたコラムアドレスＣＡに従って、複数のコ
ラム選択線ＣＳＬのうちのいずれか１つを活性化レベル
である「Ｈ」レベルに立上げる。
よって活性化され、ロウ・コラムアドレスバッファ３２
から与えられたコラムアドレスＣＡに従って、複数のコ
ラム選択線ＣＳＬのうちのいずれか１つを活性化レベル
である「Ｈ」レベルに立上げる。
【００１８】データ入出力バッファ５０は、書込動作時
に、外部から与えられる制御信号／ＷＥに応答して、外
部から与えられたデータを選択されたメモリセルＭＣに
与える。また、データ入出力バッファ５０は、読出動作
時に、外部から与えられる制御信号／ＯＥに応答して、
選択されたメモリセルＭＣのデータを外部に出力する。
に、外部から与えられる制御信号／ＷＥに応答して、外
部から与えられたデータを選択されたメモリセルＭＣに
与える。また、データ入出力バッファ５０は、読出動作
時に、外部から与えられる制御信号／ＯＥに応答して、
選択されたメモリセルＭＣのデータを外部に出力する。
【００１９】図４は、図３で示したＤＲＡＭの動作を示
すタイムチャートである。通常の書込／読出サイクルに
おいては、制御信号／ＲＡＳは制御信号／ＣＡＳよりも
先に立下がるので、ＣＢＲ判定回路３３の出力信号φＣ
ＢＲは非活性化レベルの「Ｌ」レベルに保持される。そ
のため、アドレスセレクタ３５は、ロウ・コラムアドレ
スバッファ３２から出力されたロウアドレスＲＡをロウ
アドレスデコーダ３７に出力する。後はタイミング回路
３１で生成された活性化信号φＲ，φＬ，φＳＡによっ
てロウアドレスデコーダ３７、センスアンプ駆動回路３
８、コラムデコーダ３９およびデータ入出力バッファ５
０が活性化され、書込／読出動作が行なわれる。
すタイムチャートである。通常の書込／読出サイクルに
おいては、制御信号／ＲＡＳは制御信号／ＣＡＳよりも
先に立下がるので、ＣＢＲ判定回路３３の出力信号φＣ
ＢＲは非活性化レベルの「Ｌ」レベルに保持される。そ
のため、アドレスセレクタ３５は、ロウ・コラムアドレ
スバッファ３２から出力されたロウアドレスＲＡをロウ
アドレスデコーダ３７に出力する。後はタイミング回路
３１で生成された活性化信号φＲ，φＬ，φＳＡによっ
てロウアドレスデコーダ３７、センスアンプ駆動回路３
８、コラムデコーダ３９およびデータ入出力バッファ５
０が活性化され、書込／読出動作が行なわれる。
【００２０】すなわち、書込動作時においては、コラム
デコーダ３９が、コラムアドレスＣＡに応じたコラムの
コラム選択線ＣＳＬを活性化レベルである「Ｈ」レベル
に立上げてコラム選択ゲート４７を導通させる。
デコーダ３９が、コラムアドレスＣＡに応じたコラムの
コラム選択線ＣＳＬを活性化レベルである「Ｈ」レベル
に立上げてコラム選択ゲート４７を導通させる。
【００２１】データ入出力バッファ５０は、制御信号／
ＷＥに応答して、書込データを信号入出力線対ＩＯ，／
ＩＯを介して選択されたビット線対ＢＬ，／ＢＬに与え
る。書込データはビット線ＢＬ，／ＢＬ間の電位差とし
て与えられる。
ＷＥに応答して、書込データを信号入出力線対ＩＯ，／
ＩＯを介して選択されたビット線対ＢＬ，／ＢＬに与え
る。書込データはビット線ＢＬ，／ＢＬ間の電位差とし
て与えられる。
【００２２】次いで、ロウアドレスデコーダ３７が、ロ
ウアドレスＲＡに応じたロウのワード線ＷＬを活性化レ
ベルである「Ｈ」レベルに立上げ、そのロウのメモリセ
ルＭＣのＭＯＳトランジスタＱを導通させる。選択され
たメモリセルＭＣのキャパシタＣには、ビット線ＢＬま
たは／ＢＬの電位に応じた量の電荷が蓄えられる。
ウアドレスＲＡに応じたロウのワード線ＷＬを活性化レ
ベルである「Ｈ」レベルに立上げ、そのロウのメモリセ
ルＭＣのＭＯＳトランジスタＱを導通させる。選択され
たメモリセルＭＣのキャパシタＣには、ビット線ＢＬま
たは／ＢＬの電位に応じた量の電荷が蓄えられる。
【００２３】読出動作時においては、まずビット線Ｂ
Ｌ，／ＢＬの電位が所定の電位Ｖｃｃ／２にイコライズ
され、次いでロウアドレスデコーダ３７が、ロウアドレ
スＲＡに応じたロウのワード線ＷＬを活性化レベルであ
る「Ｈ」レベルに立上げる。これにより、ビット線Ｂ
Ｌ，／ＢＬの電位は、活性化されたメモリセルＭＣのキ
ャパシタＣの電荷量に応じて微小量だけ変化する。
Ｌ，／ＢＬの電位が所定の電位Ｖｃｃ／２にイコライズ
され、次いでロウアドレスデコーダ３７が、ロウアドレ
スＲＡに応じたロウのワード線ＷＬを活性化レベルであ
る「Ｈ」レベルに立上げる。これにより、ビット線Ｂ
Ｌ，／ＢＬの電位は、活性化されたメモリセルＭＣのキ
ャパシタＣの電荷量に応じて微小量だけ変化する。
【００２４】次いで、センスアンプ駆動回路３８は、セ
ンスアンプ活性化信号ＳＥを「Ｈ」レベルに立上げセン
スアンプ活性化信号／ＳＥを「Ｌ」レベルに立下げてセ
ンスアンプ４２を活性化させる。ビット線ＢＬの電位が
ビット線／ＢＬの電位よりも微小量だけ高いとき、ＭＯ
Ｓトランジスタ４４，４５の抵抗値がＭＯＳトランジス
タ４３，４６の抵抗値よりも小さくなって、ビット線Ｂ
Ｌの電位が「Ｈ」レベルまで引き上げられビット線／Ｂ
Ｌの電位が「Ｌ」レベルまで引き下げられる。逆に、ビ
ット線／ＢＬの電位がビット線ＢＬの電位よりも微小量
だけ高いとき、ＭＯＳトランジスタ４３，４６の抵抗値
がＭＯＳトランジスタ４４，４５の抵抗値よりも小さく
なって、ビット線／ＢＬの電位が「Ｈ」レベルにまで引
き上げられビット線ＢＬの電位が「Ｌ」レベルまで引き
下げられる。
ンスアンプ活性化信号ＳＥを「Ｈ」レベルに立上げセン
スアンプ活性化信号／ＳＥを「Ｌ」レベルに立下げてセ
ンスアンプ４２を活性化させる。ビット線ＢＬの電位が
ビット線／ＢＬの電位よりも微小量だけ高いとき、ＭＯ
Ｓトランジスタ４４，４５の抵抗値がＭＯＳトランジス
タ４３，４６の抵抗値よりも小さくなって、ビット線Ｂ
Ｌの電位が「Ｈ」レベルまで引き上げられビット線／Ｂ
Ｌの電位が「Ｌ」レベルまで引き下げられる。逆に、ビ
ット線／ＢＬの電位がビット線ＢＬの電位よりも微小量
だけ高いとき、ＭＯＳトランジスタ４３，４６の抵抗値
がＭＯＳトランジスタ４４，４５の抵抗値よりも小さく
なって、ビット線／ＢＬの電位が「Ｈ」レベルにまで引
き上げられビット線ＢＬの電位が「Ｌ」レベルまで引き
下げられる。
【００２５】次いで、コラムデコーダ３９が、コラムア
ドレスＣＡに応じたコラムのコラム選択線ＣＳＬを活性
化レベルである「Ｈ」レベルに立上げてコラム選択ゲー
ト４７を導通させる。データ入出力バッファ５０は、制
御信号／ＯＥに応答して選択されたビット線対ＢＬ，／
ＢＬ間の電位差すなわち読出データを外部に出力する。
ドレスＣＡに応じたコラムのコラム選択線ＣＳＬを活性
化レベルである「Ｈ」レベルに立上げてコラム選択ゲー
ト４７を導通させる。データ入出力バッファ５０は、制
御信号／ＯＥに応答して選択されたビット線対ＢＬ，／
ＢＬ間の電位差すなわち読出データを外部に出力する。
【００２６】メモリセルＭＣのキャパシタＣの電荷はＭ
ＯＳトランジスタＱが非導通であっても徐々に流出する
ので所定のリフレッシュ周期でデータのリフレッシュが
行なわれる。
ＯＳトランジスタＱが非導通であっても徐々に流出する
ので所定のリフレッシュ周期でデータのリフレッシュが
行なわれる。
【００２７】ＣＢＲリフレッシュサイクルにおいては、
制御信号／ＲＡＳは制御信号／ＣＡＳよりも先に立下が
るので、ＣＢＲ判定回路３３の出力信号φＣＢＲは活性
化レベルである「Ｈ」レベルに立上げられる。そのた
め、アドレスセレクタ３５は、ＣＢＲカウンタ３４から
出力されたリフレッシュアドレスＸCBR をロウアドレス
デコーダ３７に出力する。
制御信号／ＲＡＳは制御信号／ＣＡＳよりも先に立下が
るので、ＣＢＲ判定回路３３の出力信号φＣＢＲは活性
化レベルである「Ｈ」レベルに立上げられる。そのた
め、アドレスセレクタ３５は、ＣＢＲカウンタ３４から
出力されたリフレッシュアドレスＸCBR をロウアドレス
デコーダ３７に出力する。
【００２８】次いで、タイミング回路３１で生成された
活性化信号φＲ，φＳＡによってロウアドレスデコーダ
３７およびセンスアンプ駆動回路３８が活性化され、リ
フレッシュアドレスＸCBR に応じたロウのワード線ＷＬ
に接続されたメモリセルＭＣのリフレッシュが行なわれ
る。リフレッシュ動作は、コラムデコーダ３９およびデ
ータ入出力バッファ５０が活性化されない他は、読出動
作と同じである。
活性化信号φＲ，φＳＡによってロウアドレスデコーダ
３７およびセンスアンプ駆動回路３８が活性化され、リ
フレッシュアドレスＸCBR に応じたロウのワード線ＷＬ
に接続されたメモリセルＭＣのリフレッシュが行なわれ
る。リフレッシュ動作は、コラムデコーダ３９およびデ
ータ入出力バッファ５０が活性化されない他は、読出動
作と同じである。
【００２９】リフレッシュ指示信号φＣＢＲの立下がり
によってＣＢＲカウンタ３４がカウントアップされ、Ｃ
ＢＲカウンタ３４は、次のＣＢＲリフレッシュ動作でリ
フレッシュするロウのアドレスＸCBR ＋１を出力する。
によってＣＢＲカウンタ３４がカウントアップされ、Ｃ
ＢＲカウンタ３４は、次のＣＢＲリフレッシュ動作でリ
フレッシュするロウのアドレスＸCBR ＋１を出力する。
【００３０】このようなＣＢＲリフレッシュ動作はＤＲ
ＡＭチップに対して予め定められた一定のリフレッシュ
周期で行なわれる。リフレッシュ周期は、すべてのメモ
リセルＭＣのデータが保持されるように、記憶保持能力
が最低のメモリセルＭＣに合わせて設定される。
ＡＭチップに対して予め定められた一定のリフレッシュ
周期で行なわれる。リフレッシュ周期は、すべてのメモ
リセルＭＣのデータが保持されるように、記憶保持能力
が最低のメモリセルＭＣに合わせて設定される。
【００３１】
【発明が解決しようとする課題】しかしながら、ＤＲＡ
Ｍの大部分のメモリセルＭＣは、リフレッシュ周期の設
定の基準となった記憶保持能力が最低のメモリセルＭＣ
よりも十分に高い記憶保持能力を有する。したがって、
これらの十分な記憶保持能力を持つメモリセルＭＣに対
して不要なリフレッシュ動作が行なわれていることにな
り、そのために無駄な電力を消費していることになる。
Ｍの大部分のメモリセルＭＣは、リフレッシュ周期の設
定の基準となった記憶保持能力が最低のメモリセルＭＣ
よりも十分に高い記憶保持能力を有する。したがって、
これらの十分な記憶保持能力を持つメモリセルＭＣに対
して不要なリフレッシュ動作が行なわれていることにな
り、そのために無駄な電力を消費していることになる。
【００３２】そこで、各ロウにリフレッシュ周期設定回
路を設け、各ロウのうちの記憶保持能力が最低のメモリ
セルＭＣに合わせてそのロウのリフレッシュ周期を設定
できるようにして、全体としてリフレッシュ周期を長く
し無駄な電力消費をなくす方法が提案された（特開平４
−３４７９４号公報参照）。
路を設け、各ロウのうちの記憶保持能力が最低のメモリ
セルＭＣに合わせてそのロウのリフレッシュ周期を設定
できるようにして、全体としてリフレッシュ周期を長く
し無駄な電力消費をなくす方法が提案された（特開平４
−３４７９４号公報参照）。
【００３３】しかし、この方法では、各ロウごとにリフ
レッシュ周期設定回路を設ける必要があるので、回路数
が多くなりレイアウト面積が大きくなるという問題があ
った。特に、低消費電力化を目的としてメモリセルアレ
イを複数のブロックに分割しブロックごとにリフレッシ
ュを行なうようにしたいわゆる分割センス方式のＤＲＡ
Ｍではなおさらである。また、記憶保持能力が低いメモ
リセル数が全メモリセル数に比べて少ない場合は、ほと
んどのリフレッシュ周期設定回路が使用されず無駄であ
る。
レッシュ周期設定回路を設ける必要があるので、回路数
が多くなりレイアウト面積が大きくなるという問題があ
った。特に、低消費電力化を目的としてメモリセルアレ
イを複数のブロックに分割しブロックごとにリフレッシ
ュを行なうようにしたいわゆる分割センス方式のＤＲＡ
Ｍではなおさらである。また、記憶保持能力が低いメモ
リセル数が全メモリセル数に比べて少ない場合は、ほと
んどのリフレッシュ周期設定回路が使用されず無駄であ
る。
【００３４】それゆえに、この発明の主たる目的は、消
費電力が小さくかつ回路数が少ない半導体記憶装置を提
供することである。
費電力が小さくかつ回路数が少ない半導体記憶装置を提
供することである。
【００３５】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、データのリフレッシュを指示するリフレッシ
ュ指示信号に応答してデータのリフレッシュを行なう半
導体記憶装置であって、メモリセルアレイ、アドレス指
定手段、アドレス登録手段、第１の信号発生手段、第２
の信号発生手段およびリフレッシュ実行手段を備える。
メモリセルアレイは、行列状に配列された複数のメモリ
セルを含む。アドレス指定手段は、リフレッシュ指示信
号をカウントし、そのカウント値によってメモリセルア
レイの全メモリセル行のアドレスを予め定められたリフ
レッシュ周期内に１回ずつ指定する。アドレス登録手段
は、メモリセルアレイのうちのリフレッシュ周期のｍ倍
以下の周期でデータのリフレッシュを行なう必要がある
メモリセルを含むメモリセル行のアドレスを登録するた
めに設けられる。第１の信号発生手段は、アドレス指定
手段によって指定されたアドレスとアドレス登録手段に
よって登録されたアドレスとが一致したことに応じて第
１のリフレッシュ許可信号を出力する。第２の信号発生
手段は、メモリセルアレイの各メモリセル行のアドレス
がアドレス指定手段によってｍ回指定されるごとに第２
のリフレッシュ許可信号を出力する。リフレッシュ実行
手段は、第１および第２の信号発生手段から出力された
第１および第２のリフレッシュ許可信号に応答して、ア
ドレス指定手段によって指定されたアドレスのメモリセ
ル行のデータのリフレッシュを行なう。
憶装置は、データのリフレッシュを指示するリフレッシ
ュ指示信号に応答してデータのリフレッシュを行なう半
導体記憶装置であって、メモリセルアレイ、アドレス指
定手段、アドレス登録手段、第１の信号発生手段、第２
の信号発生手段およびリフレッシュ実行手段を備える。
メモリセルアレイは、行列状に配列された複数のメモリ
セルを含む。アドレス指定手段は、リフレッシュ指示信
号をカウントし、そのカウント値によってメモリセルア
レイの全メモリセル行のアドレスを予め定められたリフ
レッシュ周期内に１回ずつ指定する。アドレス登録手段
は、メモリセルアレイのうちのリフレッシュ周期のｍ倍
以下の周期でデータのリフレッシュを行なう必要がある
メモリセルを含むメモリセル行のアドレスを登録するた
めに設けられる。第１の信号発生手段は、アドレス指定
手段によって指定されたアドレスとアドレス登録手段に
よって登録されたアドレスとが一致したことに応じて第
１のリフレッシュ許可信号を出力する。第２の信号発生
手段は、メモリセルアレイの各メモリセル行のアドレス
がアドレス指定手段によってｍ回指定されるごとに第２
のリフレッシュ許可信号を出力する。リフレッシュ実行
手段は、第１および第２の信号発生手段から出力された
第１および第２のリフレッシュ許可信号に応答して、ア
ドレス指定手段によって指定されたアドレスのメモリセ
ル行のデータのリフレッシュを行なう。
【００３６】この半導体記憶装置では、記憶保持能力の
低いメモリセルを含むメモリセル行のアドレスを登録す
るためのアドレス登録手段が設けられ、登録されたアド
レスのメモリセル行は所定のリフレッシュ周期でリフレ
ッシュされ、登録されていないアドレスのメモリセル行
はリフレッシュ周期のｍ倍の周期でリフレッシュされ
る。したがって、すべてのメモリセル行が記憶保持能力
の低いメモリセルを含むメモリセル行と同じリフレッシ
ュ周期でリフレッシュされていた従来に比べ、消費電力
が低減化される。また、各メモリセル行にリフレッシュ
周期設定回路が設けられていた従来に比べ、回路数が少
なくて済む。
低いメモリセルを含むメモリセル行のアドレスを登録す
るためのアドレス登録手段が設けられ、登録されたアド
レスのメモリセル行は所定のリフレッシュ周期でリフレ
ッシュされ、登録されていないアドレスのメモリセル行
はリフレッシュ周期のｍ倍の周期でリフレッシュされ
る。したがって、すべてのメモリセル行が記憶保持能力
の低いメモリセルを含むメモリセル行と同じリフレッシ
ュ周期でリフレッシュされていた従来に比べ、消費電力
が低減化される。また、各メモリセル行にリフレッシュ
周期設定回路が設けられていた従来に比べ、回路数が少
なくて済む。
【００３７】また、好ましくは、メモリセルアレイの各
メモリセル行のアドレスはｎビットのアドレス信号で特
定され、アドレス指定手段は、各々が１ビットのアドレ
ス信号を出力する直列接続されたｎ個のフリップフロッ
プを含む。これにより、アドレス指定手段が容易に構成
される。
メモリセル行のアドレスはｎビットのアドレス信号で特
定され、アドレス指定手段は、各々が１ビットのアドレ
ス信号を出力する直列接続されたｎ個のフリップフロッ
プを含む。これにより、アドレス指定手段が容易に構成
される。
【００３８】また、好ましくは、アドレス登録手段は、
各フリップフロップに対応して設けられ、その一方また
は他方が切断されることによって１ビットのアドレス信
号を登録するためのヒューズ対を含む。これにより、記
憶保持能力の低いメモリセルを含むメモリセル行のアド
レスが容易かつ確実に登録される。
各フリップフロップに対応して設けられ、その一方また
は他方が切断されることによって１ビットのアドレス信
号を登録するためのヒューズ対を含む。これにより、記
憶保持能力の低いメモリセルを含むメモリセル行のアド
レスが容易かつ確実に登録される。
【００３９】また、好ましくは、第１の信号発生手段
は、各フリップフロップに対応して設けられ、対応のフ
リップフロップから出力された１ビットのアドレス信号
と対応のヒューズ対によって登録された１ビットのアド
レス信号とが一致しないことに応じて、第１のリフレッ
シュ許可信号の出力を遮断するためのトランジスタ対を
含む。これにより、第１の信号発生手段が容易に構成さ
れる。
は、各フリップフロップに対応して設けられ、対応のフ
リップフロップから出力された１ビットのアドレス信号
と対応のヒューズ対によって登録された１ビットのアド
レス信号とが一致しないことに応じて、第１のリフレッ
シュ許可信号の出力を遮断するためのトランジスタ対を
含む。これにより、第１の信号発生手段が容易に構成さ
れる。
【００４０】また、好ましくは、第２の信号発生手段
は、直列接続されたｋ個のフリップフロップ、各フリッ
プフロップに対応して設けられたヒューズ対、各フリッ
プフロップに対応して設けられたトランジスタ対を含
む。直列接続されたｋ個のフリップフロップは、アドレ
ス指定手段のｎ個のフリップフロップのうちの最終段の
フリップフロップの出力信号を受け、各々が１ビットの
カウント信号を出力する。ヒューズ対は、その一方また
は他方が切断されることによって１ビットのカウント信
号を登録するために設けられる。トランジスタ対は、対
応のフリップフロップから出力された１ビットのカウン
ト信号と対応のヒューズ対によって登録された１ビット
のカウント信号とが一致しないことに応じて、第２のリ
フレッシュ許可信号の出力を遮断するために設けられ
る。これにより、リフレッシュ周期の倍数値ｍを所望の
値に設定することが可能になる。
は、直列接続されたｋ個のフリップフロップ、各フリッ
プフロップに対応して設けられたヒューズ対、各フリッ
プフロップに対応して設けられたトランジスタ対を含
む。直列接続されたｋ個のフリップフロップは、アドレ
ス指定手段のｎ個のフリップフロップのうちの最終段の
フリップフロップの出力信号を受け、各々が１ビットの
カウント信号を出力する。ヒューズ対は、その一方また
は他方が切断されることによって１ビットのカウント信
号を登録するために設けられる。トランジスタ対は、対
応のフリップフロップから出力された１ビットのカウン
ト信号と対応のヒューズ対によって登録された１ビット
のカウント信号とが一致しないことに応じて、第２のリ
フレッシュ許可信号の出力を遮断するために設けられ
る。これにより、リフレッシュ周期の倍数値ｍを所望の
値に設定することが可能になる。
【００４１】
【発明の実施の形態】図１は、この発明の一実施の形態
によるＤＲＡＭの構成を示す回路ブロック図、図２は、
その要部の構成を詳細に示す回路ブロック図である。
によるＤＲＡＭの構成を示す回路ブロック図、図２は、
その要部の構成を詳細に示す回路ブロック図である。
【００４２】図１および図２を参照して、このＤＲＡＭ
が図３の従来のＤＲＡＭと異なる点は、アドレス登録回
路１．１〜１．ｒ（ｒはロウアドレス数よりも小さな自
然数である）、全体リフレッシュ周期設定回路２、ゲー
ト回路３およびリフレッシュ動作禁止回路４が新たに設
けられている点である。また、タイミング回路３１は、
アドレス登録回路１．１〜１．ｒおよび全体リフレッシ
ュ周期設定回路２の各々を活性化させるための活性化信
号φ１を出力する。活性化信号φ１は、活性化信号φ
Ｒ，φＳＡと同じ信号またはその遅延信号である。
が図３の従来のＤＲＡＭと異なる点は、アドレス登録回
路１．１〜１．ｒ（ｒはロウアドレス数よりも小さな自
然数である）、全体リフレッシュ周期設定回路２、ゲー
ト回路３およびリフレッシュ動作禁止回路４が新たに設
けられている点である。また、タイミング回路３１は、
アドレス登録回路１．１〜１．ｒおよび全体リフレッシ
ュ周期設定回路２の各々を活性化させるための活性化信
号φ１を出力する。活性化信号φ１は、活性化信号φ
Ｒ，φＳＡと同じ信号またはその遅延信号である。
【００４３】ＣＢＲカウンタ３４は、直列接続されたｎ
＋１個のフリップフロップ５．０〜５．ｎを含む。フリ
ップフロップ５．０〜５．ｎの各々の出力は入力信号の
立下がりに応答して反転する。初段のフリップフロップ
５．０にはリフレッシュ指示信号φＣＢＲが入力され
る。フリップフロップ５．０〜５．ｎは、それぞれ内部
アドレス信号Ａ０′〜Ａｎ′およびその反転信号／Ａ
０′〜／Ａｎ′を出力する。
＋１個のフリップフロップ５．０〜５．ｎを含む。フリ
ップフロップ５．０〜５．ｎの各々の出力は入力信号の
立下がりに応答して反転する。初段のフリップフロップ
５．０にはリフレッシュ指示信号φＣＢＲが入力され
る。フリップフロップ５．０〜５．ｎは、それぞれ内部
アドレス信号Ａ０′〜Ａｎ′およびその反転信号／Ａ
０′〜／Ａｎ′を出力する。
【００４４】ＣＢＲカウンタ３４のカウント値Ａ０′…
Ａｎ′は、リフレッシュ指示信号φＣＢＲが立下がるご
とに１だけ進む。したがって、リフレッシュ指示信号φ
ＣＢＲが入力されるごとに異なるロウアドレスが指定さ
れる。内部アドレス信号Ａ０′〜Ａｎ′は、アドレスセ
レクタ３５およびアドレス登録回路１．１〜１．ｒに入
力される。反転信号／Ａ０′〜／Ａｎ′は、アドレス登
録回路１．１〜１．ｒに入力される。内部アドレス信号
Ａｎ′は、全体リフレッシュ周期設定回路２に入力され
る。
Ａｎ′は、リフレッシュ指示信号φＣＢＲが立下がるご
とに１だけ進む。したがって、リフレッシュ指示信号φ
ＣＢＲが入力されるごとに異なるロウアドレスが指定さ
れる。内部アドレス信号Ａ０′〜Ａｎ′は、アドレスセ
レクタ３５およびアドレス登録回路１．１〜１．ｒに入
力される。反転信号／Ａ０′〜／Ａｎ′は、アドレス登
録回路１．１〜１．ｒに入力される。内部アドレス信号
Ａｎ′は、全体リフレッシュ周期設定回路２に入力され
る。
【００４５】アドレス登録回路１．１は、ＮチャネルＭ
ＯＳトランジスタ６と、各々がフリップフロップ５．０
〜５．ｎの出力信号Ａ０′〜Ａｎ′に対応して設けられ
たｎ＋１組のヒューズ７．０〜７．ｎおよびＮチャネル
ＭＯＳトランジスタ８．０〜８．ｎと、各々がフリップ
フロップ５．０〜５．ｎの反転出力信号／Ａ０′〜／Ａ
ｎ′に対応して設けられたｎ＋１組のヒューズ７．０′
〜７．ｎ′およびＮチャネルＭＯＳトランジスタ８．
０′〜８．ｎ′とを含む。
ＯＳトランジスタ６と、各々がフリップフロップ５．０
〜５．ｎの出力信号Ａ０′〜Ａｎ′に対応して設けられ
たｎ＋１組のヒューズ７．０〜７．ｎおよびＮチャネル
ＭＯＳトランジスタ８．０〜８．ｎと、各々がフリップ
フロップ５．０〜５．ｎの反転出力信号／Ａ０′〜／Ａ
ｎ′に対応して設けられたｎ＋１組のヒューズ７．０′
〜７．ｎ′およびＮチャネルＭＯＳトランジスタ８．
０′〜８．ｎ′とを含む。
【００４６】ＮチャネルＭＯＳトランジスタ６は、ノー
ドＮ１とＮ２の間に接続され、そのゲートは活性化信号
φ１を受ける。ノードＮ１には電源電位Ｖｃｃが与えら
れる。
ドＮ１とＮ２の間に接続され、そのゲートは活性化信号
φ１を受ける。ノードＮ１には電源電位Ｖｃｃが与えら
れる。
【００４７】同じ組のヒューズおよびＮチャネルＭＯＳ
トランジスタ７．０と８．０，…，７．ｎと８．ｎは、
それぞれノードＮ２とＮ３の間に直列接続される。Ｎチ
ャネルＭＯＳトランジスタ８．０〜８．ｎのゲートは、
それぞれ信号Ａ０′〜Ａｎ′を受ける。ノードＮ３には
接地電位ＧＮＤが与えられる。
トランジスタ７．０と８．０，…，７．ｎと８．ｎは、
それぞれノードＮ２とＮ３の間に直列接続される。Ｎチ
ャネルＭＯＳトランジスタ８．０〜８．ｎのゲートは、
それぞれ信号Ａ０′〜Ａｎ′を受ける。ノードＮ３には
接地電位ＧＮＤが与えられる。
【００４８】同様に、同じ組のヒューズおよびＮチャネ
ルＭＯＳトランジスタ７．０′と８．０′，…，７．
ｎ′と８．ｎ′は、それぞれノードＮ２とＮ３の間に直
列接続される。ＮチャネルＭＯＳトランジスタ８．０′
〜８．ｎ′のゲートは、それぞれ信号／Ａ０′〜／Ａ
ｎ′を受ける。
ルＭＯＳトランジスタ７．０′と８．０′，…，７．
ｎ′と８．ｎ′は、それぞれノードＮ２とＮ３の間に直
列接続される。ＮチャネルＭＯＳトランジスタ８．０′
〜８．ｎ′のゲートは、それぞれ信号／Ａ０′〜／Ａ
ｎ′を受ける。
【００４９】アドレス登録回路１．１には、リフレッシ
ュ周期のｍ倍（ｍは自然数である）の周期以下の周期で
リフレッシュする必要がある記憶保持能力の低いメモリ
セルＭＣを含むロウのアドレスが登録される。
ュ周期のｍ倍（ｍは自然数である）の周期以下の周期で
リフレッシュする必要がある記憶保持能力の低いメモリ
セルＭＣを含むロウのアドレスが登録される。
【００５０】アドレスの登録は、ヒューズ対７．０，
７．０′；…；７．ｎ，７．ｎ′の各々の一方または他
方を切断することによって行なわれる。たとえば、記憶
保持能力の低いメモリセルＭＣを含むロウのアドレスが
Ａ０…Ａｎ＝１０…０である場合は、内部アドレス信号
Ａ０′に対応するヒューズ７．０と、内部アドレス信号
の反転信号／Ａ１′〜／Ａｎ′に対応するヒューズ７．
１′〜７．ｎ′とが切断され、他のヒューズ７．０′，
７．１〜７．ｎは切断されない。
７．０′；…；７．ｎ，７．ｎ′の各々の一方または他
方を切断することによって行なわれる。たとえば、記憶
保持能力の低いメモリセルＭＣを含むロウのアドレスが
Ａ０…Ａｎ＝１０…０である場合は、内部アドレス信号
Ａ０′に対応するヒューズ７．０と、内部アドレス信号
の反転信号／Ａ１′〜／Ａｎ′に対応するヒューズ７．
１′〜７．ｎ′とが切断され、他のヒューズ７．０′，
７．１〜７．ｎは切断されない。
【００５１】この場合、内部アドレス信号Ａ０′…Ａ
ｎ′が１０…０となり、登録されたロウアドレスと一致
するとアドレス登録回路１．１内のＭＯＳトランジスタ
８．０〜８．ｎ，８．０′〜８．ｎ′を流れる電流はな
くなり、ノードＮ２の電位すなわちリフレッシュ許可信
号φＨ１は活性化レベルの「Ｈ」レベルとなる。
ｎ′が１０…０となり、登録されたロウアドレスと一致
するとアドレス登録回路１．１内のＭＯＳトランジスタ
８．０〜８．ｎ，８．０′〜８．ｎ′を流れる電流はな
くなり、ノードＮ２の電位すなわちリフレッシュ許可信
号φＨ１は活性化レベルの「Ｈ」レベルとなる。
【００５２】一方、内部アドレス信号Ａ０′…Ａｎ′が
登録されたロウアドレスと一致しないときはアドレス登
録回路１．１内のＭＯＳトランジスタ８．０〜８．ｎ，
８．０′〜８．ｎ′のうちのいずれかを介してノードＮ
２からノードＮ３に電流が流れリフレッシュ許可信号φ
Ｈ１は非活性化レベルの「Ｌ」レベルとなる。
登録されたロウアドレスと一致しないときはアドレス登
録回路１．１内のＭＯＳトランジスタ８．０〜８．ｎ，
８．０′〜８．ｎ′のうちのいずれかを介してノードＮ
２からノードＮ３に電流が流れリフレッシュ許可信号φ
Ｈ１は非活性化レベルの「Ｌ」レベルとなる。
【００５３】他のアドレス登録回路１．２〜１．ｒの構
成および動作もアドレス登録回路１．１と同じである。
アドレス登録回路１．１〜１．ｒの出力信号φＨ１〜φ
Ｈｒは、ゲート回路３に入力される。
成および動作もアドレス登録回路１．１と同じである。
アドレス登録回路１．１〜１．ｒの出力信号φＨ１〜φ
Ｈｒは、ゲート回路３に入力される。
【００５４】全体リフレッシュ周期設定回路２は、直列
接続されたｋ個（ｋは自然数である。ここではｋ＝３と
する。）のフリップフロップ９．０〜９．２を含む。フ
リップフロップ９．０〜９．２の各々の出力は入力信号
の立下がりに応答して反転する。初段のフリップフロッ
プ９．０には内部アドレス信号Ａｎ′が入力される。フ
リップフロップ９．０〜９．２は、それぞれカウント信
号Ｃ０〜Ｃ２およびその反転信号／Ｃ０〜／Ｃ２を出力
する。フリップフロップ９．０〜９．２によって構成さ
れるカウンタのカウント値Ｃ０…Ｃｎは、内部アドレス
信号Ａｎ′が立下がるごとに、換言すると全ロウアドレ
スが１回指定されるごとに１だけ進む。
接続されたｋ個（ｋは自然数である。ここではｋ＝３と
する。）のフリップフロップ９．０〜９．２を含む。フ
リップフロップ９．０〜９．２の各々の出力は入力信号
の立下がりに応答して反転する。初段のフリップフロッ
プ９．０には内部アドレス信号Ａｎ′が入力される。フ
リップフロップ９．０〜９．２は、それぞれカウント信
号Ｃ０〜Ｃ２およびその反転信号／Ｃ０〜／Ｃ２を出力
する。フリップフロップ９．０〜９．２によって構成さ
れるカウンタのカウント値Ｃ０…Ｃｎは、内部アドレス
信号Ａｎ′が立下がるごとに、換言すると全ロウアドレ
スが１回指定されるごとに１だけ進む。
【００５５】また、全体リフレッシュ周期設定回路２
は、ＮチャネルＭＯＳトランジスタ１０と、各々がフリ
ップフロップ９．０〜９．２の出力信号Ｃ０〜Ｃ２に対
応して設けられた３組のヒューズ１１．０〜１１．２お
よびＮチャネルＭＯＳトランジスタ１２．０〜１２．２
と、各々がフリップフロップ９．０〜９．２の反転出力
信号／Ｃ０〜／Ｃ２に対応して設けられた３組のヒュー
ズ１１．０′〜１１．２′およびＮチャネルＭＯＳトラ
ンジスタ１２．０′〜１２．２′とをさらに含む。
は、ＮチャネルＭＯＳトランジスタ１０と、各々がフリ
ップフロップ９．０〜９．２の出力信号Ｃ０〜Ｃ２に対
応して設けられた３組のヒューズ１１．０〜１１．２お
よびＮチャネルＭＯＳトランジスタ１２．０〜１２．２
と、各々がフリップフロップ９．０〜９．２の反転出力
信号／Ｃ０〜／Ｃ２に対応して設けられた３組のヒュー
ズ１１．０′〜１１．２′およびＮチャネルＭＯＳトラ
ンジスタ１２．０′〜１２．２′とをさらに含む。
【００５６】ＮチャネルＭＯＳトランジスタ１０は、ノ
ードＮ４とＮ５の間に接続され、そのゲートは活性化信
号φ１を受ける。ノードＮ４には電源電位Ｖｃｃが与え
られる。
ードＮ４とＮ５の間に接続され、そのゲートは活性化信
号φ１を受ける。ノードＮ４には電源電位Ｖｃｃが与え
られる。
【００５７】同じ組のヒューズおよびＮチャネルＭＯＳ
トランジスタ１１．０と１２．０，…，１１．２と１
２．２は、それぞれノードＮ５とＮ６の間に直列接続さ
れる。ＮチャネルＭＯＳトランジスタ１２．０〜１２．
２のゲートは、それぞれ信号Ｃ０〜Ｃ２を受ける。ノー
ドＮ６には接地電位ＧＮＤが与えられる。
トランジスタ１１．０と１２．０，…，１１．２と１
２．２は、それぞれノードＮ５とＮ６の間に直列接続さ
れる。ＮチャネルＭＯＳトランジスタ１２．０〜１２．
２のゲートは、それぞれ信号Ｃ０〜Ｃ２を受ける。ノー
ドＮ６には接地電位ＧＮＤが与えられる。
【００５８】同様に、同じ組のヒューズおよびＮチャネ
ルＭＯＳトランジスタ１１．０′と１２．０′，…，１
１．２′と１２．２′は、それぞれノードＮ５とＮ６の
間に直列接続される。ＮチャネルＭＯＳトランジスタ１
2 ．０′〜１２．２′のゲートは、それぞれカウント信
号の反転信号／Ｃ０〜／Ｃ２を受ける。
ルＭＯＳトランジスタ１１．０′と１２．０′，…，１
１．２′と１２．２′は、それぞれノードＮ５とＮ６の
間に直列接続される。ＮチャネルＭＯＳトランジスタ１
2 ．０′〜１２．２′のゲートは、それぞれカウント信
号の反転信号／Ｃ０〜／Ｃ２を受ける。
【００５９】全体リフレッシュ周期の設定は、ヒューズ
１１．０〜１１．２，１１．０′〜１１．２′の切断に
よって行なわれる。たとえば、ほとんどのメモリセルＭ
Ｃがリフレッシュ周期のｍ＝４倍以上の周期でリフレッ
シュすれば足りる記憶保持能力を有する場合は、信号／
Ｃ０，／Ｃ１，Ｃ２，／Ｃ２に対応するヒューズ１１．
０′，１１．１′，１１．２，１１．２′が切断され、
他のヒューズ１１．０，１１．１は切断されない。
１１．０〜１１．２，１１．０′〜１１．２′の切断に
よって行なわれる。たとえば、ほとんどのメモリセルＭ
Ｃがリフレッシュ周期のｍ＝４倍以上の周期でリフレッ
シュすれば足りる記憶保持能力を有する場合は、信号／
Ｃ０，／Ｃ１，Ｃ２，／Ｃ２に対応するヒューズ１１．
０′，１１．１′，１１．２，１１．２′が切断され、
他のヒューズ１１．０，１１．１は切断されない。
【００６０】この場合、カウント値Ｃ０，Ｃ１，Ｃ２が
０００または００１になったとき、全体リフレッシュ周
期設定回路２内のＭＯＳトランジスタ１２．０〜１２．
２，１２．０′〜１２．２′を流れる電流はなくなり、
ノードＮ５の電位すなわちリフレッシュ許可信号φＰは
活性化レベルの「Ｈ」レベルとなる。
０００または００１になったとき、全体リフレッシュ周
期設定回路２内のＭＯＳトランジスタ１２．０〜１２．
２，１２．０′〜１２．２′を流れる電流はなくなり、
ノードＮ５の電位すなわちリフレッシュ許可信号φＰは
活性化レベルの「Ｈ」レベルとなる。
【００６１】一方、カウント値Ｃ０，Ｃ１，Ｃ２が００
０および００１以外の場合は全体リフレッシュ周期設定
回路２内のＭＯＳトランジスタ１２．０〜１２．２，１
２．０′〜１２．２′のうちのいずれかを介してノード
Ｎ５からノードＮ６に電流が流れ、リフレッシュ許可信
号φＰは非活性化レベルの「Ｌ」レベルとなる。
０および００１以外の場合は全体リフレッシュ周期設定
回路２内のＭＯＳトランジスタ１２．０〜１２．２，１
２．０′〜１２．２′のうちのいずれかを介してノード
Ｎ５からノードＮ６に電流が流れ、リフレッシュ許可信
号φＰは非活性化レベルの「Ｌ」レベルとなる。
【００６２】したがって、リフレッシュ許可信号φＰ
は、ＣＢＲカウンタ３４によって全ロウアドレスが８回
指定される期間のうち、全ロウアドレスが２回指定され
る期間のみ「Ｈ」レベルとなる。
は、ＣＢＲカウンタ３４によって全ロウアドレスが８回
指定される期間のうち、全ロウアドレスが２回指定され
る期間のみ「Ｈ」レベルとなる。
【００６３】ゲート回路３は、アドレス登録回路１．１
〜１．ｒから出力されたリフレッシュ許可信号φＨ１〜
φＨｒと、全体リフレッシュ周期設定回路２から出力さ
れたリフレッシュ許可信号φＰと、ＣＢＲ判定回路３３
から出力されたリフレッシュ指示信号ＣＢＲの反転信号
との論理和信号をリフレッシュ許可信号φ２としてリフ
レッシュ動作禁止回路４に出力する。
〜１．ｒから出力されたリフレッシュ許可信号φＨ１〜
φＨｒと、全体リフレッシュ周期設定回路２から出力さ
れたリフレッシュ許可信号φＰと、ＣＢＲ判定回路３３
から出力されたリフレッシュ指示信号ＣＢＲの反転信号
との論理和信号をリフレッシュ許可信号φ２としてリフ
レッシュ動作禁止回路４に出力する。
【００６４】リフレッシュ動作禁止回路４は、２つのＡ
ＮＤゲート４ａ，４ｂを含む。一方のＡＮＤゲート４ａ
は、リフレッシュ許可信号φ２および活性化信号φＳＡ
を受ける。ＡＮＤゲート４ａの出力はセンスアンプ駆動
回路３８に入力される。他方のＡＮＤゲート４ｂは、リ
フレッシュ許可信号φ２および活性化信号φＲを受け
る。ＡＮＤゲート４ｂの出力はロウアドレスデコーダ３
７に入力される。
ＮＤゲート４ａ，４ｂを含む。一方のＡＮＤゲート４ａ
は、リフレッシュ許可信号φ２および活性化信号φＳＡ
を受ける。ＡＮＤゲート４ａの出力はセンスアンプ駆動
回路３８に入力される。他方のＡＮＤゲート４ｂは、リ
フレッシュ許可信号φ２および活性化信号φＲを受け
る。ＡＮＤゲート４ｂの出力はロウアドレスデコーダ３
７に入力される。
【００６５】リフレッシュ許可信号φ２が活性化レベル
の「Ｈ」レベルであるときは、活性化信号φＳＡ，φＲ
がゲート４ａ，４ｂを通過しセンスアンプ駆動回路３８
およびロウアドレスデコーダ３７の活性化が許可され
る。逆に、リフレッシュ許可信号φ２が非活性化レベル
の「Ｌ」レベルであるときは、活性化信号φＳＡ，φＲ
の通過がゲート４ａ，４ｂで遮断され、センスアンプ駆
動回路３８およびロウアドレスデコーダ３７の活性化が
禁止される。
の「Ｈ」レベルであるときは、活性化信号φＳＡ，φＲ
がゲート４ａ，４ｂを通過しセンスアンプ駆動回路３８
およびロウアドレスデコーダ３７の活性化が許可され
る。逆に、リフレッシュ許可信号φ２が非活性化レベル
の「Ｌ」レベルであるときは、活性化信号φＳＡ，φＲ
の通過がゲート４ａ，４ｂで遮断され、センスアンプ駆
動回路３８およびロウアドレスデコーダ３７の活性化が
禁止される。
【００６６】次に、図１および図２で示したＤＲＡＭの
動作について説明する。通常の書込／読出動作時におい
ては、ＣＢＲ判定回路３３の出力φＣＢＲは「Ｌ」レベ
ルなので、アドレスセレクタ３５はロウアドレスＲＡを
ロウアドレスデコーダ３７に与える。また、リフレッシ
ュ許可信号φ２が「Ｈ」レベルとなり、ＡＮＤゲート４
ａ，４ｂは、活性化信号φＳＡ，φＲを通過させる。ま
た、ゲート回路３６は、活性化信号φＬを通過させる。
したがって、ロウアドレスＲＡおよびコラムアドレスＣ
Ａで指定されるメモリセルＭＣが選択され、データの書
込／読出が行なわれる。
動作について説明する。通常の書込／読出動作時におい
ては、ＣＢＲ判定回路３３の出力φＣＢＲは「Ｌ」レベ
ルなので、アドレスセレクタ３５はロウアドレスＲＡを
ロウアドレスデコーダ３７に与える。また、リフレッシ
ュ許可信号φ２が「Ｈ」レベルとなり、ＡＮＤゲート４
ａ，４ｂは、活性化信号φＳＡ，φＲを通過させる。ま
た、ゲート回路３６は、活性化信号φＬを通過させる。
したがって、ロウアドレスＲＡおよびコラムアドレスＣ
Ａで指定されるメモリセルＭＣが選択され、データの書
込／読出が行なわれる。
【００６７】ＣＢＲリフレッシュ動作時においては、Ｃ
ＢＲ判定回路３３の出力φＣＢＲが「Ｈ」レベルなの
で、アドレスセレクタ３５はＣＢＲカウンタ３４から出
力されたリフレッシュアドレスＸCBR をロウアドレスデ
コーダ３７に与える。また、ゲート回路３６は、活性化
信号φＬの通過を遮断する。
ＢＲ判定回路３３の出力φＣＢＲが「Ｈ」レベルなの
で、アドレスセレクタ３５はＣＢＲカウンタ３４から出
力されたリフレッシュアドレスＸCBR をロウアドレスデ
コーダ３７に与える。また、ゲート回路３６は、活性化
信号φＬの通過を遮断する。
【００６８】リフレッシュアドレスＸCBR が、たとえば
アドレス登録回路１．１に登録されたアドレスと一致し
た場合、アドレス登録回路１．１の出力φＨ１が「Ｈ」
レベルとなり、リフレッシュ許可信号φ２が「Ｈ」レベ
ルとなる。これにより、活性化信号φＳＡ，φＲの通過
が許可され、リフレッシュアドレスＸCBR で指定される
ロウのリフレッシュが行なわれる。
アドレス登録回路１．１に登録されたアドレスと一致し
た場合、アドレス登録回路１．１の出力φＨ１が「Ｈ」
レベルとなり、リフレッシュ許可信号φ２が「Ｈ」レベ
ルとなる。これにより、活性化信号φＳＡ，φＲの通過
が許可され、リフレッシュアドレスＸCBR で指定される
ロウのリフレッシュが行なわれる。
【００６９】また、リフレッシュアドレスＸCBR がアド
レス登録回路１．１〜１．ｒのいずれにも登録されてい
ない場合でも、全ロウアドレスが８回指定される期間の
うち２回分の期間は全体リフレッシュ周期設定回路２の
出力φＰが「Ｈ」レベルになる。これにより、活性化信
号φＳＡ，φＲの通過が許可され、リフレッシュアドレ
スＸCBR で指定されるロウのリフレッシュが行なわれ
る。したがって、アドレス登録回路１．１〜１．ｒに登
録されていないアドレスのロウについてはリフレッシュ
周期の４倍の周期でデータのリフレッシュが行なわれ
る。
レス登録回路１．１〜１．ｒのいずれにも登録されてい
ない場合でも、全ロウアドレスが８回指定される期間の
うち２回分の期間は全体リフレッシュ周期設定回路２の
出力φＰが「Ｈ」レベルになる。これにより、活性化信
号φＳＡ，φＲの通過が許可され、リフレッシュアドレ
スＸCBR で指定されるロウのリフレッシュが行なわれ
る。したがって、アドレス登録回路１．１〜１．ｒに登
録されていないアドレスのロウについてはリフレッシュ
周期の４倍の周期でデータのリフレッシュが行なわれ
る。
【００７０】以上のように、この実施の形態では、リフ
レッシュ周期のｍ倍以下の周期でリフレッシュする必要
がある記憶保持能力の低いメモリセルＭＣを含むロウに
ついてはリフレッシュ周期でリフレッシュし、他のロウ
についてはリフレッシュ周期のｍ倍の周期でリフレッシ
ュするので、すべてのロウについて同じリフレッシュ周
期でリフレッシュしていた従来に比べ、リフレッシュの
回数が少なくてすみ、消費電力が小さくなる。
レッシュ周期のｍ倍以下の周期でリフレッシュする必要
がある記憶保持能力の低いメモリセルＭＣを含むロウに
ついてはリフレッシュ周期でリフレッシュし、他のロウ
についてはリフレッシュ周期のｍ倍の周期でリフレッシ
ュするので、すべてのロウについて同じリフレッシュ周
期でリフレッシュしていた従来に比べ、リフレッシュの
回数が少なくてすみ、消費電力が小さくなる。
【００７１】また、記憶保持能力の低いメモリセルＭＣ
を含むロウのアドレスを登録するためのアドレス登録回
路１．１〜１．ｒを設けたので、各ロウアドレスについ
てリフレッシュ周期設定回路を設けていた従来に比べ、
回路数が少なくてすみレイアウト面積が小さくなる。
を含むロウのアドレスを登録するためのアドレス登録回
路１．１〜１．ｒを設けたので、各ロウアドレスについ
てリフレッシュ周期設定回路を設けていた従来に比べ、
回路数が少なくてすみレイアウト面積が小さくなる。
【００７２】また、全体リフレッシュ周期を所望の値に
設定できるので、使い勝手が良い。また、ヒューズの切
断の有無によって、記憶保持能力の低いメモリセルＭＣ
を含むロウのアドレスの登録と、全体リフレッシュ周期
の設定とを行なうので、登録および設定を簡単かつ確実
に行なうことができる。
設定できるので、使い勝手が良い。また、ヒューズの切
断の有無によって、記憶保持能力の低いメモリセルＭＣ
を含むロウのアドレスの登録と、全体リフレッシュ周期
の設定とを行なうので、登録および設定を簡単かつ確実
に行なうことができる。
【００７３】なお、この実施の形態では、本発明がＣＢ
Ｒリフレッシュ・モードを採用したＤＲＡＭに適用され
た場合について説明したが、本発明は他のリフレッシュ
・モードを採用したＤＲＡＭにも適用され得ることは言
うまでもない。
Ｒリフレッシュ・モードを採用したＤＲＡＭに適用され
た場合について説明したが、本発明は他のリフレッシュ
・モードを採用したＤＲＡＭにも適用され得ることは言
うまでもない。
【図１】 この発明の一実施の形態によるＤＲＡＭの構
成を示す回路ブロック図である。
成を示す回路ブロック図である。
【図２】 図１に示したＤＲＡＭの要部を詳細に示す回
路ブロック図である。
路ブロック図である。
【図３】 従来のＤＲＡＭの構成を示す回路ブロック図
である。
である。
【図４】 図３に示したＤＲＡＭの動作を示すタイムチ
ャートである。
ャートである。
１．１〜１．ｒ アドレス登録回路、２ 全体リフレッ
シュ周期設定回路、３，３６ ゲート回路、４ リフレ
ッシュ動作禁止回路、４ａ，４ｂ ＡＮＤゲート、５．
０〜５．ｎ，９．０〜９．２ フリップフロップ、６，
８．０〜８．ｎ，８．０′〜８．ｎ′，１０，１２．０
〜１２．２，１２．０′〜１２．２′，４３，４４，４
８，４９，Ｑ ＮチャネルＭＯＳトランジスタ、７．０
〜７．ｎ，７．０′〜７．ｎ′，１１．０〜１１．２，
１１．０′〜１１．２′ ヒューズ、３１ タイミング
回路、３２ ロウ・コラムアドレスバッファ、３３ Ｃ
ＢＲ判定回路、３４ ＣＢＲカウンタ、３５ アドレス
セレクタ、３７ ロウアドレスデコーダ、３８ センス
アンプ駆動回路、３９ コラムデコーダ、４０ メモリ
マット、４１ メモリセルアレイ、４２ センスアン
プ、４５，４６ ＰチャネルＭＯＳトランジスタ、４７
コラム選択ゲート、５０ データ入出力バッファ。
シュ周期設定回路、３，３６ ゲート回路、４ リフレ
ッシュ動作禁止回路、４ａ，４ｂ ＡＮＤゲート、５．
０〜５．ｎ，９．０〜９．２ フリップフロップ、６，
８．０〜８．ｎ，８．０′〜８．ｎ′，１０，１２．０
〜１２．２，１２．０′〜１２．２′，４３，４４，４
８，４９，Ｑ ＮチャネルＭＯＳトランジスタ、７．０
〜７．ｎ，７．０′〜７．ｎ′，１１．０〜１１．２，
１１．０′〜１１．２′ ヒューズ、３１ タイミング
回路、３２ ロウ・コラムアドレスバッファ、３３ Ｃ
ＢＲ判定回路、３４ ＣＢＲカウンタ、３５ アドレス
セレクタ、３７ ロウアドレスデコーダ、３８ センス
アンプ駆動回路、３９ コラムデコーダ、４０ メモリ
マット、４１ メモリセルアレイ、４２ センスアン
プ、４５，４６ ＰチャネルＭＯＳトランジスタ、４７
コラム選択ゲート、５０ データ入出力バッファ。
Claims (5)
- 【請求項１】 データのリフレッシュを指示するリフレ
ッシュ指示信号に応答してデータのリフレッシュを行な
う半導体記憶装置であって、 行列状に配列された複数のメモリセルを含むメモリセル
アレイ、 前記リフレッシュ指示信号をカウントし、そのカウント
値によって前記メモリセルアレイの全メモリセル行のア
ドレスを予め定められたリフレッシュ周期内に１回ずつ
指定するアドレス指定手段、 前記メモリセルアレイのうちの前記リフレッシュ周期の
ｍ倍以下の周期でデータのリフレッシュを行なう必要が
あるメモリセルを含むメモリセル行のアドレスを登録す
るためのアドレス登録手段、 前記アドレス指定手段によって指定されたアドレスと前
記アドレス登録手段によって登録されたアドレスとが一
致したことに応じて第１のリフレッシュ許可信号を出力
する第１の信号発生手段、 前記メモリセルアレイの各メモリセル行のアドレスが前
記アドレス指定手段によってｍ回指定されるごとに第２
のリフレッシュ許可信号を出力する第２の信号発生手
段、および前記第１および第２の信号発生手段から出力
された前記第１および第２のリフレッシュ許可信号に応
答して、前記アドレス指定手段によって指定されたアド
レスのメモリセル行のデータのリフレッシュを行なうリ
フレッシュ実行手段を備える、半導体記憶装置。 - 【請求項２】 前記メモリセルアレイの各メモリセル行
のアドレスは、ｎビットのアドレス信号で特定され、 前記アドレス指定手段は、各々が１ビットのアドレス信
号を出力する直列接続されたｎ個のフリップフロップを
含む、請求項１に記載の半導体記憶装置。 - 【請求項３】 前記アドレス登録手段は、各フリップフ
ロップに対応して設けられ、その一方または他方が切断
されることによって１ビットのアドレス信号を登録する
ためのヒューズ対を含む、請求項２に記載の半導体記憶
装置。 - 【請求項４】 前記第１の信号発生手段は、各フリップ
フロップに対応して設けられ、対応のフリップフロップ
から出力された１ビットのアドレス信号と対応のヒュー
ズ対によって登録された１ビットのアドレス信号とが一
致しないことに応じて、前記第１のリフレッシュ許可信
号の出力を遮断するためのトランジスタ対を含む、請求
項３に記載の半導体記憶装置。 - 【請求項５】 前記第２の信号発生手段は、 前記アドレス指定手段のｎ個のフリップフロップのうち
の最終段のフリップフロップの出力信号を受け、各々が
１ビットのカウント信号を出力する直列接続されたｋ個
のフリップフロップ、 各フリップフロップに対応して設けられ、その一方また
は他方が切断されることによって１ビットのカウント信
号を登録するためのヒューズ対、および各フリップフロ
ップに対応して設けられ、対応のフリップフロップから
出力された１ビットのカウント信号と対応のヒューズ対
によって登録された１ビットのカウント信号とが一致し
ないことに応じて、前記第２のリフレッシュ許可信号の
出力を遮断するためのトランジスタ対を含む、請求項２
ないし４のいずれかに記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7257440A JPH09102193A (ja) | 1995-10-04 | 1995-10-04 | 半導体記憶装置 |
| US08/634,489 US5623451A (en) | 1995-10-04 | 1996-04-18 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7257440A JPH09102193A (ja) | 1995-10-04 | 1995-10-04 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09102193A true JPH09102193A (ja) | 1997-04-15 |
Family
ID=17306391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7257440A Pending JPH09102193A (ja) | 1995-10-04 | 1995-10-04 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5623451A (ja) |
| JP (1) | JPH09102193A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2004093089A1 (ja) * | 2003-04-15 | 2006-07-06 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｓｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | ダイナミック型半導体記憶装置 |
| US7206246B2 (en) | 2002-02-25 | 2007-04-17 | Fujitsu Limited | Semiconductor memory device, refresh control method thereof, and test method thereof |
| WO2009044480A1 (ja) * | 2007-10-05 | 2009-04-09 | Fujitsu Limited | 情報処理装置、記憶部制御装置、記憶部制御方法 |
| US7580307B2 (en) | 2005-03-07 | 2009-08-25 | Elpida Memory, Inc. | Semiconductor memory device |
| AU2004219315B2 (en) * | 2003-03-12 | 2010-08-05 | Sony Corporation | Recording medium, recording device, reproduction device, recording method, and reproduction method |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5644545A (en) * | 1996-02-14 | 1997-07-01 | United Memories, Inc. | Bimodal refresh circuit and method for using same to reduce standby current and enhance yields of dynamic memory products |
| KR100206600B1 (ko) * | 1996-06-03 | 1999-07-01 | 김영환 | 싱크로노스 디램의 리프레쉬 카운터 테스트 모드방법 및 그 장치 |
| KR100349371B1 (ko) * | 1999-11-30 | 2002-08-21 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 프리페치/리스토어 방법 및 그 회로 |
| JP2002056671A (ja) * | 2000-08-14 | 2002-02-22 | Hitachi Ltd | ダイナミック型ｒａｍのデータ保持方法と半導体集積回路装置 |
| AU1142001A (en) * | 2000-10-19 | 2002-04-29 | Dsm N.V. | Protein hydrolysates |
| JP2004030738A (ja) * | 2002-06-24 | 2004-01-29 | Toshiba Corp | ダイナミック型半導体メモリ装置 |
| KR100620643B1 (ko) * | 2004-04-12 | 2006-09-13 | 주식회사 하이닉스반도체 | 리프레쉬를 수행하는 반도체 메모리 장치 및 그 방법 |
| JP2006099232A (ja) * | 2004-09-28 | 2006-04-13 | Renesas Technology Corp | 半導体信号処理装置 |
| US8705302B2 (en) | 2010-09-24 | 2014-04-22 | Samsung Electronics Co., Ltd. | Semiconductor memory devices having self-refresh capability |
| KR20130117198A (ko) | 2012-04-18 | 2013-10-25 | 삼성전자주식회사 | 메모리 셀의 리프레쉬 방법 및 이를 이용한 반도체 메모리 장치 |
| KR20150017276A (ko) | 2013-08-06 | 2015-02-16 | 삼성전자주식회사 | 리프레쉬 레버리징 효율을 향상시키는 휘발성 메모리 장치의 리프레쉬 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6098665A (ja) * | 1983-11-02 | 1985-06-01 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPH03283197A (ja) * | 1990-03-30 | 1991-12-13 | Nec Corp | 半導体メモリ |
| JP2959046B2 (ja) * | 1990-05-31 | 1999-10-06 | 日本電気株式会社 | メモリ制御回路 |
-
1995
- 1995-10-04 JP JP7257440A patent/JPH09102193A/ja active Pending
-
1996
- 1996-04-18 US US08/634,489 patent/US5623451A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7206246B2 (en) | 2002-02-25 | 2007-04-17 | Fujitsu Limited | Semiconductor memory device, refresh control method thereof, and test method thereof |
| US7764559B2 (en) | 2002-02-25 | 2010-07-27 | Fujitsu Semiconductor Limited | Semiconductor memory device, refresh control method thereof, and test method thereof |
| US8023353B2 (en) | 2002-02-25 | 2011-09-20 | Fujitsu Semiconductor Limited | Semiconductor memory device, refresh control method thereof, and test method thereof |
| AU2004219315B2 (en) * | 2003-03-12 | 2010-08-05 | Sony Corporation | Recording medium, recording device, reproduction device, recording method, and reproduction method |
| JPWO2004093089A1 (ja) * | 2003-04-15 | 2006-07-06 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｓｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | ダイナミック型半導体記憶装置 |
| JP4716869B2 (ja) * | 2003-04-15 | 2011-07-06 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ダイナミック型半導体記憶装置 |
| US7580307B2 (en) | 2005-03-07 | 2009-08-25 | Elpida Memory, Inc. | Semiconductor memory device |
| WO2009044480A1 (ja) * | 2007-10-05 | 2009-04-09 | Fujitsu Limited | 情報処理装置、記憶部制御装置、記憶部制御方法 |
| US8473674B2 (en) | 2007-10-05 | 2013-06-25 | Fujitsu Limited | Information processing device including a plurality of cells to store data, storage control device that controls a storage section including a plurality of cells to store data, and storage control method of controlling a refresh operation of a storage section including a plurality of cells to store data |
Also Published As
| Publication number | Publication date |
|---|---|
| US5623451A (en) | 1997-04-22 |
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Legal Events
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|---|---|---|---|
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