JPH09102509A - 電界効果型トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 低いドレイン抵抗と高いゲート・ドレイン間
耐圧との両立を図った電界効果型トランジスタを歩留ま
り良く得られるようにする。 【解決手段】 ＧａＡｓよりなる半絶縁性基板１の上に
はＳｉが不純物としてドープされたｎ型ＧａＡｓよりな
るチャネル層２が形成されている。チャネル層２の上に
は該チャネル層２とショットキ接触しているＡｌ等より
なるゲート電極５が形成され、チャネル層２の上におけ
るゲート電極５の両側には、不純物がドープされたｎ型
Ｉｎ_x Ｇａ_1-x Ａｓよりなるドレイン側電界緩和層１０
Ａ及びソース側電界緩和層１０Ｂが形成されている。ド
レイン側及びソース側の電界緩和層１０Ａ，１０Ｂは、
その側縁部に該側縁部を流れる電流により実質的に電位
差を生じさせる。ドレイン側及びソース側の電界緩和層
１０Ａ，１０Ｂの上には、ＷＳｉよりなるドレイン電極
６Ａ及びソース電極７が形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電界効果型トランジ
スタ、特に高いドレイン耐圧が要求される電界効果型ト
ランジスタ及びその製造方法に関するものである。

【０００２】

【従来の技術】電界効果型トランジスタ、特に砒化ガリ
ウム（ＧａＡｓ）ＭＥＳＦＥＴは、その優れた性能によ
り、携帯電話を中心とする通信機器の発達と共に近年大
幅に需要が増えきた。その中でも、送信用アンプ等に用
いるパワーＦＥＴは、低電圧動作及び低消費電力のＧａ
ＡｓＭＥＳＦＥＴの特徴を活かして飛躍的に伸びてい
る。また、最近では、通信方式のアナログからデジタル
への進化によって、送信用アンプ等に用いるパワーＦＥ
Ｔとしては、より低歪のデバイスが求められている。

【０００３】エピタキシャル成長膜を有するＧａＡｓＭ
ＥＳＦＥＴや、ゲート電極直下に不純物が混入されてい
ないアンドープ層を介在させて耐圧を向上させたＭＩＳ
ＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ ＦＥＴ）等は、前記のパワーＦＥＴ
に適しており、一層の高性能化が求められている。ま
た、チャネル層に２次元電子ガス領域を有するヘテロ接
合ＦＥＴ（以下、ＨＦＥＴと称す）は、より高い周波数
においてさまざまな実用化がなされている。

【０００４】ところで、デバイスの高性能化を図るには
微細化が必要であるが、微細化に伴って実用上扱い易い
程度のドレイン耐圧を維持するのは難しくなってくると
言う問題がある。

【０００５】以下、ゲート・ドレイン間の耐圧の問題に
ついて説明するが、前記の各ＦＥＴの基本動作原理は同
一であるから、以下の説明においては、前記の各ＦＥＴ
を単にＦＥＴと総称して説明する。

【０００６】ＦＥＴにおけるゲート・ドレイン間耐圧
は、ゲート電極直下の不純物濃度と、ゲート電極とドレ
イン電極との間の距離とによって決まる。当然ながら、
前記ＭＩＳＦＥＴの例で見られるように、ゲート電極直
下の不純物濃度の低い方がドレイン耐圧に優れ、また、
ゲート電極とドレイン電極との距離の長い方がドレイン
耐圧に優れている。

【０００７】図８は、エピタキシャル成長膜を有する従
来のＭＥＳＦＥＴの断面構造を示しており、図８におい
て、１はＧａＡｓよりなる半絶縁性基板、２はＳｉが不
純物としてドープされたｎ型ＧａＡｓよりなるチャネル
層、３Ａ及び４ＡはＳｉが不純物として高濃度にドープ
されたｎ⁺ 型ＧａＡｓ又はｎ⁺ 型ＩｎＧａＡｓよりなる
ドレイン側コンタクト層及びソース側コンタクト層であ
って、チャネル層２、ドレイン側及びソース側のコンタ
クト層３Ａ，４Ａは一般に結晶成長法を用いて形成され
る。５はＡｌ等よりなるゲート電極であってチャネル層
２とショットキ接触している。６，７はＡｕＧｅ等より
なるドレイン電極及びソース電極であって、ドレイン電
極６及びソース電極７はドレイン側コンタクト層３Ａ及
びソース側コンタクト層４Ａとそれぞれオーミック接触
している。ドレイン側及びソース側のコンタクト層３
Ａ，４Ａとしてｎ⁺ 型ＩｎＧａＡｓが用いられる場合に
は、ドレイン電極６及びソース電極７はノンアロイ層
（合金化のための熱処理が行なわれていない層）により
形成される。

【０００８】ところで、図８は、いわゆる１回リセスエ
ッチングによりドレイン側及びソース側のコンタクト層
３Ａ，４Ａを形成する場合の構造を示しており、ドレイ
ン側及びソース側のコンタクト層３Ａ，４Ａは、チャネ
ル層２の上に形成されたコンタクト層におけるゲート電
極５の近傍の領域をゲート電極形成用のレジストパター
ンを用いてウェットエッチングすることにより形成され
る。このため、例えば、特開平７−６６３９１号公報に
示されるように、ゲート電極５とドレイン側及びソース
側のコンタクト層３Ａ，４Ａとの間隔が狭くなるので、
ドレイン耐圧が十分でないという問題がある。これは、
ドレイン側及びソース側のコンタクト層３Ａ，４Ａの比
抵抗がチャネル層２の比抵抗の１０分の１から１００分
の１であるため、ドレイン側のコンタクト層３Ａの内部
の電位がドレイン電極６とほぼ同じ電位になり、これに
より、ゲート電極６とドレイン電極７との間の電位差
は、実質的にゲート電極６のドレイン側の端部からドレ
イン側コンタクト層３Ａのゲート側の端部までの間にお
いてのみ生じるためである。

【０００９】図９は、前記の問題を改善するために、例
えば特開平７−８６３０９号公報に示されるように、い
わゆる２回リセスエッチングによりドレイン側及びソー
ス側のコンタクト層３Ｂ，４Ａを形成する場合の構造を
示している。ソース側コンタクト層４Ａは図８に示す構
造と同じであるが、ドレイン側コンタクト層３Ｂは図８
に示す構造に比べてゲート電極５との間隔が広がってい
る。尚、２回リセスエッチングとは、ゲート電極形成用
のレジストパターンを用いてゲート電極５をリセスエッ
チングした後、コンタクト層形成用のレジストパターン
を用いてドレイン側及びソース側のコンタクト層３Ｂ，
４Ａを形成する方法を言う。

【００１０】

【発明が解決しようとする課題】しかしながら、高いド
レイン耐圧を得るために、図９に示す構造のように、ド
レイン側コンタクト層３Ｂをゲート電極５から引き離す
と、ドレイン抵抗が増加するので、ＦＥＴの他の特性の
劣化を招くと言う問題があると共に、２回リセスエッチ
ングを行なうという複雑な製造工程を必要とする。ま
た、２回リセスエッチングを行なうと、ＦＥＴのしきい
値が大きくばらつくので、歩留りが低下するという問題
もある。

【００１１】前記に鑑み、本発明は、低いドレイン抵抗
と高いゲート・ドレイン間耐圧との両立を図った電界効
果型トランジスタを歩留まり良く得られるようにするこ
とを目的とする。

【００１２】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、従来のコンタクト層に代えて、ゲート電
極側の側縁部の両端に該側縁部を流れる電流により実質
的に電位差を生じさせる電界緩和層を設けるものであ
る。

【００１３】具体的に請求項１の発明が講じた解決手段
は、電界効果型トランジスタを、半絶縁性基板と、前記
半絶縁性基板上に形成されたチャネル層と、前記チャネ
ル層の上に形成されたゲート電極と、前記チャネル層の
上における前記ゲート電極の両側方に形成されており、
ゲート電極側の側縁部の両端に、該側縁部を流れる電流
により実質的に電位差を生じさせる電界緩和層と、前記
電界緩和層の上に形成されたドレイン電極及びソース電
極とを備えている構成とするものである。

【００１４】請求項１の構成により、電界緩和層におけ
るゲート電極側の側縁部の両端には該側縁部を流れる電
流によって実質的に電位差が生じるため、チャネル層に
おけるドレイン電極側の端部とゲート電極の下側部分と
の電位差は緩和される。

【００１５】請求項２の発明は、請求項１の構成に、前
記電界緩和層は、前記ゲート電極側の側縁部の両端に前
記ドレイン電極と前記ゲート電極との間の電位差の１０
分の１以上の電位差を生じさせる構成を付加するもので
ある。

【００１６】請求項２の構成により、ゲート電極側の側
縁部の両端に、ドレイン電極とゲート電極との間の電位
差の１０分の１以上の電位差が生じるため、チャネル層
におけるドレイン電極側の端部とゲート電極の下側部分
との電位差は、ドレイン電極とゲート電極との電位差の
１０分の９以下になる。

【００１７】請求項３の発明は、請求項１の構成に、前
記電界緩和層のシート抵抗値は前記チャネル層のシート
抵抗値の１分の１から５分の１の範囲内に設定されてい
る構成を付加するものである。

【００１８】請求項３の構成により、ゲート電極側の側
縁部の両端に、ドレイン電極とゲート電極との電位差の
７分の１〜３分の１の電位差が生じるため、チャネル層
におけるドレイン電極側の端部とゲート電極の下側部分
との電位差は、ドレイン電極とゲート電極との電位差に
比べて大きく低減する。

【００１９】請求項４の発明は、請求項１〜３の構成
に、前記電界緩和層はｎ型Ｉｎ_x Ｇａ_1-x Ａｓよりな
り、ｘ値は電界緩和層における半絶縁性基板側が０で且
つドレイン電極側が０．５以上に設定されている構成を
付加するものである。

【００２０】請求項４の構成により、ｎ型Ｉｎ_x Ｇａ
_1-x Ａｓにおけるｘ値は基板側が０であるため、電界緩
和層とチャネル層との間のバンドギャップが小さくなる
ので、電界緩和層とチャネル層とのコンタクト抵抗が小
さくなる。また、ｎ型Ｉｎ_x Ｇａ_1-x Ａｓにおけるｘ値
はドレイン電極側が０．５以上であるため、ドレイン電
極と電界緩和層とのバンドギャップが小さくなるので、
ｎ型の不純物の濃度に関係なくまた熱処理によりドレイ
ン電極の合金化をすることなく、電界緩和層はドレイン
電極と低いコンタクト抵抗でオーミック接触する。

【００２１】請求項５の発明は、請求項４の構成に、前
記ドレイン電極及びソース電極は高融点金属よりなると
いう構成を付加するものである。

【００２２】請求項６の発明は、請求項１の構成に、前
記電界緩和層における前記チャネル層側の組成は、前記
チャネル層における前記電界緩和層側の組成と一致して
いる構成を付加するものである。

【００２３】請求項６の構成により、電界緩和層におけ
るチャネル層側の組成とチャネル層における電界緩和層
側の組成とが一致しているため、電界緩和層とチャネル
層との界面においてエネルギーバンドが連続する。

【００２４】請求項７の発明は、請求項１〜６の構成
に、前記ドレイン電極と前記ゲート電極との間隔は、前
記ソース電極と前記ゲート電極との間隔よりも大きいと
いう構成を付加するものである。

【００２５】請求項８の発明が講じた解決手段は、電界
効果型トランジスタの製造方法を、半絶縁性基板上にチ
ャネル層を形成する第１の工程と、前記チャネル層上
に、上端部と下端部との間に該上端部と下端部との間を
流れる電流によって実質的に電位差を生じさせる電界緩
和層を形成する第２の工程と、前記電界緩和層の上にゲ
ート電極形成領域が開口したレジストパターンを形成し
た後、前記電界緩和層に対して前記レジストパターンを
マスクとしてエッチングを行なって、前記電界緩和層に
おけるゲート電極形成領域を除去する第３の工程と、前
記半絶縁性基板上に全面的に金属膜を堆積した後、前記
レジストパターンを除去することにより、前記チャネル
層の上におけるゲート電極形成領域に前記金属膜よりな
るゲート電極を形成する第４の工程と、残存する前記電
界緩和層の上における前記ゲート電極の両側方にドレイ
ン電極及びソース電極をそれぞれ形成する第５の工程と
を備えている構成とするものである。

【００２６】請求項８の構成により、電界緩和層におけ
るゲート電極形成領域を除去するためのレジストパター
ンを用いてゲート電極を形成できるので、１回のリセス
エッチングによりゲート電極を形成することができる。
また、電界緩和層は上端部と下端部との間を流れる電流
により電位差を生じさせるため、電界緩和層におけるゲ
ート電極側の側縁部の両端には該側縁部を流れる電流に
より実質的に電位差が生じる。

【００２７】請求項９の発明は、請求項８の構成に、前
記第２の工程は、結晶成長法により、前記チャネル層の
シート抵抗値の１分の１〜５分の１のシート抵抗を有す
る電界緩和層を形成する工程を含む構成を付加するもの
である。

【００２８】請求項１０の発明は、請求項８の構成に、
前記第２の工程は、結晶成長法により、前記電界緩和層
を、ｎ型Ｉｎ_x Ｇａ_1-x Ａｓの組成を有すると共に、ｘ
値は半絶縁性基板側が０で且つドレイン電極側が０．５
以上になるように形成する工程を含む構成を付加するも
のである。

【００２９】請求項１１の発明は、請求項１０の構成
に、前記第４の工程における前記金属膜は高融点金属よ
りなる構成を付加するものである。

【００３０】請求項１２の発明は、請求項８の構成に、
前記第２の工程は、結晶成長法により、前記電界緩和層
を、前記電界緩和層における前記チャネル側の組成と前
記チャネル層における前記電界緩和層側の組成とが一致
するように形成する工程を含む構成を付加するものであ
る。

【００３１】請求項１３の発明は、請求項８〜１２の構
成に、前記第５の工程は、前記ドレイン電極及びソース
電極を、前記ドレイン電極と前記ゲート電極との間隔が
前記ソース電極と前記ゲート電極との間隔よりも大きく
なるように形成する工程を含む構成を付加するものであ
る。

【００３２】

【発明の実施の形態】以下、本発明に係る電界効果型ト
ランジスタの実施形態について、図面を参照しながら説
明する。

【００３３】図１は、本発明の第１の実施形態に係るＧ
ａＡｓＭＥＳＦＥＴの断面構造を示しており、図１にお
いて、１はＧａＡｓよりなる半絶縁性基板、２はＳｉが
不純物としてドープされたｎ型ＧａＡｓよりなるチャネ
ル層、１０Ａ及び１０Ｂは、不純物がドープされたｎ型
Ｉｎ_x Ｇａ_1-x Ａｓよりなるドレイン側電界緩和層及び
ソース側電界緩和層であって、ドレイン側及びソース側
の電界緩和層１０Ａ，１０Ｂは、その側縁部に該側縁部
を流れる電流により実質的に電位差を生じさせる。５は
チャネル層２の上に形成されたＡｌ等よりなるゲート電
極であって、該ゲート電極５はチャネル層２とショット
キ接触している。６Ａ，７はチャネル層２の上に形成さ
れたＷＳｉよりなるドレイン電極及びソース電極であ
る。

【００３４】図２は、本発明の第２の実施形態に係るＧ
ａＡｓＭＥＳＦＥＴの断面構造を示しており、第２の実
施形態においては、第１の実施形態と同様の部材には同
様の符号を付すことにより、説明を省略する。第２の実
施形態の特徴は、ドレイン耐圧を向上させるために、ド
レイン電極６Ａはゲート電極５から離れた位置に形成さ
れている。すなわち、ドレイン電極６Ａとゲート電極５
との距離は、ソース電極７とゲート電極５との距離より
も大きい。

【００３５】図３は、本発明の第３の実施形態に係るＧ
ａＡｓＭＩＳＦＥＴ又はＨＦＥＴの断面構造を示してお
り、第３の実施形態においては、第１の実施形態と同様
の部材には同様の符号を付すことにより、説明を省略す
る。第３の実施形態の特徴は、ドレイン耐圧を一層向上
させるために、チャネル層２の上にアンドープ層１１が
形成されている。ＨＦＥＴの場合、チャネル層２は２次
元電子ガス領域と２次元電子ガス供給領域とから構成さ
れる。

【００３６】以下、本発明に係る電界効果型トランジス
タの製造方法について説明する。前述した第１〜第３の
実施形態のＦＥＴは、膜成長工程以外は実質的に同じ工
程により形成されるので、以下においては、第１の実施
形態に係る電界効果トランジスタの製造方法について図
４を参照しながら説明する。

【００３７】まず、図４（ａ）に示すように、半絶縁性
基板１の上に結晶成長方法を用いて、チャネル層２及び
電界緩和層１０を順次形成する。

【００３８】次に、図４（ｂ）に示すように、電界緩和
層１０の上に第１のレジストパターン１２を形成した
後、該第１のレジストパターン１２をマスクとして電極
材料用の金属を蒸着することにより、電界緩和層１０の
上にドレイン電極６Ａ及びソース電極７を形成する。そ
の後、第１のレジストパターン１２の上の金属層をリフ
トオフにより除去する。尚、電極材料用の金属として高
融点金属を用いる場合には、高融点金属を全面に蒸着し
た後、該高融点金属における不要な部分をミリング法等
により除去する。

【００３９】次に、図４（ｃ）に示すように、ゲート電
極形成領域に開口部を有する第２のレジストパターンを
形成した後、該第２のレジストパターン１３をマスクと
して電界緩和層１０に対して湿式エッチングを行なうこ
とにより、リセス部１４を形成すると共にチャネル層２
を露出させる。これにより、ドレイン側電界緩和層１０
Ａ及びソース側電界緩和層１０Ｂが形成される。

【００４０】次に、図４（ｄ）に示すように、ゲート電
極材料用の金属を全面に亘って蒸着してリセス部１４に
ゲート電極５を形成した後、リフトオフ法により第２の
レジストパターン１３の上に蒸着された金属層を除去す
ると、図４（ｅ）に示すように、第１の実施形態に係る
電界効果型トランジスタが得られる。

【００４１】以下、ドレイン側及びソース側の電界緩和
層１０Ａ，１０Ｂの効果を明確にするため、図５〜図７
を参照しながら、ドレイン側及びソース側の電界緩和層
１０Ａ，１０Ｂのメカニズム及び実験結果について説明
する。

【００４２】図５はドレイン電極からチャネル層におけ
るゲート電極の下側部分に至る電流の流れを示してお
り、図６（ａ），（ｂ）は電流の流れに沿った電位の分
布を定性的に示している。チャネル層が例えば５００Ω
のシート抵抗で形成されている場合、電界緩和層のシー
ト抵抗をチャネル層のシート抵抗の１／１〜１／５に相
当する５００〜１００Ωにすると、電界緩和層の側縁部
に沿って流れる電流は、ドレイン電極からチャネル層に
おけるゲート電極の下側部分に流れる全電流の５０％〜
８３％となる。すなわち、ドレイン電極からチャネル層
におけるゲート電極の下側部分に流れる電流は、大きく
分けて電界緩和層の内部を垂直に流れる電流と電界緩和
層の側縁部に沿って流れる電流とからなる。

【００４３】従来のように、チャネル層とドレイン電極
との間にコンタクト層が設けられた構造においては、コ
ンタクト層の抵抗が小さいので、ドレイン電極からコン
タクト層を垂直方向に延びた後、チャネル層を水平方向
に延びる第１の電流通路の抵抗は、ドレイン電極からコ
ンタクト層の側縁部に沿って延びる第２の電流通路の抵
抗に比べて極めて大きいので、ドレイン電極からチャネ
ル層におけるゲート電極の下側部分に流れる全電流の大
部分は第２の電流通路に沿って流れる。

【００４４】ところが、本発明のように、チャネル層と
ドレイン電極との間に電界緩和層を設けると、ドレイン
電極から電界緩和層を垂直方向に延びた後、チャネル層
を水平方向に延びる第１の電流通路の抵抗と、ドレイン
電極から電界緩和層の側縁部に沿って延びる第２の電流
通路の抵抗とが接近するので、ドレイン電極からチャネ
ル層におけるゲート電極の下側部分に流れる全電流は、
第１の電流通路を流れる電流と第２の電流通路を流れる
電流とに分かれる。すなわち、ドレイン電極とチャネル
層におけるゲート電極の下側部分との電位差が等しい場
合、電界緩和層における第２の電流通路を流れる電流
は、従来のコンタクト層における第２の電流通路を流れ
る電流よりも少なくなる。

【００４５】従って、電流の流れに沿った電位の分布は
図６（ａ）に示すようなものになる。すなわち、電界緩
和層を設けた場合のチャネル層におけるゲート電極側の
端部とドレイン電極側の端部との間（Ａ−Ｂ間）の電界
は、コンタクト層を設けた場合のチャネル層におけるゲ
ート電極側の端部とドレイン電極側の端部との間（Ａ−
Ｂ間）の電界に比べて小さくなる。すなわち、電界緩和
層を設けると、チャネル層におけるゲート電極側の端部
とドレイン電極側の端部との間（Ａ−Ｂ間）の電界は大
きく緩和される。

【００４６】チャネル層におけるゲート電極のドレイン
側の端部から電界緩和層（コンタクト層）におけるゲー
ト電極側の端部までの距離と、チャネル層における電界
緩和層（コンタクト層）のゲート側の端部からドレイン
電極までの距離とが等しいと仮定する。従来のように、
チャネル層のシート抵抗の１／１０〜１／１００のシー
ト抵抗を有するコンタクト層を設ける場合、ゲート電極
とドレイン電極との間に加わる電圧の約９２％〜９９％
の電圧がチャネル層にかかり、コンタクト層がチャネル
層におけるゲート・ドレイン間（Ａ−Ｂ間）の電界を緩
和する効果は殆どない。これに対して、本発明のよう
に、チャネル層のシート抵抗の１／１〜１／５のシート
抵抗を有する電界緩和層を設ける場合、ゲート電極とド
レイン電極との間に加わる電圧の約１／３〜約１／７が
電界緩和層（Ｂ−Ｃ間）に加わるため、チャネル層にお
けるゲート・ドレイン間（Ａ−Ｂ間）の電界は緩和され
る。

【００４７】以下、電界緩和層を設けると、ゲート・ド
レイン間の耐圧が増大する理由について図６（ａ），
（ｂ）を参照しながら説明する。尚、図６（ａ），
（ｂ）において、ＢＶ_gdはゲート・ドレイン間の耐圧を
意味する。

【００４８】図６（ａ）に示すように、電界緩和層が設
けられている場合のチャネル層におけるゲート・ドレイ
ン間（Ａ−Ｂ間）の電界の傾きは、コンタクト層が設け
られている場合のチャネル層におけるゲート・ドレイン
間（Ａ−Ｂ間）の電界の傾きよりもかなり小さい。この
ため、コンタクト層が設けられている場合のチャネル層
におけるゲート・ドレイン間（Ａ−Ｂ間）の電界の傾き
がゲート・ドレイン耐圧の場合の電界の傾きに相当する
と仮定すると、電界緩和層が設けられている場合のチャ
ネル層におけるゲート・ドレイン間（Ａ−Ｂ間）の電界
の傾きはゲート・ドレイン耐圧に対して余裕がある。

【００４９】従って、図６（ｂ）に示すように、電界緩
和層が設けられている場合のチャネル層におけるゲート
・ドレイン間（Ａ−Ｂ間）の電界を、コンタクト層が設
けられている場合のチャネル層におけるゲート・ドレイ
ン間（Ａ−Ｂ間）の電界と同程度にすると、ゲート・ド
レイン間の耐圧は、ＢＶ_gd＋ΔＢＶ_gdとなって、ΔＢＶ
_gdだけ増大することになる。

【００５０】図７は、本発明の第２の実施形態に係るＧ
ａＡｓＭＥＳＦＥＴと、第２の実施形態に係るＧａＡｓ
ＭＥＳＦＥＴとほぼ同じ工程数により得られる従来のＧ
ａＡｓＭＥＳＦＥＴ（図８に示す構造）とにおけるゲー
ト・ドレイン間の耐圧を比較して示している。

【００５１】図７から明らかなように、電界緩和層によ
る電界緩和の効果と、ドレイン電極をゲート電極から離
れた位置に設けた効果との相乗効果によって、ゲート・
ドレイン間の耐圧は、−５Ｖから−８Ｖに変化し、−３
Ｖだけ増大している。従来は、コンタクト層のシート抵
抗が小さいため、コンタクト層におけるゲート側の端部
とドレイン電極との間の電位差が小さいので、ドレイン
電極をゲート電極から離れた位置に設けても、ゲート・
ドレイン間の耐圧は余り向上しなかった。

【００５２】これに対して、本発明によると、電界緩和
層のシート抵抗が大きいため、電界緩和層におけるゲー
ト側の端部とドレイン電極との間の電位差が大きいの
で、ドレイン電極をゲート電極から離れて位置に設ける
と、ゲート・ドレイン間の耐圧は著しく向上する。

【００５３】本発明における電界緩和層は、通常のｎ型
ＧａＡｓ層により構成することが可能である。この場合
には、ドレイン電極やソース電極をｎ型ＧａＡｓ層より
なる電界緩和層に対してオーミック接触させるために、
ドレイン電極やソース電極に熱処理を加えて合金化する
必要がある。

【００５４】ところで、ドレイン電極やソース電極のコ
ンタクト抵抗は、ｎ型ＧａＡｓ層におけるｎ型の不純物
濃度が大きいほど低くなる。従って、本発明のように、
ｎ型の不純物濃度が低い電界緩和層の上に形成されるド
レイン電極やソース電極のコンタクト抵抗は十分には低
くならない。

【００５５】そこで、第１又は第２の実施形態に係る構
造において、チャネル層をＧａＡｓで構成し、電界緩和
層をｎ型Ｉｎ_x Ｇａ_1-x Ａｓで構成する場合、ｎ型Ｉｎ
_x Ｇａ_1-x Ａｓにおいて、基板側のｘ値が０で、電極側
のｘ値が０．５以上になるように組成を傾斜させながら
電界緩和層を結晶成長させることが好ましい。このよう
に、電界緩和層を構成するｎ型Ｉｎ_x Ｇａ_1-x Ａｓにお
いて電極側のｘ値が０．５以上であれば、ｎ型の不純物
の濃度に関係なく、また熱処理による合金化をすること
なく、電界緩和層とドレイン電極とは低いコンタクト抵
抗でオーミック接触する。特に、ドレイン電極を構成す
る材料として、Ｔｉ、Ｍｏ又はＷ等の高融点金属を用い
ると、熱処理を行なわなくても、電界緩和層との物理的
密着性（いわゆる食い付き性）が良好となる。また、電
界緩和層を構成するｎ型Ｉｎ_x Ｇａ_1-x Ａｓにおいて基
板側のｘ値が０であると、電界緩和層における基板側の
バンドギャップはチャネル層と連続的につながる。この
ため、図５に示すように、電流を電界緩和層の側縁部に
確実に誘導することができるので、電界の緩和効果をよ
り顕著にすることができる。

【００５６】また、第３の実施形態に係る構造におい
て、チャネル層をｎ型ＧａＡｓで構成し、アンドープ層
をＡｌ_0.3 Ｇａ_0.7 Ａｓで構成し、電界緩和層をｎ型Ｉ
ｎＡｌＧａＡｓで構成する場合には、以下のような組成
にすることが好ましい。すなわち、電界緩和層の上部を
ｎ型Ｉｎ_x Ｇａ_1-x Ａｓとし、中間部をｎ型ＧａＡｓと
し、下部をｎ型Ａｌ_y Ｇａ_1-y Ａｓとし、上部において
は第１の実施形態と同様、基板側のｘ値が０で、電極側
のｘ値が０．５以上になるように組成を傾斜させると共
に、下部においては、基板側のｙ値が０．３で、電極側
のｙ値が０になるように組成を傾斜させる。このように
すると、電界緩和層の内部においてはＩｎ及びＡｌの組
成が徐々に変化すると共に、電界緩和層における基板側
のエネルギーバンドはアンドープ層と連続的につなが
る。

【００５７】電界緩和層の組成は、一般的にＩｎＧａＡ
ｌＡｓで表すことができる。

【００５８】Ｉｎの組成については、電極側では大きく
する一方、基板側では０にすることが好ましい。その理
由は次の通りである。Ｉｎの組成比が大きくなり、例え
ば０．５以上になると、電界緩和層とドレイン電極との
間のバンドギャップが小さくなる。このため、電界緩和
層とドレイン電極とのコンタクト抵抗が小さくなって、
両者は低いコンタクト抵抗でオーミック接触する。一
方、チャネル層には通常Ｉｎが含まれていないと共に、
電界緩和層における基板側の組成はチャネル層又はアン
ドープ層と同じであることが好ましいので、基板側にお
けるＩｎの組成比は０であることが好ましい。このよう
にすると、電界緩和層における基板側のエネルギーバン
ドがチャネル層又はアンドープ層と連続的につながり、
電界緩和層とチャネル層又はアンドープ層との間でエネ
ルギーバンドの不連続がなくなるので、両者の界面にお
けるコンタクト抵抗が低減するためである。

【００５９】従って、前述したように、チャネル層の組
成がＧａＡｓの場合には、電界緩和層の組成としては、
電極側ではＩｎの組成を５０％程度にすると共に、電極
側から基板側に向かってＩｎの組成が徐々に小さくなる
グレーティッド層にすることが好ましい。

【００６０】また、電界緩和層が接触する基板の層例え
ばアンドープ層がＡｌＧａＡｓよりなる場合には、電界
緩和層の組成を以下のようにすることが好ましい。すな
わち、電極側においては、Ｉｎの組成を大きくし且つＡ
ｌの組成を０にしておくと共に、基板側においてはＩｎ
の組成を０にし且つＡｌの組成を基板の層と一致させ
る。また、Ｉｎの組成は電極側から基板側に向かって徐
々に小さくしていき、基板に至るまでの途中で０にす
る。また、Ａｌの組成は電極側と基板側との間から基板
側に向かって徐々に大きくしていき、基板側では基板の
層と一致させる。

【００６１】前述したように、電界緩和層の電極側にお
いてＩｎの組成を大きくすればするほど、電極と電界緩
和層を構成するＩｎＧａＡｓとのバンドギャップが小さ
くなり、電極と電界緩和層との界面における接触抵抗つ
まりコンタクト抵抗が小さくなる。

【００６２】ところで、電界緩和層におけるＩｎの組成
を大きくすればするほど、格子状数は基板の層とずれて
いき、格子状数のずれが大きくなればなるほど、電界緩
和層を構成する結晶に歪みが入って、結晶性が悪くな
り、トランジスタの特性に悪影響が生じる。

【００６３】ところが、前述のように、電界緩和層の電
極側においてＩｎの組成を０にすると、電界緩和層の基
板側の格子状数と基板の層の格子定数とが一致するの
で、電界緩和層の結晶性が良好になって、トランジスタ
の特性が向上する。

【００６４】また、前述のように電界緩和層におけるＩ
ｎの組成を連続的に変化させると、電界緩和層の内部に
おいてエネルギーバンドの不連続がなくなるため、キャ
リア（電子）の移動がスムーズになるので、電界緩和層
における抵抗が大きくなり過ぎない。

【００６５】尚、本発明の各実施形態として示した構成
及び前記の製造方法は、アンドープ層の有無及びチャネ
ル層の種類等に関係なく、ＧａＡｓ以外の材料系にも幅
広く適用できる。

【００６６】

【発明の効果】請求項１の発明に係る電界効果型トラン
ジスタによると、電界緩和層におけるゲート電極側の側
縁部の両端には該側縁部を流れる電流によって実質的に
電位差を生じるため、チャネル層におけるドレイン電極
側の端部とゲート電極の下側部分との間の電位差は緩和
されるので、ドレイン抵抗を増加させることなくゲート
・ドレイン間の耐圧を向上させることができる。

【００６７】請求項２の発明に係る電界効果型トランジ
スタによると、電界緩和層におけるゲート電極側の側縁
部の両端にはドレイン電極とゲート電極との間の電位差
の１０分の１以上の電位差が生じるため、チャネル層に
おけるドレイン電極側の端部とゲート電極の下側部分と
の間の電位差は１０分の９以下になるので、ゲート・ド
レイン間の耐圧は確実に向上する。

【００６８】請求項３の発明に係る電界効果型トランジ
スタによると、ゲート電極側の側縁部の両端にはドレイ
ン電極とゲート電極との間の電位差の７分の１〜３分の
１の電位差が生じるため、チャネル層におけるドレイン
電極側の端部とゲート電極の下側部分との間の電位差は
大きく低減するので、ゲート・ドレイン間の耐圧は一層
確実に向上する。

【００６９】請求項４の発明に係る電界効果型トランジ
スタによると、電界緩和層とチャネル層との間のバンド
ギャップ及びドレイン電極と電界緩和層との間のバンド
ギャップが共に小さくなるため、電界緩和層とチャネル
層とのコンタクト抵抗及びドレイン電極と電界緩和層と
のコンタクト抵抗がいずれも小さくなるので、電流をド
レイン電極から電界緩和層の側縁部を介してチャネル層
に効果的に誘導でき、これにより、電界の緩和効果がよ
り顕著になる。

【００７０】請求項５の発明に係る電界効果型トランジ
スタによると、ドレイン電極及びソース電極は高融点金
属よりなるため、ｎ型Ｉｎ_x Ｇａ_1-x Ａｓよりなる電界
緩和層と物理的密着性良くオーミック接触する。

【００７１】請求項６の発明に係る電界効果型トランジ
スタによると、電界緩和層とチャネル層との界面におい
てエネルギーバンドの不連続がなくなるので、電界緩和
層とチャネル層とのコンタクト抵抗が低減する。

【００７２】請求項７の発明に係る電界効果型トランジ
スタによると、電界緩和層による電界緩和の効果と、ド
レイン電極をゲート電極から離れた位置に設けた効果と
の相乗効果によって、ゲート・ドレイン間の耐圧は著し
く向上する。

【００７３】請求項８の発明に係る電界効果型トランジ
スタの製造方法によると、１回のリセスエッチングによ
りゲート電極を形成することができ、また、電界緩和層
の側縁部においては該側縁部を流れる電流によって実質
的に電位差が生じる。

【００７４】このため、請求項１の発明に係る電界効果
型トランジスタを１回のリセスエッチングにより歩留ま
り良く製造することができると共に、ドレイン電極及び
ソース電極を電界緩和層上の所望の位置に配置できるの
で、ゲート・ドレイン間の耐圧及びゲート・ソース間の
耐圧を自由に設計することができる。また、前記の耐圧
の値は、電界緩和層のシート抵抗を変えることにより、
つまり、電界緩和層のキャリア濃度及び膜厚を変えるこ
とによっても変更できるので、用途に応じてデバイス作
製用マスクの設計変更を行なう必要がない。

【００７５】請求項９の発明に係る電界効果型トランジ
スタの製造方法によると、請求項３の発明に係る電界効
果型トランジスタを確実に製造することができ、請求項
１０の発明に係る電界効果型トランジスタの製造方法に
よると、請求項４の発明に係る電界効果型トランジスタ
を確実に製造することができ、請求項１１の発明に係る
電界効果型トランジスタの製造方法によると、請求項５
の発明に係る電界効果型トランジスタを確実に製造する
ことができ、請求項１２の発明に係る電界効果型トラン
ジスタの製造方法によると、請求項６の発明に係る電界
効果型トランジスタを確実に製造することができ、請求
項１３の発明に係る電界効果型トランジスタの製造方法
によると、請求項７の発明に係る電界効果型トランジス
タを確実に製造することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る電界効果型トラ
ンジスタの断面図である。

【図２】本発明の第２の実施形態に係る電界効果型トラ
ンジスタの断面図である。

【図３】本発明の第３の実施形態に係る電界効果型トラ
ンジスタの断面図である。

【図４】本発明の第１の実施形態に係る電界効果型トラ
ンジスタの製造方法の各工程を説明する断面図である。

【図５】本発明の第１の実施形態に係る電界効果型トラ
ンジスタにおけるドレイン電流の流れを示す概念図であ
る。

【図６】本発明の第１の実施形態に係る電界効果型トラ
ンジスタ及び従来の電界効果型トランジスタにおける各
電界分布を示す概念図である。

【図７】本発明の第１の実施形態に係る電界効果型トラ
ンジスタ及び従来の電界効果型トランジスタにおけるゲ
ート・ドレイン間の耐圧を示す実験結果図である。

【図８】従来の第１の電界効果型トランジスタの断面図
である。

【図９】従来の第２の電界効果型トランジスタの断面図
である。

【符号の説明】

１ 半絶縁性基板 ２ チャネル層 ５ ゲート電極 ６Ａ，６Ｂ ドレイン電極 ７ ソース電極 １０ 電界緩和層 １０Ａ ドレイン側電界緩和層 １０Ｂ ソース側電界緩和層 １２ 第１のレジストパターン １３ 第２のレジストパターン １４ リセス部

Claims (13)

【特許請求の範囲】
1. 【請求項１】 半絶縁性基板と、 前記半絶縁性基板上に形成されたチャネル層と、 前記チャネル層の上に形成されたゲート電極と、 前記チャネル層の上における前記ゲート電極の両側方に
   形成されており、ゲート電極側の側縁部の両端に、該側
   縁部を流れる電流により実質的に電位差を生じさせる電
   界緩和層と、 前記電界緩和層の上に形成されたドレイン電極及びソー
   ス電極とを備えていることを特徴とする電界効果型トラ
   ンジスタ。
2. 【請求項２】 前記電界緩和層は、前記ゲート電極側の
   側縁部の両端に前記ドレイン電極と前記ゲート電極との
   間の電位差の１０分の１以上の電位差を生じさせること
   を特徴とする請求項１に記載の電界効果型トランジス
   タ。
3. 【請求項３】 前記電界緩和層のシート抵抗値は前記チ
   ャネル層のシート抵抗値の１分の１から５分の１の範囲
   内に設定されていることを特徴とする請求項１に記載の
   電界効果型トランジスタ。
4. 【請求項４】 前記電界緩和層はｎ型Ｉｎ_x Ｇａ_1-x Ａ
   ｓよりなり、ｘ値は電界緩和層における半絶縁性基板側
   が０で且つドレイン電極側が０．５以上に設定されてい
   ることを特徴とする請求項１〜３のいずれか１項に記載
   の電界効果型トランジスタ。
5. 【請求項５】 前記ドレイン電極及びソース電極は高融
   点金属よりなることを特徴とする請求項４に記載の電界
   効果型トランジスタ。
6. 【請求項６】 前記電界緩和層における前記チャネル層
   側の組成は、前記チャネル層における前記電界緩和層側
   の組成と一致していることを特徴とする請求項１に記載
   の電界効果型トランジスタ。
7. 【請求項７】 前記ドレイン電極と前記ゲート電極との
   間隔は、前記ソース電極と前記ゲート電極との間隔より
   も大きいことを特徴とする請求項１〜６のいずれか１項
   に記載の電界効果型トランジスタ。
8. 【請求項８】 半絶縁性基板上にチャネル層を形成する
   第１の工程と、 前記チャネル層の上に、上端部と下端部との間に該上端
   部と下端部との間を流れる電流によって実質的に電位差
   を生じさせる電界緩和層を形成する第２の工程と、 前記電界緩和層の上にゲート電極形成領域が開口したレ
   ジストパターンを形成した後、前記電界緩和層に対して
   前記レジストパターンをマスクとしてエッチングを行な
   って、前記電界緩和層におけるゲート電極形成領域を除
   去する第３の工程と、 前記半絶縁性基板上に全面的に金属膜を堆積した後、前
   記レジストパターンを除去することにより、前記チャネ
   ル層の上におけるゲート電極形成領域に前記金属膜より
   なるゲート電極を形成する第４の工程と、 残存する前記電界緩和層の上における前記ゲート電極の
   両側方にドレイン電極及びソース電極をそれぞれ形成す
   る第５の工程とを備えていることを特徴とする電界効果
   型トランジスタの製造方法。
9. 【請求項９】 前記第２の工程は、結晶成長法により、
   前記チャネル層のシート抵抗値の１分の１〜５分の１の
   シート抵抗を有する電界緩和層を形成する工程を含むこ
   とを特徴とする請求項８に記載の電界効果型トランジス
   タの製造方法。
10. 【請求項１０】 前記第２の工程は、結晶成長法によ
    り、前記電界緩和層を、ｎ型Ｉｎ_x Ｇａ_1-x Ａｓの組成
    を有すると共にｘ値は半絶縁性基板側が０で且つドレイ
    ン電極側が０．５以上になるように形成する工程を含む
    ことを特徴とする請求項８に記載の電界効果型トランジ
    スタの製造方法。
11. 【請求項１１】 前記第４の工程における前記金属膜は
    高融点金属よりなることを特徴とする請求項１０に記載
    の電界効果型トランジスタの製造方法。
12. 【請求項１２】 前記第２の工程は、結晶成長法によ
    り、前記電界緩和層を、前記電界緩和層における前記チ
    ャネル側の組成と前記チャネル層における前記電界緩和
    層側の組成とが一致するように形成する工程を含むこと
    を特徴とする請求項８に記載の電界効果型トランジスタ
    の製造方法。
13. 【請求項１３】 前記第５の工程は、前記ドレイン電極
    及びソース電極を、前記ドレイン電極と前記ゲート電極
    との間隔が前記ソース電極と前記ゲート電極との間隔よ
    りも大きくなるように形成する工程を含むことを特徴と
    する請求項８〜１２に記載の電界効果型トランジスタの
    製造方法。