JPH09102602A - Ｍｏｓｆｅｔ - Google Patents
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- JPH09102602A JPH09102602A JP7258599A JP25859995A JPH09102602A JP H09102602 A JPH09102602 A JP H09102602A JP 7258599 A JP7258599 A JP 7258599A JP 25859995 A JP25859995 A JP 25859995A JP H09102602 A JPH09102602 A JP H09102602A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
- H10D64/2527—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices for vertical devices wherein the source or drain electrodes are recessed in semiconductor bodies
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/141—VDMOS having built-in components
- H10D84/146—VDMOS having built-in components the built-in components being Schottky barrier diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Landscapes
- Electrodes Of Semiconductors (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】
【課題】 ＭＯＳＦＥＴとショットキーバリアダイオー
ドとの間の配線インダクタンス成分をほぼ零の理想的な
状態で実現可能とする。 【解決手段】 チャネル形成領域５にゲート絶縁膜３を
介してゲート電極４が形成され、半導体基板１に接続す
るようにドレイン電極１１が形成されているＭＯＳＦＥ
Ｔにおいて、チャネル形成領域５を貫通し、エピタキシ
ャル層２に達する穴１２を形成し、この穴１２の表面に
エピタキシャル層２およびチャネル形成領域５に接し、
エピタキシャル層２に対してショットキーバリア接合と
なるバリア金属層８を形成し、このバリア金属層８とチ
ャネル形成領域５およびソース領域７とを接続するよう
にソース電極１０を形成することにより、ＭＯＳＦＥＴ
構造中にショットキーバリアダイオードを一体化した素
子とする。
ドとの間の配線インダクタンス成分をほぼ零の理想的な
状態で実現可能とする。 【解決手段】 チャネル形成領域５にゲート絶縁膜３を
介してゲート電極４が形成され、半導体基板１に接続す
るようにドレイン電極１１が形成されているＭＯＳＦＥ
Ｔにおいて、チャネル形成領域５を貫通し、エピタキシ
ャル層２に達する穴１２を形成し、この穴１２の表面に
エピタキシャル層２およびチャネル形成領域５に接し、
エピタキシャル層２に対してショットキーバリア接合と
なるバリア金属層８を形成し、このバリア金属層８とチ
ャネル形成領域５およびソース領域７とを接続するよう
にソース電極１０を形成することにより、ＭＯＳＦＥＴ
構造中にショットキーバリアダイオードを一体化した素
子とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＣ−ＤＣコンバ
ータなどの同期整流回路に用いるＭＯＳＦＥＴに係わ
り、特にショットキーバリア接合をＭＯＳＦＥＴセル内
に内蔵して寄生配線インダクタンスの低減を図り、整流
動作時の導通損失を低減するＭＯＳＦＥＴに関するのも
である。
ータなどの同期整流回路に用いるＭＯＳＦＥＴに係わ
り、特にショットキーバリア接合をＭＯＳＦＥＴセル内
に内蔵して寄生配線インダクタンスの低減を図り、整流
動作時の導通損失を低減するＭＯＳＦＥＴに関するのも
である。
【０００２】
【従来の技術】図１１は、同期整流回路を用いたＤＣ−
ＤＣコンバータの回路構成例を示す図である。図１１に
示すＤＣ−ＤＣコンバータの整流回路において、ＭＯＳ
ＦＥＴＱ１，Ｑ２を同期整流素子として用い、同期整流
回路を構成すると、ＭＯＳＦＥＴＱ１，Ｑ２は抵抗特性
であるので、ショットキーバリアダイオードを用いる場
合よりも導通損失を低減でき、ＤＣ−ＤＣコンバータの
高効率化が図れる。ただし、ＭＯＳＦＥＴＱ１，Ｑ２は
３端子素子でゲートの駆動が必要である。
ＤＣコンバータの回路構成例を示す図である。図１１に
示すＤＣ−ＤＣコンバータの整流回路において、ＭＯＳ
ＦＥＴＱ１，Ｑ２を同期整流素子として用い、同期整流
回路を構成すると、ＭＯＳＦＥＴＱ１，Ｑ２は抵抗特性
であるので、ショットキーバリアダイオードを用いる場
合よりも導通損失を低減でき、ＤＣ−ＤＣコンバータの
高効率化が図れる。ただし、ＭＯＳＦＥＴＱ１，Ｑ２は
３端子素子でゲートの駆動が必要である。
【０００３】また、ＤＣ−ＤＣコンバータの動作条件に
よっては、ＭＯＳＦＥＴＱ１，Ｑ２のゲートを駆動でき
ない場合があり、このとき、整流電流を流す目的でショ
ットキーバリアダイオードＤ１，Ｄ２をそれぞれＭＯＳ
ＦＥＴＱ１，Ｑ２に並列に接続することが通常行われ
る。なお、図中、Ｔはトランス、Ｓはスイッチ、Ｌはイ
ンダクタ、Ｃはコンデンサである。
よっては、ＭＯＳＦＥＴＱ１，Ｑ２のゲートを駆動でき
ない場合があり、このとき、整流電流を流す目的でショ
ットキーバリアダイオードＤ１，Ｄ２をそれぞれＭＯＳ
ＦＥＴＱ１，Ｑ２に並列に接続することが通常行われ
る。なお、図中、Ｔはトランス、Ｓはスイッチ、Ｌはイ
ンダクタ、Ｃはコンデンサである。
【０００４】従来のＭＯＳＦＥＴ構造の第１の例を図１
２に、第２の例を図１３にそれぞれ断面図で示す。これ
らの図において、１はｎ+ 形半導体基板、２はｎ- エピ
タキシャル層、３はゲート絶縁膜、４はポリシリコンゲ
ート、５はｐ形チャネル形成領域、７はｎ+ 形ソース領
域、９は層間絶縁層、１０はソース電極、１１はドレイ
ン電極である。
２に、第２の例を図１３にそれぞれ断面図で示す。これ
らの図において、１はｎ+ 形半導体基板、２はｎ- エピ
タキシャル層、３はゲート絶縁膜、４はポリシリコンゲ
ート、５はｐ形チャネル形成領域、７はｎ+ 形ソース領
域、９は層間絶縁層、１０はソース電極、１１はドレイ
ン電極である。
【０００５】図１２は、パワー用として広く使用されて
いる一般的な縦型二重拡散ＭＯＳＦＥＴの構造であり、
図１３は穴を形成してその穴に沿ってチャネルを形成す
ることでオン抵抗の低減を図ったＵ溝ＭＯＳＦＥＴの構
造である。いずれもショットキーバリアダイオードを構
造的に含んでおらず、前述した同期整流素子としてこれ
らの従来のＭＯＳＦＥＴを用いる場合、個別のショット
キーバリアダイオードを接続する必要がある。
いる一般的な縦型二重拡散ＭＯＳＦＥＴの構造であり、
図１３は穴を形成してその穴に沿ってチャネルを形成す
ることでオン抵抗の低減を図ったＵ溝ＭＯＳＦＥＴの構
造である。いずれもショットキーバリアダイオードを構
造的に含んでおらず、前述した同期整流素子としてこれ
らの従来のＭＯＳＦＥＴを用いる場合、個別のショット
キーバリアダイオードを接続する必要がある。
【０００６】
【発明が解決しようとする課題】しかしながら、ＭＯＳ
ＦＥＴとショットキーバリアダイオードとを接続して使
用する場合、接続の配線のために寄生的にある有限の値
の配線インダクタンスが存在し、この配線インダクタン
スが導通損失を増大させることになる。すなわち一旦整
流電流がショットキーバリアダイオードに流れると、Ｍ
ＯＳＦＥＴがオン状態になっても、配線インダクタンス
のためにある有限の時間で整流電流がショットキーバリ
アダイオードからＭＯＳＦＥＴに切り替わり、その間、
電流がショットキーバリアダイオードとＭＯＳＦＥＴと
で分担され、ＭＯＳＦＥＴによる導通損失低減の効果が
阻害される。この導通損失低減効果の阻害は、スイッチ
ング周波数が高くなるにつれて顕著になる。
ＦＥＴとショットキーバリアダイオードとを接続して使
用する場合、接続の配線のために寄生的にある有限の値
の配線インダクタンスが存在し、この配線インダクタン
スが導通損失を増大させることになる。すなわち一旦整
流電流がショットキーバリアダイオードに流れると、Ｍ
ＯＳＦＥＴがオン状態になっても、配線インダクタンス
のためにある有限の時間で整流電流がショットキーバリ
アダイオードからＭＯＳＦＥＴに切り替わり、その間、
電流がショットキーバリアダイオードとＭＯＳＦＥＴと
で分担され、ＭＯＳＦＥＴによる導通損失低減の効果が
阻害される。この導通損失低減効果の阻害は、スイッチ
ング周波数が高くなるにつれて顕著になる。
【０００７】配線インダクタンスは、通常のパワー用Ｍ
ＯＳＦＥＴパッケージのボンディングワイヤおよびリー
ド端子などで数ｎＨ程度存在する。数ｎＨ程度のインダ
クタンスでも、例えば整流電流が数Ａ，スイッチング周
波数が１ＭＨｚとしたとき、前述した電流の切り替え時
間がスイッチングの１周期と同等程度になり、パワーＭ
ＯＳＦＥＴによる導通損失低減効果が著しく失われるこ
とになる。数ＭＨｚ以上のさらに高いスイッチング周波
数に対応するためには、ＭＯＳＦＥＴとショットキーバ
リアダイオードとの間の配線インダクタンスを極限ま
で、理想的には零まで低減する必要がある。
ＯＳＦＥＴパッケージのボンディングワイヤおよびリー
ド端子などで数ｎＨ程度存在する。数ｎＨ程度のインダ
クタンスでも、例えば整流電流が数Ａ，スイッチング周
波数が１ＭＨｚとしたとき、前述した電流の切り替え時
間がスイッチングの１周期と同等程度になり、パワーＭ
ＯＳＦＥＴによる導通損失低減効果が著しく失われるこ
とになる。数ＭＨｚ以上のさらに高いスイッチング周波
数に対応するためには、ＭＯＳＦＥＴとショットキーバ
リアダイオードとの間の配線インダクタンスを極限ま
で、理想的には零まで低減する必要がある。
【０００８】以上、説明したように従来技術では、ＭＯ
ＳＦＥＴとショットキーバリアダイオードとの間の配線
インダクタンスを十分に低減することができないという
問題があった。
ＳＦＥＴとショットキーバリアダイオードとの間の配線
インダクタンスを十分に低減することができないという
問題があった。
【０００９】したがって本発明は、前述した従来の課題
を解決するためになされたものであり、その目的は、シ
ョットキーバリアダイオードを内蔵し、かつＭＯＳＦＥ
Ｔとショットキーバリアダイオードとの間の配線インダ
クタンス成分をほぼ零の理想的な状態で実現可能とする
ＭＯＳＦＥＴを提供することある。
を解決するためになされたものであり、その目的は、シ
ョットキーバリアダイオードを内蔵し、かつＭＯＳＦＥ
Ｔとショットキーバリアダイオードとの間の配線インダ
クタンス成分をほぼ零の理想的な状態で実現可能とする
ＭＯＳＦＥＴを提供することある。
【００１０】
【課題を解決するための手段】このような課題を解決す
るために本発明においては、ドレイン領域を形成する第
１の導電型の不純物濃度が低い単層または不純物濃度が
低い層と高い層との複数の層からなる第１の半導体領域
と、チャネル形成領域としての第２の導電型の第２の半
導体領域と、ソース領域としての第１の導電型の不純物
濃度が高い第３の半導体領域とを具備し、第２の半導体
領域のチャネル形成面にゲート絶縁膜としての絶縁層を
介してゲート電極としての第１の導電性層が形成され、
第１の半導体領域に接続するようにドレイン電極として
の第２の導電性層が形成されているＭＯＳＦＥＴにおい
て、以下の特徴を有する２種類のＭＯＳＦＥＴを実現手
段とする。
るために本発明においては、ドレイン領域を形成する第
１の導電型の不純物濃度が低い単層または不純物濃度が
低い層と高い層との複数の層からなる第１の半導体領域
と、チャネル形成領域としての第２の導電型の第２の半
導体領域と、ソース領域としての第１の導電型の不純物
濃度が高い第３の半導体領域とを具備し、第２の半導体
領域のチャネル形成面にゲート絶縁膜としての絶縁層を
介してゲート電極としての第１の導電性層が形成され、
第１の半導体領域に接続するようにドレイン電極として
の第２の導電性層が形成されているＭＯＳＦＥＴにおい
て、以下の特徴を有する２種類のＭＯＳＦＥＴを実現手
段とする。
【００１１】第２の半導体領域を貫通して第１の半導体
領域に達する穴を形成し、この穴の少なくとも表面に第
１の半導体領域および第２の半導体領域に接し、第１の
半導体領域に対してショットキーバリア接合となる第１
の金属層を形成し、この第１の金属層と第２の半導体領
域および第３の半導体領域とを接続するようにソース電
極としての第３の導電層を形成することを特徴としてい
る。
領域に達する穴を形成し、この穴の少なくとも表面に第
１の半導体領域および第２の半導体領域に接し、第１の
半導体領域に対してショットキーバリア接合となる第１
の金属層を形成し、この第１の金属層と第２の半導体領
域および第３の半導体領域とを接続するようにソース電
極としての第３の導電層を形成することを特徴としてい
る。
【００１２】また、第３の半導体領域および第２の半導
体領域を貫通して第１の半導体領域に達する穴を形成
し、この穴の少なくとも表面に第１の半導体領域，第２
の半導体領域および第３の半導体領域に接し、第１の半
導体領域に対してショットキーバリア接合となる第１の
金属層を形成し、この第１の金属層に接続するようにソ
ース電極としての第３の導電層を形成することを特徴と
している。
体領域を貫通して第１の半導体領域に達する穴を形成
し、この穴の少なくとも表面に第１の半導体領域，第２
の半導体領域および第３の半導体領域に接し、第１の半
導体領域に対してショットキーバリア接合となる第１の
金属層を形成し、この第１の金属層に接続するようにソ
ース電極としての第３の導電層を形成することを特徴と
している。
【００１３】これらの構成において、第１の半導体領域
達する穴と、第１の半導体領域に対してショットキーバ
リア接合となる第１の金属層とを形成することによって
ＭＯＳＦＥＴ構造中にショットキーバリアダイオードを
一体化した素子とすることができる。したがってＭＯＳ
ＦＥＴとショットキーバリアダイオードとの間の配線が
なくなり、従来発生していたＭＯＳＦＥＴとショットキ
ーバリアダイオードとの間の配線インダクタンスによる
ショットキーバリアダイオードからＭＯＳＦＥＴへの電
流切り替えの遅れが解消され、導通損失の増大が抑えら
れる。この作用は、スイッチング周波数が高周波化する
ほど大きな効果を発揮する。
達する穴と、第１の半導体領域に対してショットキーバ
リア接合となる第１の金属層とを形成することによって
ＭＯＳＦＥＴ構造中にショットキーバリアダイオードを
一体化した素子とすることができる。したがってＭＯＳ
ＦＥＴとショットキーバリアダイオードとの間の配線が
なくなり、従来発生していたＭＯＳＦＥＴとショットキ
ーバリアダイオードとの間の配線インダクタンスによる
ショットキーバリアダイオードからＭＯＳＦＥＴへの電
流切り替えの遅れが解消され、導通損失の増大が抑えら
れる。この作用は、スイッチング周波数が高周波化する
ほど大きな効果を発揮する。
【００１４】
【発明の実施の形態】以下、図面を用いて本発明の実施
の形態を詳細に説明する。図１は、本発明によるＭＯＳ
ＦＥＴの第１の実施の形態による構成を説明するための
図であり、図１（ａ）はＭＯＳＦＥＴの主要部の平面
図，図１（ｂ）は図１（ａ）のＢ−Ｂ′線における断面
図である。なお、図１の構造は、一つのセルを示してお
り、実際のＭＯＳＦＥＴは、必要な電流容量に応じて任
意の数のセルを１チップ上に形成して構成される。
の形態を詳細に説明する。図１は、本発明によるＭＯＳ
ＦＥＴの第１の実施の形態による構成を説明するための
図であり、図１（ａ）はＭＯＳＦＥＴの主要部の平面
図，図１（ｂ）は図１（ａ）のＢ−Ｂ′線における断面
図である。なお、図１の構造は、一つのセルを示してお
り、実際のＭＯＳＦＥＴは、必要な電流容量に応じて任
意の数のセルを１チップ上に形成して構成される。
【００１５】図１において、１および２はそれぞれ第１
の導電型の第１の半導体領域であるＳｉ，Ｇｅ，ＧａＡ
ｓ，ＳｉＣ，Ｃなどからなるｎ+ 形半導体基板およびｎ
形エピタキシャル層、３はゲート絶縁膜、４は第１の導
電性層であるポリシリコン，タングステンシリサイド，
モリブデンシリサイド，チタンシリサイド，タンタルシ
リサイド，タングステン，モリブデンなどからなるゲー
ト電極、５は第２の半導体領域であるｐ型チャネル形成
領域、７は第３の半導体領域であるｎ+ 形ソース領域、
８は第１の金属層であるＣｒ，Ｍｏ，Ｔｉ，Ｈｆなどの
金属からなるバリア金属層、９は層間絶縁層、１０は第
３の導電性層であるソース電極、１１は第２の導電性層
であるドレイン電極、１２はバリア金属層８が形成され
た穴である。
の導電型の第１の半導体領域であるＳｉ，Ｇｅ，ＧａＡ
ｓ，ＳｉＣ，Ｃなどからなるｎ+ 形半導体基板およびｎ
形エピタキシャル層、３はゲート絶縁膜、４は第１の導
電性層であるポリシリコン，タングステンシリサイド，
モリブデンシリサイド，チタンシリサイド，タンタルシ
リサイド，タングステン，モリブデンなどからなるゲー
ト電極、５は第２の半導体領域であるｐ型チャネル形成
領域、７は第３の半導体領域であるｎ+ 形ソース領域、
８は第１の金属層であるＣｒ，Ｍｏ，Ｔｉ，Ｈｆなどの
金属からなるバリア金属層、９は層間絶縁層、１０は第
３の導電性層であるソース電極、１１は第２の導電性層
であるドレイン電極、１２はバリア金属層８が形成され
た穴である。
【００１６】図２は、図１に示すＭＯＳＦＥＴの製造プ
ロセスの概略を説明する各工程における断面図を示した
ものである。まず、図２（ａ）に示すようにｎ+ 半導体
基板１上にｎ形エピタキシャル層２を形成した後、ゲー
ト絶縁膜３を形成し、次にゲート電極４として例えばポ
リシリコンを堆積した後、パターニングしてポリシリコ
ンゲートを形成し、このポリシリコンゲートをマスクと
してｎ形エピタキシャル層２内にチャネル形成領域５を
形成するためのｐ形不純物をイオン打ち込みなどにより
導入する。
ロセスの概略を説明する各工程における断面図を示した
ものである。まず、図２（ａ）に示すようにｎ+ 半導体
基板１上にｎ形エピタキシャル層２を形成した後、ゲー
ト絶縁膜３を形成し、次にゲート電極４として例えばポ
リシリコンを堆積した後、パターニングしてポリシリコ
ンゲートを形成し、このポリシリコンゲートをマスクと
してｎ形エピタキシャル層２内にチャネル形成領域５を
形成するためのｐ形不純物をイオン打ち込みなどにより
導入する。
【００１７】次に図２（ｂ）に示すように穴形成用のレ
ジストマスク６を形成し、このレジストマスク６によっ
て穴１２を形成する。次に図２（ｃ）に示すようにソー
ス領域７の形成のためのチャネル形成領域５内にｎ形不
純物をイオン打ち込みなどにより導入し、アニール拡散
によってチャネル形成領域５およびソース領域７を形成
した後、穴１２およびその周辺部にバリア金属層８を堆
積する。次に図２（ｄ）に示すように層間絶縁層９を形
成した後、ソース電極１０およびドレイン電極１１を形
成する。
ジストマスク６を形成し、このレジストマスク６によっ
て穴１２を形成する。次に図２（ｃ）に示すようにソー
ス領域７の形成のためのチャネル形成領域５内にｎ形不
純物をイオン打ち込みなどにより導入し、アニール拡散
によってチャネル形成領域５およびソース領域７を形成
した後、穴１２およびその周辺部にバリア金属層８を堆
積する。次に図２（ｄ）に示すように層間絶縁層９を形
成した後、ソース電極１０およびドレイン電極１１を形
成する。
【００１８】このような方法において、穴１２を埋め込
んでバリア金属層８を形成することにより、このバリア
金属層８上に形成されるソース電極１０の表面における
凹凸が少なくなり、ウエハ表面が平坦化され、その後に
行われるプロセス上有利となる。
んでバリア金属層８を形成することにより、このバリア
金属層８上に形成されるソース電極１０の表面における
凹凸が少なくなり、ウエハ表面が平坦化され、その後に
行われるプロセス上有利となる。
【００１９】なお、前述した図１（ａ）にゲート電極４
の幅（ＬG ），ゲート電極４間の幅（ＬW ）および穴１
２の幅（ＬT ）をそれぞれ示しているが、これらの具体
的な例としては、例えばＬG を４μｍ，ＬW を１８μｍ
にすると、ＭＯＳＦＥＴセル１個当たりの抵抗は５００
Ω程度になる。ＭＯＳＦＥＴに電流を流したときの降下
電圧を例えば０．２Ｖにするためには、セル１個当たり
の電流は０．４ｍＡとなる。ショットキーバリア接合の
電流密度を例えば４Ａ／ｍｍ2 にとり、ＭＯＳＦＥＴが
オフ状態のときに０．４ｍＡを流すためには、ＬT は１
０μｍ必要になる。このとき、バリア金属層８に例えば
Ｃｒを用いると、ショットキーバリア接合における降下
電圧は０．４〜０．５Ｖとなる。
の幅（ＬG ），ゲート電極４間の幅（ＬW ）および穴１
２の幅（ＬT ）をそれぞれ示しているが、これらの具体
的な例としては、例えばＬG を４μｍ，ＬW を１８μｍ
にすると、ＭＯＳＦＥＴセル１個当たりの抵抗は５００
Ω程度になる。ＭＯＳＦＥＴに電流を流したときの降下
電圧を例えば０．２Ｖにするためには、セル１個当たり
の電流は０．４ｍＡとなる。ショットキーバリア接合の
電流密度を例えば４Ａ／ｍｍ2 にとり、ＭＯＳＦＥＴが
オフ状態のときに０．４ｍＡを流すためには、ＬT は１
０μｍ必要になる。このとき、バリア金属層８に例えば
Ｃｒを用いると、ショットキーバリア接合における降下
電圧は０．４〜０．５Ｖとなる。
【００２０】図３は、本発明によるＭＯＳＦＥＴの第２
の実施の形態による構成を説明するための図であり、図
３（ａ）はＭＯＳＦＥＴの主要部の平面図，図３（ｂ）
は図３（ａ）のＢ−Ｂ′線における断面図であり、前述
した図と同一部分には同一符号を付してある。図３にお
いて、図１と異なる点は、ＭＯＳＦＥＴのセルの形状を
四角ではなく、細長いストライプ状に形成され、断面構
造は図１（ｂ）と同様である。
の実施の形態による構成を説明するための図であり、図
３（ａ）はＭＯＳＦＥＴの主要部の平面図，図３（ｂ）
は図３（ａ）のＢ−Ｂ′線における断面図であり、前述
した図と同一部分には同一符号を付してある。図３にお
いて、図１と異なる点は、ＭＯＳＦＥＴのセルの形状を
四角ではなく、細長いストライプ状に形成され、断面構
造は図１（ｂ）と同様である。
【００２１】このような構成においては、図１の構造よ
りもショットキーバリア接合の面積を増大させることが
できる。これによってショットキーバリア接合の電流密
度が下がり、ショットキーバリア接合における降下電圧
を低減させることが可能となる。
りもショットキーバリア接合の面積を増大させることが
できる。これによってショットキーバリア接合の電流密
度が下がり、ショットキーバリア接合における降下電圧
を低減させることが可能となる。
【００２２】図４は、本発明によるＭＯＳＦＥＴの第３
の実施の形態による構成を説明するための図であり、図
４（ａ）はＭＯＳＦＥＴの主要部の平面図，図４（ｂ）
は図４（ａ）のＢ−Ｂ′線における断面図であり、前述
した図と同一部分には同一符号を付してある。図４にお
いて、図１と異なる点は、第２の半導体領域であるチャ
ネル形成領域５，第３の半導体領域であるソース領域７
へのコンタクトを第１の金属層であるバリア金属層８を
介して行い、ＭＯＳＦＥＴセルの縮小化を図った構造で
ある。
の実施の形態による構成を説明するための図であり、図
４（ａ）はＭＯＳＦＥＴの主要部の平面図，図４（ｂ）
は図４（ａ）のＢ−Ｂ′線における断面図であり、前述
した図と同一部分には同一符号を付してある。図４にお
いて、図１と異なる点は、第２の半導体領域であるチャ
ネル形成領域５，第３の半導体領域であるソース領域７
へのコンタクトを第１の金属層であるバリア金属層８を
介して行い、ＭＯＳＦＥＴセルの縮小化を図った構造で
ある。
【００２３】このような構成において、ＭＯＳＦＥＴセ
ルが縮小化されることにより、単位面積当たりのセル数
を増加させ、ＭＯＳＦＥＴチップのオン抵抗を低減させ
ることができる。図４は四角形のセルの場合を示したも
のであり、同様の断面構造でストライプ状の構造とした
第４の実施の形態を図５（ａ）に示す。
ルが縮小化されることにより、単位面積当たりのセル数
を増加させ、ＭＯＳＦＥＴチップのオン抵抗を低減させ
ることができる。図４は四角形のセルの場合を示したも
のであり、同様の断面構造でストライプ状の構造とした
第４の実施の形態を図５（ａ）に示す。
【００２４】図６は、本発明によるＭＯＳＦＥＴの第５
の実施の形態による構成を説明するための図であり、図
６（ａ）はＭＯＳＦＥＴの主要部の平面図，図６（ｂ）
は図６（ａ）のＢ−Ｂ′線における断面図であり、前述
した図と同一部分には同一符号を付してある。図６にお
いて、図１と異なる点は、チャネルが穴部分に形成され
たＵ溝ＭＯＳＦＥＴ構造に対して本発明の構成を適用し
た構造である。図６は四角形のセルを用いる例であり、
図７はストライプ状の構造とした第６の実施の形態を示
す。
の実施の形態による構成を説明するための図であり、図
６（ａ）はＭＯＳＦＥＴの主要部の平面図，図６（ｂ）
は図６（ａ）のＢ−Ｂ′線における断面図であり、前述
した図と同一部分には同一符号を付してある。図６にお
いて、図１と異なる点は、チャネルが穴部分に形成され
たＵ溝ＭＯＳＦＥＴ構造に対して本発明の構成を適用し
た構造である。図６は四角形のセルを用いる例であり、
図７はストライプ状の構造とした第６の実施の形態を示
す。
【００２５】また、図８は、本発明によるＭＯＳＦＥＴ
の第７の実施の形態を示したものであり、前述した図と
同一部分には同一符号を付してある。図８において、第
２の半導体領域であるチャネル形成領域５，第３の半導
体領域であるソース領域７へのコンタクトを、第１の金
属層であるバリア金属層８を介して行い、ＭＯＳＦＥＴ
セルの縮小化を図った構造である。
の第７の実施の形態を示したものであり、前述した図と
同一部分には同一符号を付してある。図８において、第
２の半導体領域であるチャネル形成領域５，第３の半導
体領域であるソース領域７へのコンタクトを、第１の金
属層であるバリア金属層８を介して行い、ＭＯＳＦＥＴ
セルの縮小化を図った構造である。
【００２６】このような構成においては、ＭＯＳＦＥＴ
セルが縮小化されることにより、単位面積当たりのセル
数を増加させ、ＭＯＳＦＥＴチップのオン抵抗を低減さ
せることができる。図８は四角形のセルの場合を示した
ものであり、同様の断面構造でストライプ状の構造とし
た第８の実施の形態を図９に示す。
セルが縮小化されることにより、単位面積当たりのセル
数を増加させ、ＭＯＳＦＥＴチップのオン抵抗を低減さ
せることができる。図８は四角形のセルの場合を示した
ものであり、同様の断面構造でストライプ状の構造とし
た第８の実施の形態を図９に示す。
【００２７】図１０は、本発明によるＭＯＳＦＥＴの第
９の実施の形態を示したものであり、前述した図と同一
部分には同一符号を付してある。図１０において、前述
した各実施の形態と異なる点は、穴１２をバリア金属層
８で埋め込むのではなく、穴１２の表面のみにバリア金
属層８を形成し、このバリア金属層８上にソース電極１
０を形成しても良い。
９の実施の形態を示したものであり、前述した図と同一
部分には同一符号を付してある。図１０において、前述
した各実施の形態と異なる点は、穴１２をバリア金属層
８で埋め込むのではなく、穴１２の表面のみにバリア金
属層８を形成し、このバリア金属層８上にソース電極１
０を形成しても良い。
【００２８】このような構成においては、バリア金属聡
８上に形成されたソース電極１０の表面に凹凸面が少な
くなり、ウエハ表面が平坦化されるので、その後に行わ
れるプロセス上有利となる。なお、このようにバリア金
属層を８を穴１２の表面のみに形成する構成を、前述し
た第１〜第８の実施の形態の構成に適用しても同様の効
果が得られることは勿論である。
８上に形成されたソース電極１０の表面に凹凸面が少な
くなり、ウエハ表面が平坦化されるので、その後に行わ
れるプロセス上有利となる。なお、このようにバリア金
属層を８を穴１２の表面のみに形成する構成を、前述し
た第１〜第８の実施の形態の構成に適用しても同様の効
果が得られることは勿論である。
【００２９】以上、説明した本発明によるＭＯＳＦＥＴ
の各実施の形態においても、ドレインエピタキシャル層
にショットキーバリア接合によってＭＯＳＦＥＴのドレ
イン・ソース間にショットキーバリアダイオードが並列
に形成されることになる。このようにして形成されたシ
ョットキーバリアダイオードは、ＭＯＳＦＥＴ構造と一
体化されており、相互の配線は存在せず、配線によるイ
ンダクタンスは原理的に存在しない。このように本発明
によるＭＯＳＦＥＴはショットキーバリアダイオードを
内蔵し、ＭＯＳＦＥＴとショットキーバリアダイオード
との間のインダクタンスをほぼ理想的に零できるという
極めて優れた効果が得られる。
の各実施の形態においても、ドレインエピタキシャル層
にショットキーバリア接合によってＭＯＳＦＥＴのドレ
イン・ソース間にショットキーバリアダイオードが並列
に形成されることになる。このようにして形成されたシ
ョットキーバリアダイオードは、ＭＯＳＦＥＴ構造と一
体化されており、相互の配線は存在せず、配線によるイ
ンダクタンスは原理的に存在しない。このように本発明
によるＭＯＳＦＥＴはショットキーバリアダイオードを
内蔵し、ＭＯＳＦＥＴとショットキーバリアダイオード
との間のインダクタンスをほぼ理想的に零できるという
極めて優れた効果が得られる。
【００３０】なお、前述した実施の形態に示した構造の
半導体領域の導電型をｎ型とｐ型とで反対にする構成を
用いても、前述と同様の効果が得られることは言うまで
もない。
半導体領域の導電型をｎ型とｐ型とで反対にする構成を
用いても、前述と同様の効果が得られることは言うまで
もない。
【００３１】
【発明の効果】以上、説明したように本発明によるＭＯ
ＳＦＥＴは、穴を形成してソースコンタクトとともにド
レイン領域へのショットキーバリア接合を同時に形成す
るようにしたので、ＭＯＳＦＥＴとショットキーバリア
ダイオードとの間の配線が不要となり、その配線インダ
クタンスによる影響を原理的になくしたＭＯＳＦＥＴを
得ることができる。
ＳＦＥＴは、穴を形成してソースコンタクトとともにド
レイン領域へのショットキーバリア接合を同時に形成す
るようにしたので、ＭＯＳＦＥＴとショットキーバリア
ダイオードとの間の配線が不要となり、その配線インダ
クタンスによる影響を原理的になくしたＭＯＳＦＥＴを
得ることができる。
【００３２】また、本発明による他のＭＯＳＦＥＴは、
第２の半導体領域，第３の半導体領域へのコンタクト
を、第１の金属層を介して行うようにしたので、セルの
面積を縮小でき、高密度にＭＯＳＦＥＴ素子を形成でき
るという極めて優れた効果が得られる。
第２の半導体領域，第３の半導体領域へのコンタクト
を、第１の金属層を介して行うようにしたので、セルの
面積を縮小でき、高密度にＭＯＳＦＥＴ素子を形成でき
るという極めて優れた効果が得られる。
【００３３】したがって、本発明のＭＯＳＦＥＴは、Ｄ
Ｃ−ＤＣコンバータなどの同期整流素子として優れた特
性を有し、特にスイッチング周波数の高周波化に当たっ
て極めて優れた効果が得られる。
Ｃ−ＤＣコンバータなどの同期整流素子として優れた特
性を有し、特にスイッチング周波数の高周波化に当たっ
て極めて優れた効果が得られる。
【図１】 本発明によるＭＯＳＦＥＴの第１の実施の形
態を説明する図である。
態を説明する図である。
【図２】 本発明によるＭＯＳＦＥＴの製造方法を説明
する各工程における断面図である。
する各工程における断面図である。
【図３】 本発明によるＭＯＳＦＥＴの第２の実施の形
態を説明する図である。
態を説明する図である。
【図４】 本発明によるＭＯＳＦＥＴの第３の実施の形
態を説明する図である。
態を説明する図である。
【図５】 本発明によるＭＯＳＦＥＴの第４の実施の形
態を説明する図である。
態を説明する図である。
【図６】 本発明によるＭＯＳＦＥＴの第５の実施の形
態を説明する図である。
態を説明する図である。
【図７】 本発明によるＭＯＳＦＥＴの第６の実施の形
態を説明する図である。
態を説明する図である。
【図８】 本発明によるＭＯＳＦＥＴの第７の実施の形
態を説明する図である。
態を説明する図である。
【図９】 本発明によるＭＯＳＦＥＴの第８の実施の形
態を説明する図である。
態を説明する図である。
【図１０】 本発明によるＭＯＳＦＥＴの第９の実施の
形態を説明する断面図である。
形態を説明する断面図である。
【図１１】 パワーＭＯＳＦＥＴを同期整流素子として
用いたＤＣ−ＤＣコンバータの回路構成を示す図であ
る。
用いたＤＣ−ＤＣコンバータの回路構成を示す図であ
る。
【図１２】 従来のパワーＭＯＳＦＥＴの構成の一例を
示す断面図である。
示す断面図である。
【図１３】 従来のパワーＭＯＳＦＥＴの構成の他の例
を示す断面図である。
を示す断面図である。
１…半導体基板、２…エピタキシャル層、３…ゲート絶
縁膜、４…ゲート電極、５…チャネル形成領域、６…レ
ジストマスク、７…ソース領域、８…バリア金属層、９
…層間絶縁層、１０…ソース電極、１１…ドレイン電
極、１２…穴。
縁膜、４…ゲート電極、５…チャネル形成領域、６…レ
ジストマスク、７…ソース領域、８…バリア金属層、９
…層間絶縁層、１０…ソース電極、１１…ドレイン電
極、１２…穴。
Claims (2)
- 【請求項１】 ドレイン領域を形成する第１の導電型の
不純物濃度が低い単層または不純物濃度が低い層と高い
層との複数の層からなる第１の半導体領域と、チャネル
形成領域としての第２の導電型の第２の半導体領域と、
ソース領域としての第１の導電型の不純物濃度が高い第
３の半導体領域とを具備し、前記第２の半導体領域のチ
ャネル形成面にゲート絶縁膜としての絶縁層を介してゲ
ート電極としての第１の導電性層が形成され、前記第１
の半導体領域に接続するようにドレイン電極としての第
２の導電性層が形成されているＭＯＳＦＥＴにおいて、 前記第２の半導体領域を貫通し、前記第１の半導体領域
に達する穴が形成され、前記穴の少なくとも表面に前記
第１の半導体領域および第２の半導体領域に接し、前記
第１の半導体領域に対してショットキーバリア接合とな
る第１の金属層が形成され、前記第１の金属層と第２の
半導体領域および第３の半導体領域とを接続するように
ソース電極としての第３の導電層が形成されていること
を特徴とするＭＯＳＦＥＴ。 - 【請求項２】 ドレイン領域を形成する第１の導電型の
不純物濃度が低い単層または不純物濃度が低い層と高い
層との複数の層からなる第１の半導体領域と、チャネル
形成領域としのて第２の導電型の第２の半導体領域と、
ソース領域としての第１の導電型の不純物濃度が高い第
３の半導体領域とを具備し、前記第２の半導体領域のチ
ャネル形成面にゲート絶縁膜としての絶縁層を介してゲ
ート電極としての第１の導電性層が形成され、前記第１
の半導体領域に接続するようにドレイン電極としての第
２の導電性層が形成されているＭＯＳＦＥＴにおいて、 前記第３の半導体領域および第２の半導体領域を貫通
し、前記第１の半導体領域に達する穴が形成され、前記
穴の少なくとも表面に前記第１の半導体領域，第２の半
導体領域および第３の半導体領域に接し、前記第１の半
導体領域に対してショットキーバリア接合となる第１の
金属層が形成され、前記第１の金属層に接続するように
ソース電極としての第３の導電層が形成されていること
を特徴とするＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7258599A JPH09102602A (ja) | 1995-10-05 | 1995-10-05 | Ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7258599A JPH09102602A (ja) | 1995-10-05 | 1995-10-05 | Ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09102602A true JPH09102602A (ja) | 1997-04-15 |
Family
ID=17322514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7258599A Pending JPH09102602A (ja) | 1995-10-05 | 1995-10-05 | Ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09102602A (ja) |
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