JPH09102604A - 半導体装置 - Google Patents
半導体装置Info
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- JPH09102604A JPH09102604A JP7260093A JP26009395A JPH09102604A JP H09102604 A JPH09102604 A JP H09102604A JP 7260093 A JP7260093 A JP 7260093A JP 26009395 A JP26009395 A JP 26009395A JP H09102604 A JPH09102604 A JP H09102604A
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- semiconductor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/117—Shapes of semiconductor bodies
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
- H10D64/2527—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices for vertical devices wherein the source or drain electrodes are recessed in semiconductor bodies
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Abstract
(57)【要約】
【解決手段】 半導体基板に窪みが形成され、かつ半導
体基板を複数のトランジスタ同士を分離するための分離
領域とする。 【効果】 トランジスタのオン抵抗が減少する。
体基板を複数のトランジスタ同士を分離するための分離
領域とする。 【効果】 トランジスタのオン抵抗が減少する。
Description
【０００１】
【発明の属する技術分野】この発明はパワーデバイスを
搭載した複数のトランジスタを有する半導体装置に関す
るものである。
搭載した複数のトランジスタを有する半導体装置に関す
るものである。
【０００２】
【従来の技術】複数のトランジスタが形成される半導体
装置に於て、少なくとも１つは半導体基板の裏面に電極
が形成されるトランジスタの素子分離方法の仕方が特開
昭５０−３９０８２号（公報）に記載されている。この
公報によると、ＮＰＮトランジスタとＰＮＰトランジス
タが形成されたＮ型エピタキシャル層５とＮ＋半導体１
との間に、これらトランジスタを素子分離する為にＰー
半導体層２が介在していた。
装置に於て、少なくとも１つは半導体基板の裏面に電極
が形成されるトランジスタの素子分離方法の仕方が特開
昭５０−３９０８２号（公報）に記載されている。この
公報によると、ＮＰＮトランジスタとＰＮＰトランジス
タが形成されたＮ型エピタキシャル層５とＮ＋半導体１
との間に、これらトランジスタを素子分離する為にＰー
半導体層２が介在していた。
【０００３】
【発明が解決しようとする課題】前記公報では素子分離
のためにＮ＋半導体１上にＰー半導体層２を形成する必
要があり、Ｐー埋込層２内に形成されたＮ＋埋込層３と
Ｎ＋半導体１とをＮＰＮトランジスタのコレクタ領域に
していたので電流の流れる経路が長くなってしまいＮＰ
Ｎトランジスタのオン抵抗が大きくなってしまう。
のためにＮ＋半導体１上にＰー半導体層２を形成する必
要があり、Ｐー埋込層２内に形成されたＮ＋埋込層３と
Ｎ＋半導体１とをＮＰＮトランジスタのコレクタ領域に
していたので電流の流れる経路が長くなってしまいＮＰ
Ｎトランジスタのオン抵抗が大きくなってしまう。
【０００４】
【課題を解決するための手段】本発明は、窪みが形成さ
れた第１の主面と第１の主面に対向する第２の主面を有
する第１導電型の半導体基板と、窪みの底面から第２の
主面に達する第２導電型の第１の不純物層と、窪みの底
面上に形成され、第１の不純物層と電気的に接続される
第１の導電層と、第１導電型の半導体基板と第１の導電
層とを電気的に分離する為に窪みの底面の周縁から第１
の主面上に延在する絶縁膜と、第２の主面上全面に形成
され、第２の主面に対向する第３の主面を有する半導体
層であって、第１の不純物層上を含む第２の主面から第
３の主面に達する第２の導電型の第１の半導体領域と、
第１の半導体領域に隣接し、第３の主面から第２の主面
に達する第１導電型の第２の半導体領域と、第２の半導
体領域に隣接し、かつ第３の主面から第２の主面に達
し、第２の半導体領域によって第１の半導体領域から分
離される第２導電型の第３の半導体領域とを有する半導
体層と、第１の半導体領域内の第３の主面を含む第１の
半導体領域内に形成される第１導電型の第１の不純物領
域と、第１の不純物領域内の第３の主面を含む第１の不
純物領域内に形成される第２導電型の第２の不純物領域
と、第２の不純物領域内の第３の主面上に形成される第
２の導電層と、第２の不純物領域を除く第１の不純物領
域内の第３の主面上に形成される第３の導電層と、第３
の半導体領域内の第３の主面を含む第３の半導体領域内
に形成される第１導電型の第３の不純物領域と、第３の
不純物領域内の第３の主面を含む第３の不純物領域内に
形成される第２導電型の第４の不純物領域と、第４の不
純物領域内の前記第３の主面上に形成される第４の導電
層と、第４の不純物領域を除く前記第３の不純物領域内
の第３の主面上に形成される第５の導電層と、第３の不
純物領域を除く第３の半導体層内の第３の主面に形成さ
れる第６の導電層と、第３の半導体領域内の第２の主面
を含む半導体基板内に形成される第２導電型の第２の不
純物層とを有することを特徴とする。
れた第１の主面と第１の主面に対向する第２の主面を有
する第１導電型の半導体基板と、窪みの底面から第２の
主面に達する第２導電型の第１の不純物層と、窪みの底
面上に形成され、第１の不純物層と電気的に接続される
第１の導電層と、第１導電型の半導体基板と第１の導電
層とを電気的に分離する為に窪みの底面の周縁から第１
の主面上に延在する絶縁膜と、第２の主面上全面に形成
され、第２の主面に対向する第３の主面を有する半導体
層であって、第１の不純物層上を含む第２の主面から第
３の主面に達する第２の導電型の第１の半導体領域と、
第１の半導体領域に隣接し、第３の主面から第２の主面
に達する第１導電型の第２の半導体領域と、第２の半導
体領域に隣接し、かつ第３の主面から第２の主面に達
し、第２の半導体領域によって第１の半導体領域から分
離される第２導電型の第３の半導体領域とを有する半導
体層と、第１の半導体領域内の第３の主面を含む第１の
半導体領域内に形成される第１導電型の第１の不純物領
域と、第１の不純物領域内の第３の主面を含む第１の不
純物領域内に形成される第２導電型の第２の不純物領域
と、第２の不純物領域内の第３の主面上に形成される第
２の導電層と、第２の不純物領域を除く第１の不純物領
域内の第３の主面上に形成される第３の導電層と、第３
の半導体領域内の第３の主面を含む第３の半導体領域内
に形成される第１導電型の第３の不純物領域と、第３の
不純物領域内の第３の主面を含む第３の不純物領域内に
形成される第２導電型の第４の不純物領域と、第４の不
純物領域内の前記第３の主面上に形成される第４の導電
層と、第４の不純物領域を除く前記第３の不純物領域内
の第３の主面上に形成される第５の導電層と、第３の不
純物領域を除く第３の半導体層内の第３の主面に形成さ
れる第６の導電層と、第３の半導体領域内の第２の主面
を含む半導体基板内に形成される第２導電型の第２の不
純物層とを有することを特徴とする。
【０００５】
【発明の実施の形態】図１は、本発明の第１の実施の形
態の半導体装置の断面図である。第１の実施の形態で
は、裏面にドレイン電極が形成された縦型ＭＯＳトラン
ジスタとバイポーラトランジスタとを有している。以下
この図面を参照しつつ第１の実施の形態について説明す
る。
態の半導体装置の断面図である。第１の実施の形態で
は、裏面にドレイン電極が形成された縦型ＭＯＳトラン
ジスタとバイポーラトランジスタとを有している。以下
この図面を参照しつつ第１の実施の形態について説明す
る。
【０００６】濃度１０１５／ｃｍ３程度のＰ型シリコン
基板１の裏面に窪み７が形成される。Ｐ型シリコン基板
１内の窪み７の底面から主面に達する領域に濃度１０１
９／ｃｍ３程度のＮ型埋め込み層６が形成される。Ｐ型
シリコン基板１主面上には濃度１０１５／ｃｍ３程度の
Ｎ型エピタキシャル層２が形成される。Ｎ型エピタキシ
ャル層２内には、縦型ＭＯＳＦＥＴ形成領域４とコント
ロール素子形成領域５とが形成される。縦型ＭＯＳＦＥ
Ｔ形成領域４からコントロール素子形成領域５を分離す
るために、るＮ型エピタキシャル層２内のＮ型エピタキ
シャル層２主面からＰ型シリコン基板１の主面に達する
領域に濃度１０１８／ｃｍ３程度のＰ型分離領域３が形
成される。縦型ＭＯＳＦＥＴ形成領域４内のＮ型エピタ
キシャル層２主面に臨む領域内に濃度１０１８／ｃｍ３
程度のＰ型ベース領域９とＰ型ベース領域９内に濃度１
０２０／ｃｍ３程度のＮ型ソース領域１０とが形成され
る。Ｐ型ベース領域９上にゲート絶縁膜１１を介してゲ
ート領域１２が形成される。ゲート領域１２は縦型ＭＯ
ＳＦＥＴ形成領域４の外周部で図示しないゲート電極に
接続される。またＮ型ソース領域１０とＰ型ベース領域
９とは縦型ＭＯＳＦＥＴ形成領域４主面上全面に形成さ
れたソース電極１３に接続される。ゲート電極１２は絶
縁膜１４により、被覆されていて、ソース電極１３から
分離される。
基板１の裏面に窪み７が形成される。Ｐ型シリコン基板
１内の窪み７の底面から主面に達する領域に濃度１０１
９／ｃｍ３程度のＮ型埋め込み層６が形成される。Ｐ型
シリコン基板１主面上には濃度１０１５／ｃｍ３程度の
Ｎ型エピタキシャル層２が形成される。Ｎ型エピタキシ
ャル層２内には、縦型ＭＯＳＦＥＴ形成領域４とコント
ロール素子形成領域５とが形成される。縦型ＭＯＳＦＥ
Ｔ形成領域４からコントロール素子形成領域５を分離す
るために、るＮ型エピタキシャル層２内のＮ型エピタキ
シャル層２主面からＰ型シリコン基板１の主面に達する
領域に濃度１０１８／ｃｍ３程度のＰ型分離領域３が形
成される。縦型ＭＯＳＦＥＴ形成領域４内のＮ型エピタ
キシャル層２主面に臨む領域内に濃度１０１８／ｃｍ３
程度のＰ型ベース領域９とＰ型ベース領域９内に濃度１
０２０／ｃｍ３程度のＮ型ソース領域１０とが形成され
る。Ｐ型ベース領域９上にゲート絶縁膜１１を介してゲ
ート領域１２が形成される。ゲート領域１２は縦型ＭＯ
ＳＦＥＴ形成領域４の外周部で図示しないゲート電極に
接続される。またＮ型ソース領域１０とＰ型ベース領域
９とは縦型ＭＯＳＦＥＴ形成領域４主面上全面に形成さ
れたソース電極１３に接続される。ゲート電極１２は絶
縁膜１４により、被覆されていて、ソース電極１３から
分離される。
【０００７】一方コントロール素子形成領域５は、その
内部にバイポーラトランジスタが形成される。Ｐ型シリ
コン基板１内のＰ型シリコン基板１主面に臨む領域には
バイポーラトランジスタのコレクタ抵抗低減のために、
濃度１０１９／ｃｍ３程度のＮ型埋め込み層２４が形成
される。コントロール素子形成領域５内の主面に臨む領
域に濃度１０１８／ｃｍ３程度のＰ型ベース領域２５及
びＰ型ベース領域２５内に濃度１０２０／ｃｍ３程度の
Ｎ型エミッタ領域２６が形成される。またＮ型エミッタ
領域２６上にエミッタ電極２７が形成され、ベース領域
２５上にベース電極２８が形成される。またコレクタ電
極２９が形成され、コレクタ電極下のＮ型エピタキシャ
ル層２主面近傍に高濃度のＮ型拡散層が形成される。Ｎ
型埋め込み層６下にはドレイン電極１５が形成されてお
り、ドレイン電極１５からＰ型シリコン基板１を分離す
る為、これらの間に裏面絶縁膜が形成される。
内部にバイポーラトランジスタが形成される。Ｐ型シリ
コン基板１内のＰ型シリコン基板１主面に臨む領域には
バイポーラトランジスタのコレクタ抵抗低減のために、
濃度１０１９／ｃｍ３程度のＮ型埋め込み層２４が形成
される。コントロール素子形成領域５内の主面に臨む領
域に濃度１０１８／ｃｍ３程度のＰ型ベース領域２５及
びＰ型ベース領域２５内に濃度１０２０／ｃｍ３程度の
Ｎ型エミッタ領域２６が形成される。またＮ型エミッタ
領域２６上にエミッタ電極２７が形成され、ベース領域
２５上にベース電極２８が形成される。またコレクタ電
極２９が形成され、コレクタ電極下のＮ型エピタキシャ
ル層２主面近傍に高濃度のＮ型拡散層が形成される。Ｎ
型埋め込み層６下にはドレイン電極１５が形成されてお
り、ドレイン電極１５からＰ型シリコン基板１を分離す
る為、これらの間に裏面絶縁膜が形成される。
【０００８】上記構成では窪み７がＰ型シリコン基板１
に形成され、かつ窪み７の底面にドレイン電極８が形成
されることにより、Ｐ型シリコン基板を流れる電流の経
路が短くなるので縦型ＭＯＳＦＥＴのオン抵抗が低減さ
れる。
に形成され、かつ窪み７の底面にドレイン電極８が形成
されることにより、Ｐ型シリコン基板を流れる電流の経
路が短くなるので縦型ＭＯＳＦＥＴのオン抵抗が低減さ
れる。
【０００９】また上記構成は１実施の形態として裏面電
極形成型の縦型ＭＯＳＦＥＴを説明したが裏面電極形成
型のトランジスタであれば上記効果が得られ、例えば裏
面にコレクタ電極が形成された裏面コレクタ電極形成型
のバイポーラトランジスタであってもよく、この場合は
図１の縦型ＭＯＳＦＥＴ形成領域４中にベース、エミッ
タを形成し、ドレイン電極１５をコレクタ電極とする。
極形成型の縦型ＭＯＳＦＥＴを説明したが裏面電極形成
型のトランジスタであれば上記効果が得られ、例えば裏
面にコレクタ電極が形成された裏面コレクタ電極形成型
のバイポーラトランジスタであってもよく、この場合は
図１の縦型ＭＯＳＦＥＴ形成領域４中にベース、エミッ
タを形成し、ドレイン電極１５をコレクタ電極とする。
【００１０】次に第１の実施の形態の製造方法について
説明する。
説明する。
【００１１】（１００）の面方位を持つＰ型シリコン基
板１の主面上に拡散によりＮ型埋め込み層６とＮ型埋め
込み層２４とを同時に形成する。次にＰ型シリコン基板
１上全面に通常のＣＶＤ法によってＮ型エピタキシャル
層２を形成する。その後Ｎ型エピタキシャル層２中に拡
散法によりＰ型分離領域３を形成する。つぎに縦型ＭＯ
ＳＦＥＴ形成領域４にＰ型ベース領域９、Ｎ型ソース領
域１０、ゲート領域１２、ソース電極１３を形成する。
またコントロール素子形成領域にバイポーラトランジス
タを形成する。次にＮ型エピタキシャル層２上全面に、
コントロール回路の電極及びソース電極１３を保護する
Ｓｉ３Ｎ４の保護膜２１をＣＶＤ法により形成する。次
にＰ型シリコン基板１の裏面側にアルカリ系のエッチャ
ントにより縦型ＭＯＳＦＥＴ４の下方に窪み７を形成す
る。次に裏面全面にＣＶＤ法による５０００オングスト
ローム程度の例えばＳｉＯ２の裏面絶縁膜８を形成し、
通常のホトリソ、エッチング工程によりＮ型埋め込み層
６を再度露出させる。最後に裏面全面に蒸着法により導
電層を形成しパターニングすることによりドレイン電極
１５を形成し、第１の実施の形態の構造が得られる。
板１の主面上に拡散によりＮ型埋め込み層６とＮ型埋め
込み層２４とを同時に形成する。次にＰ型シリコン基板
１上全面に通常のＣＶＤ法によってＮ型エピタキシャル
層２を形成する。その後Ｎ型エピタキシャル層２中に拡
散法によりＰ型分離領域３を形成する。つぎに縦型ＭＯ
ＳＦＥＴ形成領域４にＰ型ベース領域９、Ｎ型ソース領
域１０、ゲート領域１２、ソース電極１３を形成する。
またコントロール素子形成領域にバイポーラトランジス
タを形成する。次にＮ型エピタキシャル層２上全面に、
コントロール回路の電極及びソース電極１３を保護する
Ｓｉ３Ｎ４の保護膜２１をＣＶＤ法により形成する。次
にＰ型シリコン基板１の裏面側にアルカリ系のエッチャ
ントにより縦型ＭＯＳＦＥＴ４の下方に窪み７を形成す
る。次に裏面全面にＣＶＤ法による５０００オングスト
ローム程度の例えばＳｉＯ２の裏面絶縁膜８を形成し、
通常のホトリソ、エッチング工程によりＮ型埋め込み層
６を再度露出させる。最後に裏面全面に蒸着法により導
電層を形成しパターニングすることによりドレイン電極
１５を形成し、第１の実施の形態の構造が得られる。
【００１２】上記工程においては、埋め込み層６と埋め
込み層２４とが１回の拡散工程により同時に形成するこ
とが可能である。
込み層２４とが１回の拡散工程により同時に形成するこ
とが可能である。
【００１３】図２は、本発明の第２の実施の形態の半導
体装置の断面図である。第２の実施の形態では、表面に
ドレイン電極が形成された縦型ＭＯＳＦＥＴとバイポー
ラトランジスタとを有している。
体装置の断面図である。第２の実施の形態では、表面に
ドレイン電極が形成された縦型ＭＯＳＦＥＴとバイポー
ラトランジスタとを有している。
【００１４】第２の実施の形態では第１の実施の形態に
対して、Ｎ型ドレイン拡散層１６とＮ型エピタキシャル
層２主面上にドレイン電極１７が新たに形成される。ま
た第２の実施の形態と第１の実施の形態はＮ型埋め込み
層６上に導電層が形成されている点では同じであるが第
１の実施の形態では、その導電層が縦型ＭＯＳＦＥＴの
ドレイン電極の役割をするドレイン電極１５であった
が、第２の実施の形態では、その導電層が埋め込み層６
の抵抗成分を削減するための裏打ち配線の役割をするも
のであり、それぞれ役割が異なるので、その導電層を新
たに裏面配線金属１８と呼ぶことにする。
対して、Ｎ型ドレイン拡散層１６とＮ型エピタキシャル
層２主面上にドレイン電極１７が新たに形成される。ま
た第２の実施の形態と第１の実施の形態はＮ型埋め込み
層６上に導電層が形成されている点では同じであるが第
１の実施の形態では、その導電層が縦型ＭＯＳＦＥＴの
ドレイン電極の役割をするドレイン電極１５であった
が、第２の実施の形態では、その導電層が埋め込み層６
の抵抗成分を削減するための裏打ち配線の役割をするも
のであり、それぞれ役割が異なるので、その導電層を新
たに裏面配線金属１８と呼ぶことにする。
【００１５】この構成について具体的に説明すると、Ｐ
型シリコン基板１主面からドレイン電極１６を取り出す
ために縦型ＭＯＳＦＥＴ形成領域４内であって、かつＮ
型エピタキシャル層２内のＮ型エピタキシャル層２主面
からＮ型埋め込み層６に達する領域にＮ型ドレイン拡散
層１６が形成される。Ｎ型ドレイン拡散層１６上のＮ型
エピタキシャル層２主面上にドレイン電極１７が形成さ
れる。
型シリコン基板１主面からドレイン電極１６を取り出す
ために縦型ＭＯＳＦＥＴ形成領域４内であって、かつＮ
型エピタキシャル層２内のＮ型エピタキシャル層２主面
からＮ型埋め込み層６に達する領域にＮ型ドレイン拡散
層１６が形成される。Ｎ型ドレイン拡散層１６上のＮ型
エピタキシャル層２主面上にドレイン電極１７が形成さ
れる。
【００１６】第２の実施の形態の縦型ＭＯＳＦＥＴは、
埋め込み層６，Ｎ型ドレイン拡散層１６を通して電流が
流れている。よって埋め込み層６の抵抗成分を減少させ
ることで縦型ＭＯＳＦＥＴのオン抵抗が減少する。
埋め込み層６，Ｎ型ドレイン拡散層１６を通して電流が
流れている。よって埋め込み層６の抵抗成分を減少させ
ることで縦型ＭＯＳＦＥＴのオン抵抗が減少する。
【００１７】図３は本発明の第３の実施の形態の半導体
装置の断面図であり、図１と相当部分には、同一符号を
符して説明を省略する。
装置の断面図であり、図１と相当部分には、同一符号を
符して説明を省略する。
【００１８】第３の実施の形態は第１の実施の形態にお
ける裏面電極形成型の縦型ＭＯＳＦＥＴ形成領域４が２
つ隣接して形成されており、これら縦型ＭＯＳＦＥＴ形
成領域下に形成された窪み７の側壁のテーパによって窪
みと窪みの間のシリコン基盤の形状が稜１９になってい
る。これにより第３の実施の形態では縦型ＭＯＳＦＥＴ
形成領域４同士が密に隣接されるのでＩＣの集積度が増
す。
ける裏面電極形成型の縦型ＭＯＳＦＥＴ形成領域４が２
つ隣接して形成されており、これら縦型ＭＯＳＦＥＴ形
成領域下に形成された窪み７の側壁のテーパによって窪
みと窪みの間のシリコン基盤の形状が稜１９になってい
る。これにより第３の実施の形態では縦型ＭＯＳＦＥＴ
形成領域４同士が密に隣接されるのでＩＣの集積度が増
す。
【００１９】図４，図５，図６，図７，図８，図９は本
発明の第３の実施の形態の半導体装置の工程断面図であ
る。以下、第３の実施の形態を説明する。
発明の第３の実施の形態の半導体装置の工程断面図であ
る。以下、第３の実施の形態を説明する。
【００２０】（１００）の面方位を持つＰ型シリコン基
盤１の主面上に熱酸化による３０００オングストローム
程度のＳｉＯ２膜２０を形成し、通常のホトリソ、エッ
チング工程により、開口する。開口部よりＳｂをイオン
種とするイオンインプラテーションと熱拡散により、表
面濃度１０１８／ｃｍ３程度のＮ型埋め込み層６とＮ型
埋め込み層２４を形成する。（図４） 次にＳｉＯ２膜２０を除去しＰ型シリコン基盤１の主面
上にρ＝１Ωｃｍ、厚さ１０μｍ程度のＮ型エピタキシ
ャル層２を形成する。その後Ｎ型エピタキシャル層２中
に拡散法によりＰ型分離領域３を形成し、縦型ＭＯＳＦ
ＥＴ４の複数の素子を形成し、ソース電極１３を形成す
る。次にＮ型エピタキシャル層２上全面に縦型ＭＯＳＦ
ＥＴ４等の素子及びソース電極１３を保護する１．５μ
ｍのＳｉ３Ｎ４の保護膜２１をＣＶＤ法により形成す
る。（図５） その後Ｐ型シリコン基盤１の裏面側にアルカリ系のエッ
チャントのマスクとして２０００オングストローム程度
のＳｉ３Ｎ４膜２２をＣＶＤ法により形成し、縦型ＭＯ
ＳＦＥＴ４の下方に位置する部分を通常のホトリソ、エ
ッチング工程により開口する。隣接する２つの縦型ＭＯ
ＳＦＥＴ４の間に残存しているＳｉ３Ｎ４膜２２の残存
幅Ｗは次式の範囲で設定する。
盤１の主面上に熱酸化による３０００オングストローム
程度のＳｉＯ２膜２０を形成し、通常のホトリソ、エッ
チング工程により、開口する。開口部よりＳｂをイオン
種とするイオンインプラテーションと熱拡散により、表
面濃度１０１８／ｃｍ３程度のＮ型埋め込み層６とＮ型
埋め込み層２４を形成する。（図４） 次にＳｉＯ２膜２０を除去しＰ型シリコン基盤１の主面
上にρ＝１Ωｃｍ、厚さ１０μｍ程度のＮ型エピタキシ
ャル層２を形成する。その後Ｎ型エピタキシャル層２中
に拡散法によりＰ型分離領域３を形成し、縦型ＭＯＳＦ
ＥＴ４の複数の素子を形成し、ソース電極１３を形成す
る。次にＮ型エピタキシャル層２上全面に縦型ＭＯＳＦ
ＥＴ４等の素子及びソース電極１３を保護する１．５μ
ｍのＳｉ３Ｎ４の保護膜２１をＣＶＤ法により形成す
る。（図５） その後Ｐ型シリコン基盤１の裏面側にアルカリ系のエッ
チャントのマスクとして２０００オングストローム程度
のＳｉ３Ｎ４膜２２をＣＶＤ法により形成し、縦型ＭＯ
ＳＦＥＴ４の下方に位置する部分を通常のホトリソ、エ
ッチング工程により開口する。隣接する２つの縦型ＭＯ
ＳＦＥＴ４の間に残存しているＳｉ３Ｎ４膜２２の残存
幅Ｗは次式の範囲で設定する。
【００２１】Ｗ＜２ｒＤ ｒ＝ａ／ｄ 但し、ＤはＰ型シリコン基盤の厚さ、ｄは（１００）方
向のエッチングレート、ａは（１００）方向と垂直の方
向のアンダーエッチングレートである。（図６） 次にＳｉ３Ｎ４膜２２をマスクとしてアルカリ系のエッ
チャントによりエッチングをおこない窪み７を形成す
る。（図７） （１００）方向のエッチングの深さがＷ／２ｒに達する
と、２つの開口部２３の間に挾まるＰ型シリコン基盤１
のマスク下の部分がエッチングレートａでアンダーエッ
チングされて、開口部２３間のＳｉ３Ｎ４膜２２から離
間し、稜１９が形成される。この稜１９の先端は、この
後（１００）方向にｄのエッチングレートでエッチング
される。
向のエッチングレート、ａは（１００）方向と垂直の方
向のアンダーエッチングレートである。（図６） 次にＳｉ３Ｎ４膜２２をマスクとしてアルカリ系のエッ
チャントによりエッチングをおこない窪み７を形成す
る。（図７） （１００）方向のエッチングの深さがＷ／２ｒに達する
と、２つの開口部２３の間に挾まるＰ型シリコン基盤１
のマスク下の部分がエッチングレートａでアンダーエッ
チングされて、開口部２３間のＳｉ３Ｎ４膜２２から離
間し、稜１９が形成される。この稜１９の先端は、この
後（１００）方向にｄのエッチングレートでエッチング
される。
【００２２】その後Ｎ型埋め込み層６が露出されるまで
エッチングを継続することにより、露出された２つのＮ
型埋め込み層６の間に挾まる位置にＰ型シリコン基盤１
の裏面平面に達しない高さの稜１９が形成される。（図
８） 次に裏面全面にＣＶＤ法による５０００オングストロー
ム程度の例えばＳｉＯ２の裏面絶縁膜８を形成し、通常
のホトリソ、エッチング工程によりＮ型埋め込み層６を
再度露出させる。最後に裏面全面に蒸着法により導電層
を形成しパターニングすることによりドレイン電極１５
を形成し、第３の実施例の構造が得られる。（図９）
エッチングを継続することにより、露出された２つのＮ
型埋め込み層６の間に挾まる位置にＰ型シリコン基盤１
の裏面平面に達しない高さの稜１９が形成される。（図
８） 次に裏面全面にＣＶＤ法による５０００オングストロー
ム程度の例えばＳｉＯ２の裏面絶縁膜８を形成し、通常
のホトリソ、エッチング工程によりＮ型埋め込み層６を
再度露出させる。最後に裏面全面に蒸着法により導電層
を形成しパターニングすることによりドレイン電極１５
を形成し、第３の実施例の構造が得られる。（図９）
【００２３】
【発明の効果】本発明では半導体基板に窪みが形成さ
れ、その窪みの底面に導電層が形成されるので、トラン
ジスタのオン抵抗が減少する。
れ、その窪みの底面に導電層が形成されるので、トラン
ジスタのオン抵抗が減少する。
【００２４】また本発明では、半導体基板を複数のトラ
ンジスタの分離領域としているので、複数のトランジス
タを分離する為に半導体基板と第１の半導体層との間に
新たな分離層を形成する必要がない。
ンジスタの分離領域としているので、複数のトランジス
タを分離する為に半導体基板と第１の半導体層との間に
新たな分離層を形成する必要がない。
【図１】第１の実施の形態のの半導体装置の断面図
【図２】第２の実施の形態の半導体装置の断面図
【図３】第３の実施の形態の半導体装置の断面図
【図４】第３の実施の形態の半導体装置の工程断面図
【図５】第３の実施の形態の半導体装置の工程断面図
【図６】第３の実施の形態の半導体装置の工程断面図
【図７】第３の実施の形態の半導体装置の工程断面図
【図８】第３の実施の形態の半導体装置の工程断面図
【図９】第３の実施の形態の半導体装置の工程断面図
１はＰ型シリコン基盤 ２はＮエピタキシャル層 ３はＰ型分離領域 ４は縦型ＭＯＳＦＥＴ形成領域 ５はコントロール素子形成領域 ６，２４はＮ型埋め込み層 ７は窪み ８は裏面絶縁膜 ９はＰ型ベース領域 １０はＮ型ソース領域 １１はゲート絶縁膜 １２はゲート領域 １３はソース電極 １４は絶縁膜 １５はドレイン電極 １６はＮ型ドレイン拡散層 １７はドレイン電極 １８は裏面配線金属 １９は窪み ２０はＳｉＯ２膜 ２１は保護膜 ２２はＳｉ３Ｎ４膜 ２３は開口部 ２５はＰ型ベース領域 ２６はＮ型エミッタ領域 ２７，３３はエミッタ電極 ２８，３４はベース電極 ２９，３５はコレクタ電極 ３０，３１はＰ型コレクタ領域 ３２はＰ型エミッタ領域
Claims (2)
- 【請求項１】 窪みが形成された第１の主面と前記第１
の主面に対向する第２の主面を有する第１導電型の半導
体基板と、 前記窪みの底面から前記第２の主面に達する第２導電型
の第１の不純物層と、 前記窪みの底面上に形成され、前記第１の不純物層と電
気的に接続される第１の導電層と、 前記第１導電型の半導体基板と前記第１の導電層とを電
気的に分離する為に前記窪みの底面の周縁から前記第１
の主面上に延在する絶縁膜と、 前記第２の主面上全面に形成され、前記第２の主面に対
向する第３の主面を有する半導体層であって、 前記第１の不純物層上を含む前記第２の主面から前記第
３の主面に達する第２の導電型の第１の半導体領域と、
前記第１の半導体領域に隣接し、前記第３の主面から前
記第２の主面に達する第１導電型の第２の半導体領域
と、前記第２の半導体領域に隣接し、かつ前記第３の主
面から前記第２の主面に達し、前記第２の半導体領域に
よって前記第１の半導体領域から分離される第２導電型
の第３の半導体領域とを有する前記半導体層と、 前記第１の半導体領域内の前記第３の主面を含む前記第
１の半導体領域内に形成される第１導電型の第１の不純
物領域と、 前記第１の不純物領域内の前記第３の主面を含む前記第
１の不純物領域内に形成される第２導電型の第２の不純
物領域と、 前記第２の不純物領域内の前記第３の主面上に形成され
る第２の導電層と、 前記第２の不純物領域を除く前記第１の不純物領域内の
第３の主面上に形成される前記第３の導電層と、 前記第３の半導体領域内の前記第３の主面を含む前記第
３の半導体領域内に形成される第１導電型の第３の不純
物領域と、 前記第３の不純物領域内の前記第３の主面を含む前記第
３の不純物領域内に形成される第２導電型の第４の不純
物領域と、 前記第４の不純物領域内の前記第３の主面上に形成され
る第４の導電層と、 前記第４の不純物領域を除く前記第３の不純物領域内の
第３の主面上に形成される前記第５の導電層と、 前記第３の不純物領域を除く前記第３の半導体層内の前
記第３の主面に形成される第６の導電層と、 前記第３の半導体領域内の前記第２の主面を含む前記半
導体基板内に形成される第２導電型の第２の不純物層と
を有することを特徴とする半導体装置。 - 【請求項２】 前記第１の半導体領域内に形成され、か
つ前記第３の主面から前記第１の導電層に達する第２導
電型の第５の不純物領域と、前記第５の不純物領域内の
前記第３の主面上に形成された第７の導電層を有するこ
とを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7260093A JPH09102604A (ja) | 1995-10-06 | 1995-10-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7260093A JPH09102604A (ja) | 1995-10-06 | 1995-10-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09102604A true JPH09102604A (ja) | 1997-04-15 |
Family
ID=17343207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7260093A Withdrawn JPH09102604A (ja) | 1995-10-06 | 1995-10-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09102604A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005056930A (ja) * | 2003-08-06 | 2005-03-03 | Honda Motor Co Ltd | 半導体装置の製造方法 |
| JP2010529646A (ja) * | 2007-05-31 | 2010-08-26 | クリー インコーポレイテッド | ｎ型炭化ケイ素基板を少なくとも部分的に除去することによって炭化ケイ素パワーデバイスを作製する方法、およびそのように作製された炭化ケイ素パワーデバイス |
| WO2013172059A1 (ja) * | 2012-05-15 | 2013-11-21 | 富士電機株式会社 | 半導体装置 |
| CN104380470A (zh) * | 2012-05-18 | 2015-02-25 | 富士电机株式会社 | 半导体装置 |
| CN119730325A (zh) * | 2024-12-05 | 2025-03-28 | 深圳平湖实验室 | 金属氧化物半导体场效应晶体管及其制备方法和电子设备 |
-
1995
- 1995-10-06 JP JP7260093A patent/JPH09102604A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005056930A (ja) * | 2003-08-06 | 2005-03-03 | Honda Motor Co Ltd | 半導体装置の製造方法 |
| JP2010529646A (ja) * | 2007-05-31 | 2010-08-26 | クリー インコーポレイテッド | ｎ型炭化ケイ素基板を少なくとも部分的に除去することによって炭化ケイ素パワーデバイスを作製する方法、およびそのように作製された炭化ケイ素パワーデバイス |
| US8866150B2 (en) | 2007-05-31 | 2014-10-21 | Cree, Inc. | Silicon carbide power devices including P-type epitaxial layers and direct ohmic contacts |
| EP2149154B1 (en) * | 2007-05-31 | 2018-04-25 | Cree, Inc. | Method of fabricating a silicon carbide power device and silicon carbide power device fabricated thereby |
| WO2013172059A1 (ja) * | 2012-05-15 | 2013-11-21 | 富士電機株式会社 | 半導体装置 |
| CN104380470A (zh) * | 2012-05-18 | 2015-02-25 | 富士电机株式会社 | 半导体装置 |
| US9577032B2 (en) | 2012-05-18 | 2017-02-21 | Fuji Electric Co., Ltd. | Semiconductor device |
| CN119730325A (zh) * | 2024-12-05 | 2025-03-28 | 深圳平湖实验室 | 金属氧化物半导体场效应晶体管及其制备方法和电子设备 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030107 |