JPH09102996A - スピーカ駆動装置 - Google Patents
スピーカ駆動装置Info
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- JPH09102996A JPH09102996A JP25787095A JP25787095A JPH09102996A JP H09102996 A JPH09102996 A JP H09102996A JP 25787095 A JP25787095 A JP 25787095A JP 25787095 A JP25787095 A JP 25787095A JP H09102996 A JPH09102996 A JP H09102996A
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- signal
- signals
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- digital signal
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Abstract
(57)【要約】
【課題】 信号線の本数を削減する。
【解決手段】 整形シフト手段および分配手段により、
各スピーカ用の１ビットデジタル信号のパルス幅をサン
プリングクロックの1/9 にし、時間軸上のパルスの位置
をサンプリング周期を変化させず、しかも、１サンプリ
ングクロック内で互いに同一位置にならないようにシフ
トさせ、各デジタル信号が関係する行、列選択線Ｃ11〜
Ｃ13，Ｃ21〜Ｃ23に分配する。そして、例えば、行選択
線Ｃ11と列選択線Ｃ21を介して同時に到達した２つのデ
ジタル信号から１つのデジタル信号をAND ゲートＧ11に
より生成し、生成されたデジタル信号をD/A 変換器Ｄ11
により１ビットD/A 変換し、得られたアナログ信号を増
幅器Ａ11により増幅しスピーカＳ11に供給する。
各スピーカ用の１ビットデジタル信号のパルス幅をサン
プリングクロックの1/9 にし、時間軸上のパルスの位置
をサンプリング周期を変化させず、しかも、１サンプリ
ングクロック内で互いに同一位置にならないようにシフ
トさせ、各デジタル信号が関係する行、列選択線Ｃ11〜
Ｃ13，Ｃ21〜Ｃ23に分配する。そして、例えば、行選択
線Ｃ11と列選択線Ｃ21を介して同時に到達した２つのデ
ジタル信号から１つのデジタル信号をAND ゲートＧ11に
より生成し、生成されたデジタル信号をD/A 変換器Ｄ11
により１ビットD/A 変換し、得られたアナログ信号を増
幅器Ａ11により増幅しスピーカＳ11に供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、マトリックス上に
配列したスピーカを駆動するスピーカ駆動装置に関する
ものである。
配列したスピーカを駆動するスピーカ駆動装置に関する
ものである。
【０００２】
【従来の技術】放送メディアの１つとしてSSAV(super s
urround audio visual) が研究されており、このSSAV用
の音声システムでは、大規模なスピーカアレイを用い、
遠近感の高い立体映像に合わせて、音像の遠近感の制御
や音場の能動制御が行われている。
urround audio visual) が研究されており、このSSAV用
の音声システムでは、大規模なスピーカアレイを用い、
遠近感の高い立体映像に合わせて、音像の遠近感の制御
や音場の能動制御が行われている。
【０００３】
【発明が解決しようとする課題】このような音声システ
ムでは、スピーカと信号源がそれぞれ一対の信号線で接
続してあり、例えば、２次元の１０×１０スピーカアレ
イでは、２００本の信号線が必要となり、信号線の本数
を削減するのに限界があった。
ムでは、スピーカと信号源がそれぞれ一対の信号線で接
続してあり、例えば、２次元の１０×１０スピーカアレ
イでは、２００本の信号線が必要となり、信号線の本数
を削減するのに限界があった。
【０００４】本発明の目的は、上記のような問題点を解
決し、信号線の本数を削減することができるスピーカ駆
動装置を提供することにある。
決し、信号線の本数を削減することができるスピーカ駆
動装置を提供することにある。
【０００５】
【課題を解決するための手段】 １） 本発明は、ｍ×ｎ（ｍ，ｎ≧２なる整数）マトリ
ックス状に配置したｍ×ｎ個のスピーカＳ11，Ｓ12，
…，Ｓmnを駆動するスピーカ駆動装置において、前記各
スピーカ駆動用のアナログ信号Ｏ11，Ｏ12，…，Ｏmnの
１ビットアナログデジタル変換である各デジタル信号Ｅ
11，Ｅ12，…，Ｅmnのパルス幅をサンプリングクロック
のｍ×ｎ分の１にするとともに、時間軸上の位置をサン
プリング周期を変化させず、しかも、１サンプリングク
ロック内で互いに同一位置にならないようにシフトさせ
る整形シフト手段と、ｍ本の行選択線Ｃ21，Ｃ22，…，
Ｃ2mと、ｎ本の列選択線Ｃ11，Ｃ12，…，Ｃ1nと、前記
整形シフト手段により得られたデジタル信号Ｆ11，
Ｆ12，…，Ｆmnを入力とし、和信号Ｐ2p＝Ｆp1＋Ｆp2＋
…＋Ｆpn（ｐ＝１，２，…，ｍ）を行選択線Ｃ2pに分配
し、和信号Ｐ1q＝Ｆ1q＋Ｆ2q＋…＋Ｆmq（ｑ＝１，２，
…，ｎ）を列選択線Ｃ1qに分配する分配手段と、前記各
行選択線Ｃ2pと前記各列選択線Ｃ1qを介して同時に到達
した各２つのデジタル信号Ｐ2p，Ｐ1qをＡＮＤ演算する
ＡＮＤゲート手段Ｇpqと、該ＡＮＤゲート手段Ｇpqによ
り生成された各デジタル信号を増幅し前記各スピーカＳ
pqに供給する増幅手段Ａpqとを備えたことを特徴とす
る。
ックス状に配置したｍ×ｎ個のスピーカＳ11，Ｓ12，
…，Ｓmnを駆動するスピーカ駆動装置において、前記各
スピーカ駆動用のアナログ信号Ｏ11，Ｏ12，…，Ｏmnの
１ビットアナログデジタル変換である各デジタル信号Ｅ
11，Ｅ12，…，Ｅmnのパルス幅をサンプリングクロック
のｍ×ｎ分の１にするとともに、時間軸上の位置をサン
プリング周期を変化させず、しかも、１サンプリングク
ロック内で互いに同一位置にならないようにシフトさせ
る整形シフト手段と、ｍ本の行選択線Ｃ21，Ｃ22，…，
Ｃ2mと、ｎ本の列選択線Ｃ11，Ｃ12，…，Ｃ1nと、前記
整形シフト手段により得られたデジタル信号Ｆ11，
Ｆ12，…，Ｆmnを入力とし、和信号Ｐ2p＝Ｆp1＋Ｆp2＋
…＋Ｆpn（ｐ＝１，２，…，ｍ）を行選択線Ｃ2pに分配
し、和信号Ｐ1q＝Ｆ1q＋Ｆ2q＋…＋Ｆmq（ｑ＝１，２，
…，ｎ）を列選択線Ｃ1qに分配する分配手段と、前記各
行選択線Ｃ2pと前記各列選択線Ｃ1qを介して同時に到達
した各２つのデジタル信号Ｐ2p，Ｐ1qをＡＮＤ演算する
ＡＮＤゲート手段Ｇpqと、該ＡＮＤゲート手段Ｇpqによ
り生成された各デジタル信号を増幅し前記各スピーカＳ
pqに供給する増幅手段Ａpqとを備えたことを特徴とす
る。
【０００６】２） 本発明は、上記１）記載のスピーカ
駆動装置において、ＡＮＤゲート手段Ｇpqと増幅手段Ａ
pqとの間にＤ／Ａ変換手段Ｄpqを内挿したことを特徴と
する。
駆動装置において、ＡＮＤゲート手段Ｇpqと増幅手段Ａ
pqとの間にＤ／Ａ変換手段Ｄpqを内挿したことを特徴と
する。
【０００７】
【発明の実施の形態】実施例の説明に先立ち、本発明で
用いる１ビットアナログデジタル変換、デジタルアナロ
グ変換について説明する。
用いる１ビットアナログデジタル変換、デジタルアナロ
グ変換について説明する。
【０００８】音声信号のアナログデジタル、デジタルア
ナログ変換用として、１ビット精度のＡ−Ｄ，Ｄ−Ａ変
換器を用いて１６ビット以上の精度を得る方式が開発さ
れている。この方式はサンプリング周波数を十分高くし
データの個数を非常に多くすることにより、１ビットデ
ータの粗密波によってアナログ波形を作る方法である
（詳しくは、ＮＨＫ放送技術研究所編「マルチメディア
時代のディジタル放送技術辞典」ｐ．２１２−２１３，
２８８−２８９参照）（丸善、平成６年６月発行）。
ナログ変換用として、１ビット精度のＡ−Ｄ，Ｄ−Ａ変
換器を用いて１６ビット以上の精度を得る方式が開発さ
れている。この方式はサンプリング周波数を十分高くし
データの個数を非常に多くすることにより、１ビットデ
ータの粗密波によってアナログ波形を作る方法である
（詳しくは、ＮＨＫ放送技術研究所編「マルチメディア
時代のディジタル放送技術辞典」ｐ．２１２−２１３，
２８８−２８９参照）（丸善、平成６年６月発行）。
【０００９】以下の説明では、上記の方法によるデジタ
ル信号を１ビットデジタル信号と呼ぶ。
ル信号を１ビットデジタル信号と呼ぶ。
【００１０】以下、本発明の実施の形態を図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１１】＜第１の実施の形態＞図１は本発明の第１
の実施の形態を示す。図１を説明する。スピーカＳ11〜
Ｓmnがマトリックス状に配置してあり、同じくマトリッ
クス状に交差するように、列選択信号線（以下、列選択
線という）Ｃ11〜Ｃ1nと行選択信号線（以下、行選択線
という）Ｃ21〜Ｃ2mが配線してある。AND ゲートＧ11〜
Ｇmnは、それぞれ、列選択線Ｃ11〜Ｃ1nと行選択線Ｃ21
〜Ｃ2mとの交差点上のパルス信号をAND 演算するもので
ある。D/A 変換器Ｄ11〜Ｄmnは、それぞれ、AND ゲート
Ｇ11〜Ｇmnからのデジタル信号をアナログ信号に変換す
るものである。増幅器Ａ11〜Ａmnは、それぞれ、D/A 変
換器Ｄ11〜Ｄmnからのアナログ信号を増幅するものであ
る。
の実施の形態を示す。図１を説明する。スピーカＳ11〜
Ｓmnがマトリックス状に配置してあり、同じくマトリッ
クス状に交差するように、列選択信号線（以下、列選択
線という）Ｃ11〜Ｃ1nと行選択信号線（以下、行選択線
という）Ｃ21〜Ｃ2mが配線してある。AND ゲートＧ11〜
Ｇmnは、それぞれ、列選択線Ｃ11〜Ｃ1nと行選択線Ｃ21
〜Ｃ2mとの交差点上のパルス信号をAND 演算するもので
ある。D/A 変換器Ｄ11〜Ｄmnは、それぞれ、AND ゲート
Ｇ11〜Ｇmnからのデジタル信号をアナログ信号に変換す
るものである。増幅器Ａ11〜Ａmnは、それぞれ、D/A 変
換器Ｄ11〜Ｄmnからのアナログ信号を増幅するものであ
る。
【００１２】整形シフト手段４は、ｍ×ｎ個の１ビット
デジタル信号Ｅ11〜Ｅmnをサンプリング周期を変えずに
１パルスの幅が1/(m×n)になるように変換し、互いに同
時に出力を持たないように、時間軸上で、1/(m×n)クロ
ック分だけシフトさせて信号Ｆ11〜Ｆmnを生成する。分
配手段５は信号Ｆ11〜Ｆmnから列選択線Ｃ11〜Ｃ1nと行
選択線Ｃ21〜Ｃ2mに対応するｍ＋ｎ個の信号Ｐ11〜
Ｐ1n，Ｐ21〜Ｐ2mを生成し、所定の列選択線Ｃ11〜Ｃ1n
と行選択線Ｃ21〜Ｃ2mに供給するものである。ここで、
信号Ｆ11〜Ｆmnは信号Ｅ11〜Ｅmnをオーバサンプリング
した信号と等価であるので、デジタルアナログ変換の際
に適正なフィルタを通すことにより、信号Ｅ11〜Ｅmnの
アナログ信号が得られる（例えば、城戸健一著、デジタ
ル信号処理（丸善、昭和60年７月発行）、p.39-43 参
照）。
デジタル信号Ｅ11〜Ｅmnをサンプリング周期を変えずに
１パルスの幅が1/(m×n)になるように変換し、互いに同
時に出力を持たないように、時間軸上で、1/(m×n)クロ
ック分だけシフトさせて信号Ｆ11〜Ｆmnを生成する。分
配手段５は信号Ｆ11〜Ｆmnから列選択線Ｃ11〜Ｃ1nと行
選択線Ｃ21〜Ｃ2mに対応するｍ＋ｎ個の信号Ｐ11〜
Ｐ1n，Ｐ21〜Ｐ2mを生成し、所定の列選択線Ｃ11〜Ｃ1n
と行選択線Ｃ21〜Ｃ2mに供給するものである。ここで、
信号Ｆ11〜Ｆmnは信号Ｅ11〜Ｅmnをオーバサンプリング
した信号と等価であるので、デジタルアナログ変換の際
に適正なフィルタを通すことにより、信号Ｅ11〜Ｅmnの
アナログ信号が得られる（例えば、城戸健一著、デジタ
ル信号処理（丸善、昭和60年７月発行）、p.39-43 参
照）。
【００１３】次に、例えば図２に示すように３×３マト
リックス状に配置したスピーカを駆動する装置を説明す
る。整形シフト手段４では、９つのアナログ信号Ｏ11〜
Ｏ33（図３参照）の１ビットアナログデジタル変換であ
る９つの信号Ｅ11〜Ｅ33が入力される（サンプリングパ
ルスのクロック信号をＥｃとする）。信号Ｅ11〜Ｅ33の
例を図４に示し、時間軸を拡大して図５に示す。つい
で、サンプリング周期を変えずに１パルスの幅が1/9 に
なるように変換するとともに互いに同時に出力を持たな
いように、時間軸上で、信号Ｅ12は1/9 クロック分だけ
シフトさせ、信号Ｅ13は2/9 クロック分だけ、信号Ｅ21
は3/9 クロック分だけ、…、信号Ｅ33は8/9 クロック分
だけシフトさせる。１ビットデジタル信号では、サンプ
リング周波数を６４倍等の極めて高い値に設定するの
で、このような１クロック以下の時間軸上のシフトは、
アナログ変換された後の音響信号上の差としては無視し
得るものである。得られた９つの信号をＦ11〜Ｆ33と
し、クロック信号Ｅｃに対応させて図６に示す。そし
て、これらの信号Ｆ11〜Ｆ33のうち、信号Ｆ11，Ｆ12，
Ｆ13の和を信号Ｐ21として、信号Ｆ21，Ｆ22，Ｆ23の和
を信号Ｐ22として、信号Ｆ31,F32，Ｆ33の和を信号Ｐ23
として行選択線Ｃ21〜Ｃ23に供給する。また、信号
Ｆ11，Ｆ21，Ｆ31を信号Ｐ11として、信号Ｆ12，Ｆ22，
Ｆ32の和を信号Ｐ12として、信号Ｆ13，Ｆ23，Ｆ33の和
を信号Ｐ13として列選択線Ｃ11〜Ｃ13に供給する。信号
Ｐ11〜Ｐ13，Ｐ21〜Ｐ23の例を図７に示す。表１に信号
Ｐijと信号Ｆijの間の関係をまとめて示す。
リックス状に配置したスピーカを駆動する装置を説明す
る。整形シフト手段４では、９つのアナログ信号Ｏ11〜
Ｏ33（図３参照）の１ビットアナログデジタル変換であ
る９つの信号Ｅ11〜Ｅ33が入力される（サンプリングパ
ルスのクロック信号をＥｃとする）。信号Ｅ11〜Ｅ33の
例を図４に示し、時間軸を拡大して図５に示す。つい
で、サンプリング周期を変えずに１パルスの幅が1/9 に
なるように変換するとともに互いに同時に出力を持たな
いように、時間軸上で、信号Ｅ12は1/9 クロック分だけ
シフトさせ、信号Ｅ13は2/9 クロック分だけ、信号Ｅ21
は3/9 クロック分だけ、…、信号Ｅ33は8/9 クロック分
だけシフトさせる。１ビットデジタル信号では、サンプ
リング周波数を６４倍等の極めて高い値に設定するの
で、このような１クロック以下の時間軸上のシフトは、
アナログ変換された後の音響信号上の差としては無視し
得るものである。得られた９つの信号をＦ11〜Ｆ33と
し、クロック信号Ｅｃに対応させて図６に示す。そし
て、これらの信号Ｆ11〜Ｆ33のうち、信号Ｆ11，Ｆ12，
Ｆ13の和を信号Ｐ21として、信号Ｆ21，Ｆ22，Ｆ23の和
を信号Ｐ22として、信号Ｆ31,F32，Ｆ33の和を信号Ｐ23
として行選択線Ｃ21〜Ｃ23に供給する。また、信号
Ｆ11，Ｆ21，Ｆ31を信号Ｐ11として、信号Ｆ12，Ｆ22，
Ｆ32の和を信号Ｐ12として、信号Ｆ13，Ｆ23，Ｆ33の和
を信号Ｐ13として列選択線Ｃ11〜Ｃ13に供給する。信号
Ｐ11〜Ｐ13，Ｐ21〜Ｐ23の例を図７に示す。表１に信号
Ｐijと信号Ｆijの間の関係をまとめて示す。
【００１４】
【表１】
【００１５】すると、信号Ｐ11〜Ｐ13および信号Ｐ21〜
Ｐ23は、各AND ゲートＧ11〜Ｇ33でAND 演算される。表
１からも分かるように、例えば、列選択線Ｃ11上の信号
Ｐ11と、行選択線Ｃ21上の信号Ｐ21は、AND ゲートＧ11
によりAND 演算され、信号Ｆ11を出力することになる。
例えば、列選択線Ｃ12上の信号Ｐ12と、行選択線Ｃ22上
の信号Ｐ22は、AND ゲートＧ22によりAND 演算され、信
号Ｆ22を出力することになる。そして、信号Ｆ11〜Ｆ33
はD/A 変換器Ｄ11〜Ｄ33によりアナログ信号に変換さ
れ、このアナログ信号は増幅器Ａ11〜Ａ33により増幅さ
れ、増幅器Ａ11〜Ａ33の出力に応じて各スピーカＳ11〜
Ｓ33が駆動される。
Ｐ23は、各AND ゲートＧ11〜Ｇ33でAND 演算される。表
１からも分かるように、例えば、列選択線Ｃ11上の信号
Ｐ11と、行選択線Ｃ21上の信号Ｐ21は、AND ゲートＧ11
によりAND 演算され、信号Ｆ11を出力することになる。
例えば、列選択線Ｃ12上の信号Ｐ12と、行選択線Ｃ22上
の信号Ｐ22は、AND ゲートＧ22によりAND 演算され、信
号Ｆ22を出力することになる。そして、信号Ｆ11〜Ｆ33
はD/A 変換器Ｄ11〜Ｄ33によりアナログ信号に変換さ
れ、このアナログ信号は増幅器Ａ11〜Ａ33により増幅さ
れ、増幅器Ａ11〜Ａ33の出力に応じて各スピーカＳ11〜
Ｓ33が駆動される。
【００１６】このように構成したので、マトリックス状
に配置したスピーカの数のほぼ平方根の２倍の本数の信
号線により駆動することができる。
に配置したスピーカの数のほぼ平方根の２倍の本数の信
号線により駆動することができる。
【００１７】＜第２の実施の形態＞図８は本発明の第２
の実施の形態を示す。第１実施例では、列選択線Ｃ11〜
Ｃ1nと行選択線Ｃ21〜Ｃ2m上のパルス信号をAND ゲート
Ｇ11〜ＧmnによりAND 演算し、その出力信号をD/A 変換
器Ｄ11〜Ｄmnによりアナログ信号に変換し、そのアナロ
グ信号を増幅器Ａ11〜Ａmnにより増幅し、各スピーカＳ
11〜Ｓmnを駆動するようにした。これに対して、本実施
例では、AND ゲートＧ11〜Ｇmnと、D/A 変換器Ｄ11〜Ｄ
mnと、増幅器Ａ11〜Ａmnに代えて、AND ゲート増幅器Ｇ
Ａ11〜ＧＡmnを用いた。AND ゲート増幅器ＧＡ11〜ＧＡ
mnの構成は、図９に示すようになっており、ダイオード
５０１，５０２と、抵抗５０３，５０４，５０５と、ト
ランジスタ５０６により構成されている。AND ゲート増
幅器ＧＡ11〜ＧＡmnにより、列選択線Ｃ11〜Ｃ1nと行選
択線Ｃ21〜Ｃ2m上のパルス信号のAND 演算を行うととも
に増幅し、各スピーカＳ11〜Ｓmnを駆動するようにし
た。各スピーカＳ11〜Ｓmnでは、スピーカのローパスフ
ィルタ特性より等価的にデジタルアナログ変換が行われ
るので、所望の出力が再生されることになる。
の実施の形態を示す。第１実施例では、列選択線Ｃ11〜
Ｃ1nと行選択線Ｃ21〜Ｃ2m上のパルス信号をAND ゲート
Ｇ11〜ＧmnによりAND 演算し、その出力信号をD/A 変換
器Ｄ11〜Ｄmnによりアナログ信号に変換し、そのアナロ
グ信号を増幅器Ａ11〜Ａmnにより増幅し、各スピーカＳ
11〜Ｓmnを駆動するようにした。これに対して、本実施
例では、AND ゲートＧ11〜Ｇmnと、D/A 変換器Ｄ11〜Ｄ
mnと、増幅器Ａ11〜Ａmnに代えて、AND ゲート増幅器Ｇ
Ａ11〜ＧＡmnを用いた。AND ゲート増幅器ＧＡ11〜ＧＡ
mnの構成は、図９に示すようになっており、ダイオード
５０１，５０２と、抵抗５０３，５０４，５０５と、ト
ランジスタ５０６により構成されている。AND ゲート増
幅器ＧＡ11〜ＧＡmnにより、列選択線Ｃ11〜Ｃ1nと行選
択線Ｃ21〜Ｃ2m上のパルス信号のAND 演算を行うととも
に増幅し、各スピーカＳ11〜Ｓmnを駆動するようにし
た。各スピーカＳ11〜Ｓmnでは、スピーカのローパスフ
ィルタ特性より等価的にデジタルアナログ変換が行われ
るので、所望の出力が再生されることになる。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
上記のように構成したので、信号線の本数を削減するこ
とができる。
上記のように構成したので、信号線の本数を削減するこ
とができる。
【図１】本発明の第１実施例を示すブロック図である。
【図２】本発明の第１実施例を説明するためのブロック
図である。
図である。
【図３】スピーカ駆動用のアナログ信号の一例を示す図
である。
である。
【図４】信号Ｅ11〜Ｅ33の一例を示す図である。
【図５】図４に示す信号を拡大して示す図である。
【図６】信号Ｆ11〜Ｆ33の一例を示す図である。
【図７】信号Ｐ11〜Ｐ23の一例を示す図である。
【図８】本発明の第２実施例を示すブロック図である。
【図９】図８に示すAND ゲート増幅器ＧＡ11〜ＧＡmnの
構成を示す回路図である。
構成を示す回路図である。
４ 整形シフト手段 ５ 分配手段 Ａ11〜Ａmn 増幅器 Ｃ11〜Ｃ1n 列選択信号線 Ｃ21〜Ｃ2m 行選択信号線 Ｄ11〜Ｄmn D/A 変換器 Ｇ11〜Ｇmn AND ゲート Ｓ11〜Ｓmn スピーカ ＧＡ11〜ＧＡmn ＡＮＤゲート増幅器
Claims (2)
- 【請求項１】 ｍ×ｎ（ｍ，ｎ≧２なる整数）マトリッ
クス状に配置したｍ×ｎ個のスピーカＳ11，Ｓ12，…，
Ｓmnを駆動するスピーカ駆動装置において、 前記各スピーカ駆動用のアナログ信号Ｏ11，Ｏ12，…，
Ｏmnの１ビットアナログデジタル変換である各デジタル
信号Ｅ11，Ｅ12，…，Ｅmnのパルス幅をサンプリングク
ロックのｍ×ｎ分の１にするとともに、時間軸上の位置
をサンプリング周期を変化させず、しかも、１サンプリ
ングクロック内で互いに同一位置にならないようにシフ
トさせる整形シフト手段と、 ｍ本の行選択線Ｃ21，Ｃ22，…，Ｃ2mと、 ｎ本の列選択線Ｃ11，Ｃ12，…，Ｃ1nと、 前記整形シフト手段により得られたデジタル信号Ｆ11，
Ｆ12，…，Ｆmnを入力とし、和信号Ｐ2p＝Ｆp1＋Ｆp2＋
…＋Ｆpn（ｐ＝１，２，…，ｍ）を行選択線Ｃ2pに分配
し、和信号Ｐ1q＝Ｆ1q＋Ｆ2q＋…＋Ｆmq（ｑ＝１，２，
…，ｎ）を列選択線Ｃ1qに分配する分配手段と、 前記各行選択線Ｃ2pと前記各列選択線Ｃ1qを介して同時
に到達した各２つのデジタル信号Ｐ2p，Ｐ1qをＡＮＤ演
算するＡＮＤゲート手段Ｇpqと、 該ＡＮＤゲート手段Ｇpqにより生成された各デジタル信
号を増幅し前記各スピーカＳpqに供給する増幅手段Ａpq
とを備えたことを特徴とするスピーカ駆動装置。 - 【請求項２】 請求項１記載のスピーカ駆動装置におい
て、ＡＮＤゲート手段Ｇpqと増幅手段Ａpqとの間にＤ／
Ａ変換手段Ｄpqを内挿したことを特徴とするスピーカ駆
動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25787095A JPH09102996A (ja) | 1995-10-04 | 1995-10-04 | スピーカ駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25787095A JPH09102996A (ja) | 1995-10-04 | 1995-10-04 | スピーカ駆動装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09102996A true JPH09102996A (ja) | 1997-04-15 |
Family
ID=17312327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25787095A Pending JPH09102996A (ja) | 1995-10-04 | 1995-10-04 | スピーカ駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09102996A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7912229B2 (en) | 2003-02-28 | 2011-03-22 | Yamaha Corporation | Array driving system and method of driving loads |
| US7940938B2 (en) | 2005-05-11 | 2011-05-10 | Yamaha Corporation | Sound reproducing apparatus |
-
1995
- 1995-10-04 JP JP25787095A patent/JPH09102996A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7912229B2 (en) | 2003-02-28 | 2011-03-22 | Yamaha Corporation | Array driving system and method of driving loads |
| US7940938B2 (en) | 2005-05-11 | 2011-05-10 | Yamaha Corporation | Sound reproducing apparatus |
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