JPH09106062A - 露光用マスク - Google Patents
露光用マスクInfo
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- JPH09106062A JPH09106062A JP26586295A JP26586295A JPH09106062A JP H09106062 A JPH09106062 A JP H09106062A JP 26586295 A JP26586295 A JP 26586295A JP 26586295 A JP26586295 A JP 26586295A JP H09106062 A JPH09106062 A JP H09106062A
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- Japan
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- pattern
- light
- phase
- patterns
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- Granted
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Landscapes
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】 最適な位相シフタ配置によって、ホールパタ
ーンに対してもより精密なデバイスパターンの形成を可
能にする。 【解決手段】 周期的に配置された島状の光透過部と、
それを取り巻く遮光部を有する露光用マスクにおいて、
光透過部は１／４ピッチアレイ方式のＤＲＡＭセルの蓄
積電極コンタクトパターンであり、任意の光透過部パタ
ーンＡと該パターンＡの周囲に位置する光透過部パター
ンとの間の距離が最小ｘとなるような一対のパターンＡ
‐ＢやＡ‐Ｃに対して一方（Ｂ，Ｃ）に位相シフタ層が
形成され、かつパターン間距離が最小となる隣接パター
ンが逆位相となり、パターン間距離が最小でない隣接パ
ターンが同位相となるように、複数のパターンで位相シ
フタ層が連続形成されている。
ーンに対してもより精密なデバイスパターンの形成を可
能にする。 【解決手段】 周期的に配置された島状の光透過部と、
それを取り巻く遮光部を有する露光用マスクにおいて、
光透過部は１／４ピッチアレイ方式のＤＲＡＭセルの蓄
積電極コンタクトパターンであり、任意の光透過部パタ
ーンＡと該パターンＡの周囲に位置する光透過部パター
ンとの間の距離が最小ｘとなるような一対のパターンＡ
‐ＢやＡ‐Ｃに対して一方（Ｂ，Ｃ）に位相シフタ層が
形成され、かつパターン間距離が最小となる隣接パター
ンが逆位相となり、パターン間距離が最小でない隣接パ
ターンが同位相となるように、複数のパターンで位相シ
フタ層が連続形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、位相シフト効果を
利用した露光用マスクに係わり、特に位相シフタの配置
法を改良した露光用マスクに関する。
利用した露光用マスクに係わり、特に位相シフタの配置
法を改良した露光用マスクに関する。
【０００２】
【従来の技術】近年、半導体回路素子の微細化が急速に
進んでおり、素子の最小寸法はついに光の波長以下の領
域に達しようとしている。例えば、Ｇビット級のＤＲＡ
Ｍデバイスを実現するには、０．１５μｍ以下の解像度
を有するリソグラフィ技術が必要と考えられているが、
このような解像度を十分な焦点深度を持って実現する方
法として、フォトマスクを透過する光に位相差を与え、
光強度プロファイルを改善するいわゆる位相シフト技術
が注目されている。
進んでおり、素子の最小寸法はついに光の波長以下の領
域に達しようとしている。例えば、Ｇビット級のＤＲＡ
Ｍデバイスを実現するには、０．１５μｍ以下の解像度
を有するリソグラフィ技術が必要と考えられているが、
このような解像度を十分な焦点深度を持って実現する方
法として、フォトマスクを透過する光に位相差を与え、
光強度プロファイルを改善するいわゆる位相シフト技術
が注目されている。
【０００３】位相シフト法には種々の方式が提案されて
いるが、最も効果的な方法として、レベンソンらによっ
て提案された空間周波数変調方式がある（M.C.Levenson
他，“Improving Resolution Photolithography with a
Phase-shifting Mask”．IEEE Transactions on Elect
ron Devices.,Vol.ED-29,No.12,Dec.,1982,P1828-1836
など）。
いるが、最も効果的な方法として、レベンソンらによっ
て提案された空間周波数変調方式がある（M.C.Levenson
他，“Improving Resolution Photolithography with a
Phase-shifting Mask”．IEEE Transactions on Elect
ron Devices.,Vol.ED-29,No.12,Dec.,1982,P1828-1836
など）。
【０００４】このレベンソン方式の原理を、図１５に従
来法と比較して示す。（ａ）が従来方式、（ｂ）がレベ
ンソン方式である。レベンソン方式では、フォトマスク
上の隣り合う開口部の一方に位相シフタを配置すること
により、隣り合う開口部を通過する光の位相を１８０度
ずらし、光の干渉を利用することで透過光の光強度プロ
ファイルをシャープにする。このように隣の開口部を通
過する光を利用するために、単純なラインアンドスペー
スパターンや図１４のような市松模様のパターンに対し
ては絶大なる効果を発揮する。
来法と比較して示す。（ａ）が従来方式、（ｂ）がレベ
ンソン方式である。レベンソン方式では、フォトマスク
上の隣り合う開口部の一方に位相シフタを配置すること
により、隣り合う開口部を通過する光の位相を１８０度
ずらし、光の干渉を利用することで透過光の光強度プロ
ファイルをシャープにする。このように隣の開口部を通
過する光を利用するために、単純なラインアンドスペー
スパターンや図１４のような市松模様のパターンに対し
ては絶大なる効果を発揮する。
【０００５】しかしながら、現実のデバイスの各層を形
成するためのパターン形状はより複雑であるため、位相
シフタの配置には工夫が必要になる。特に、例えばＤＲ
ＡＭセルにおける蓄積電極コンタクトやビット線コンタ
クトなどの、ホールパターンについては、その配置形態
がより孤立的かつ散在的であるため、レベンソンタイプ
の位相シフト法の適用が困難であった。
成するためのパターン形状はより複雑であるため、位相
シフタの配置には工夫が必要になる。特に、例えばＤＲ
ＡＭセルにおける蓄積電極コンタクトやビット線コンタ
クトなどの、ホールパターンについては、その配置形態
がより孤立的かつ散在的であるため、レベンソンタイプ
の位相シフト法の適用が困難であった。
【０００６】
【発明が解決しようとする課題】このように従来、レベ
ンソンタイプの位相シフタ配置では所望のデバイスパタ
ーンを得ることが困難であり、特にホールパターンに対
しては位相シフト法を効果的に適用することが困難であ
った。
ンソンタイプの位相シフタ配置では所望のデバイスパタ
ーンを得ることが困難であり、特にホールパターンに対
しては位相シフト法を効果的に適用することが困難であ
った。
【０００７】本発明は上記の問題を解決すべくなされた
もので、その目的とするところは、最適な位相シフタ配
置によって、ホールパターンに対してもより精密なデバ
イスパターンの形成を可能にする露光用マスクを提供す
ることにある。
もので、その目的とするところは、最適な位相シフタ配
置によって、ホールパターンに対してもより精密なデバ
イスパターンの形成を可能にする露光用マスクを提供す
ることにある。
【０００８】
（構成）上記課題を解決するために本発明は、次のよう
な構成を採用している。即ち、本発明（請求項１）は、
周期的に配置された島状の光透過部と、それを取り巻く
遮光部を有する露光用マスクにおいて、任意の光透過部
パターンと該パターンの周囲に位置する光透過部パター
ンとの間の距離が最小となるような一対のパターンのい
ずれか一方に位相シフタ層が形成され、かつパターン間
距離が最小となる隣接パターンが逆位相となり、パター
ン間距離が最小でない隣接パターンが同位相となるよう
に、複数のパターンで位相シフタ層が連続形成されてい
ることを特徴とする。
な構成を採用している。即ち、本発明（請求項１）は、
周期的に配置された島状の光透過部と、それを取り巻く
遮光部を有する露光用マスクにおいて、任意の光透過部
パターンと該パターンの周囲に位置する光透過部パター
ンとの間の距離が最小となるような一対のパターンのい
ずれか一方に位相シフタ層が形成され、かつパターン間
距離が最小となる隣接パターンが逆位相となり、パター
ン間距離が最小でない隣接パターンが同位相となるよう
に、複数のパターンで位相シフタ層が連続形成されてい
ることを特徴とする。
【０００９】ここで、本発明の望ましい実施態様として
は次のものがあげられる。 (1) 位相シフタ層は、透過光の位相を１８０度ずらし、
隣接するパターンとの位相を逆にするものであること。 (2) 光透過部のパターンは、１／２ピッチアレイ方式で
配置されたＤＲＡＭのコンタクトホールパターンである
こと。 (3) 光透過部のパターンは、１／３ピッチアレイ方式で
配置されたＤＲＡＭのコンタクトホールパターンである
こと。 (4) 光透過部のパターンは、１／４ピッチアレイ方式で
配置されたＤＲＡＭのコンタクトホールパターンである
こと。
は次のものがあげられる。 (1) 位相シフタ層は、透過光の位相を１８０度ずらし、
隣接するパターンとの位相を逆にするものであること。 (2) 光透過部のパターンは、１／２ピッチアレイ方式で
配置されたＤＲＡＭのコンタクトホールパターンである
こと。 (3) 光透過部のパターンは、１／３ピッチアレイ方式で
配置されたＤＲＡＭのコンタクトホールパターンである
こと。 (4) 光透過部のパターンは、１／４ピッチアレイ方式で
配置されたＤＲＡＭのコンタクトホールパターンである
こと。
【００１０】また、本発明（請求項３）は、周期的に配
置された島状の光透過部と、それを取り巻く遮光部を有
する露光用マスクにおいて、任意の光透過部パターンと
該パターンの周囲に位置するパターン群についてのそれ
ぞれの幾何学的重心位置間隔が最小となるような一対の
パターンのいずれか一方に位相シフタ層が形成されてい
ることを特徴とする。
置された島状の光透過部と、それを取り巻く遮光部を有
する露光用マスクにおいて、任意の光透過部パターンと
該パターンの周囲に位置するパターン群についてのそれ
ぞれの幾何学的重心位置間隔が最小となるような一対の
パターンのいずれか一方に位相シフタ層が形成されてい
ることを特徴とする。
【００１１】また、本発明（請求項４）は、周期的に配
置された島状の光透過部パターンと、それを取り巻く遮
光部を有する露光用マスクにおいて、任意の下地配線層
に対して、該配線層を挟んで対向するパターン対を透過
する光が同位相となり、前記配線層に対して同じ側に位
置するパターン対を透過する光が逆位相となるように位
相シフタ層を配置したことを特徴とする。
置された島状の光透過部パターンと、それを取り巻く遮
光部を有する露光用マスクにおいて、任意の下地配線層
に対して、該配線層を挟んで対向するパターン対を透過
する光が同位相となり、前記配線層に対して同じ側に位
置するパターン対を透過する光が逆位相となるように位
相シフタ層を配置したことを特徴とする。
【００１２】ここで、本発明の望ましい実施態様として
は次のものがあげられる。 (1) 光透過部のパターンは、コンタクトホールのパター
ンであること。 (2) 下地配線層は、周期的に形成されたラインアンドス
ペースのパターン、例えばビット線であること。コンタ
クトホールは、ビット線に接続されるものであること。 (3) 下地配線層は、周期的に形成されたラインアンドス
ペースのパターン、例えばワード線であること。コンタ
クトホールは、ワード線にセルフアラインで形成される
こと。 (4) 同一の素子領域に接続されるパターンは共に同位相
であり、隣接した素子領域に接続されるパターンとは逆
位相となっていること。
は次のものがあげられる。 (1) 光透過部のパターンは、コンタクトホールのパター
ンであること。 (2) 下地配線層は、周期的に形成されたラインアンドス
ペースのパターン、例えばビット線であること。コンタ
クトホールは、ビット線に接続されるものであること。 (3) 下地配線層は、周期的に形成されたラインアンドス
ペースのパターン、例えばワード線であること。コンタ
クトホールは、ワード線にセルフアラインで形成される
こと。 (4) 同一の素子領域に接続されるパターンは共に同位相
であり、隣接した素子領域に接続されるパターンとは逆
位相となっていること。
【００１３】また、本発明（請求項５）は、周期的に配
置された島状の光透過部と、それを取り巻く遮光部を有
する露光用マスクにおいて、前記光透過部はホールパタ
ーンを成すものであり、同一の島状下地パターンに接続
される一連のホールパターンを透過する光が同位相とな
り、隣接して異なる島状下地パターンに接続される一連
のホールパターンを透過する光が逆位相となるように位
相シフタ層を配置したことを特徴とする。
置された島状の光透過部と、それを取り巻く遮光部を有
する露光用マスクにおいて、前記光透過部はホールパタ
ーンを成すものであり、同一の島状下地パターンに接続
される一連のホールパターンを透過する光が同位相とな
り、隣接して異なる島状下地パターンに接続される一連
のホールパターンを透過する光が逆位相となるように位
相シフタ層を配置したことを特徴とする。
【００１４】また、本発明（請求項６）は、複数配置さ
れた島状の光透過部と、それを取り巻く遮光部を有する
露光用マスクにおいて、前記光透過部はホールパターン
を成すものであり、同一の端子に接続される一連のホー
ルパターンを透過する光が同位相となり、隣接して異な
る端子に接続される一連のホールパターンを透過する光
が逆位相となるように位相シフタ層を配置したことを特
徴とする。なお、上記複数配置はランダムな配置でも良
いし、周期的な配置でも良い。 （作用）本発明（請求項１）によれば、任意の光透過部
パターンと該パターンの周囲に位置する光透過部パター
ンとの間の距離が最小となるような一対のパターンのい
ずれか一方に位相シフタ層を形成することで、最小間隔
で配置されたパターンの光強度プロファイルをシャープ
にすることができる。例えば、この配置法をＤＲＡＭの
コンタクトホールパターンに適用すれば、微細なコンタ
クト孔の形成が可能となる。そして、パターン間距離が
最小となる隣接パターンが逆位相となり、パターン間距
離が最小でない隣接パターンが同位相となるように、複
数のパターンで位相シフタ層を連続形成することで、位
相シフタの形成のためのリソグラフィが容易となる。
れた島状の光透過部と、それを取り巻く遮光部を有する
露光用マスクにおいて、前記光透過部はホールパターン
を成すものであり、同一の端子に接続される一連のホー
ルパターンを透過する光が同位相となり、隣接して異な
る端子に接続される一連のホールパターンを透過する光
が逆位相となるように位相シフタ層を配置したことを特
徴とする。なお、上記複数配置はランダムな配置でも良
いし、周期的な配置でも良い。 （作用）本発明（請求項１）によれば、任意の光透過部
パターンと該パターンの周囲に位置する光透過部パター
ンとの間の距離が最小となるような一対のパターンのい
ずれか一方に位相シフタ層を形成することで、最小間隔
で配置されたパターンの光強度プロファイルをシャープ
にすることができる。例えば、この配置法をＤＲＡＭの
コンタクトホールパターンに適用すれば、微細なコンタ
クト孔の形成が可能となる。そして、パターン間距離が
最小となる隣接パターンが逆位相となり、パターン間距
離が最小でない隣接パターンが同位相となるように、複
数のパターンで位相シフタ層を連続形成することで、位
相シフタの形成のためのリソグラフィが容易となる。
【００１５】また、本発明（請求項４）によれば、任意
の下地配線層に対して、配線層を挟んで対向するパター
ン対を透過する光が同位相になり、配線層に対して同じ
側に位置するパターン対を透過する光が逆位相になるよ
うに位相シフタを配置することで、配線層を挟んだパタ
ーン分離のマージンは狭くなるが、配線層に対して自己
整合的にホール形成を行うことで、ホール間ショートの
問題を回避することができる。
の下地配線層に対して、配線層を挟んで対向するパター
ン対を透過する光が同位相になり、配線層に対して同じ
側に位置するパターン対を透過する光が逆位相になるよ
うに位相シフタを配置することで、配線層を挟んだパタ
ーン分離のマージンは狭くなるが、配線層に対して自己
整合的にホール形成を行うことで、ホール間ショートの
問題を回避することができる。
【００１６】また、本発明（請求項５）によれば、同一
の島状下地パターンに接続される一連のホールパターン
を透過する光が同位相となり、隣接して異なる島状下地
パターンに接続される一連のホールパターンを透過する
光が逆位相となるように位相シフタ層を配置すること
で、隣接するホールパターン間の分離を確実に行うこと
ができる。
の島状下地パターンに接続される一連のホールパターン
を透過する光が同位相となり、隣接して異なる島状下地
パターンに接続される一連のホールパターンを透過する
光が逆位相となるように位相シフタ層を配置すること
で、隣接するホールパターン間の分離を確実に行うこと
ができる。
【００１７】また、本発明（請求項６）によれば、同一
の端子に接続される一連のホールパターンを透過する光
が同位相となり、隣接して異なる端子に接続される一連
のホールパターンを透過する光が逆位相となるように位
相シフタ層を配置することで、異なる端子（配線）に接
続されるホールパターンの分離を確実に行うことができ
る。
の端子に接続される一連のホールパターンを透過する光
が同位相となり、隣接して異なる端子に接続される一連
のホールパターンを透過する光が逆位相となるように位
相シフタ層を配置することで、異なる端子（配線）に接
続されるホールパターンの分離を確実に行うことができ
る。
【００１８】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。 （第１の実施形態）図１（ａ）は、本発明の第１の実施
形態に係わる露光用マスクを説明するためのもので、１
／４ピッチアレイ方式のＤＲＡＭセルの蓄積電極コンタ
クトパターンに位相シフタを配置した様子を示してい
る。図中の１０は光透過部のパターンであり、ハッチン
グした部分１１はシフタ配置部である。位相シフタは、
透過光の位相を１８０度ずらし、隣接するパターンとの
位相を逆にするものである。
形態によって説明する。 （第１の実施形態）図１（ａ）は、本発明の第１の実施
形態に係わる露光用マスクを説明するためのもので、１
／４ピッチアレイ方式のＤＲＡＭセルの蓄積電極コンタ
クトパターンに位相シフタを配置した様子を示してい
る。図中の１０は光透過部のパターンであり、ハッチン
グした部分１１はシフタ配置部である。位相シフタは、
透過光の位相を１８０度ずらし、隣接するパターンとの
位相を逆にするものである。
【００１９】本実施形態では、任意のホールパターンと
該パターンの周囲に位置するホールパターンとの間の距
離が最小となるような一対のホールパターンのいずれか
一方に位相シフタが形成されている。
該パターンの周囲に位置するホールパターンとの間の距
離が最小となるような一対のホールパターンのいずれか
一方に位相シフタが形成されている。
【００２０】具体的には、例えばパターンＡは、パター
ンＢ，Ｃと最短距離ｘで対向しており、パターンＡを通
過する光に対してパターンＢ，Ｃを通過する光が逆位相
となるように、パターンＢ，Ｃに位相シフタを配置して
いる。さらに、パターンＡに対し左下側に隣接するパタ
ーン（最短距離ではない）は同相、パターンＢ，Ｃに対
して右上側に隣接するパターン（最短距離ではない）は
同相となるように位相シフタを配置している。
ンＢ，Ｃと最短距離ｘで対向しており、パターンＡを通
過する光に対してパターンＢ，Ｃを通過する光が逆位相
となるように、パターンＢ，Ｃに位相シフタを配置して
いる。さらに、パターンＡに対し左下側に隣接するパタ
ーン（最短距離ではない）は同相、パターンＢ，Ｃに対
して右上側に隣接するパターン（最短距離ではない）は
同相となるように位相シフタを配置している。
【００２１】図１（ａ）のシフタ配置によれば、最近接
するパターン同士が常に逆相の配置となるため、パター
ンの光強度プロファイルをシャープに立てることがで
き、微細なホールパターン間の分離が可能になる。
するパターン同士が常に逆相の配置となるため、パター
ンの光強度プロファイルをシャープに立てることがで
き、微細なホールパターン間の分離が可能になる。
【００２２】図１（ｂ）は、位相シフタ形状についての
変形適用例である。位相シフタは、図１（ａ）のように
個々のホールパターンにそれぞれ形成しても良いが、図
１（ｂ）に示すように、同相となる領域全体に配置して
も良い。このようにすれば、１つの位相シフタの面積は
大きくなり、数は少なくなり、その結果として位相シフ
タ形成のためのリソグラフィが容易となる。
変形適用例である。位相シフタは、図１（ａ）のように
個々のホールパターンにそれぞれ形成しても良いが、図
１（ｂ）に示すように、同相となる領域全体に配置して
も良い。このようにすれば、１つの位相シフタの面積は
大きくなり、数は少なくなり、その結果として位相シフ
タ形成のためのリソグラフィが容易となる。
【００２３】このように本実施形態によれば、従来は位
相シフトマスクの適用が困難であったコンタクトホール
などのデバイスパターンに対しても、十分な解像度と焦
点深度を実現できる。この結果、より高密度かつ高性能
な半導体デバイスを実現することができる。また、位相
シフトマスクを適用することで、露光装置の性能を極限
まで引き出すことが可能になるため、より安価な装置を
用いた製造が可能になり、高密度かつ高性能な半導体デ
バイスを安価に実現することが可能になる。 （第２の実施形態）図２（ａ）は、１／４ピッチアレイ
方式のＤＲＡＭセルのビット線コンタクトパターンに位
相シフタを配置した様子を示す。パターンＤは、パター
ンＥ，Ｆと最短距離ｙで対向しており、パターンＥ，Ｆ
を透過する光に対して、パターンＤを透過する光が逆位
相となるように、パターンＤに位相シフタを配置してい
る。
相シフトマスクの適用が困難であったコンタクトホール
などのデバイスパターンに対しても、十分な解像度と焦
点深度を実現できる。この結果、より高密度かつ高性能
な半導体デバイスを実現することができる。また、位相
シフトマスクを適用することで、露光装置の性能を極限
まで引き出すことが可能になるため、より安価な装置を
用いた製造が可能になり、高密度かつ高性能な半導体デ
バイスを安価に実現することが可能になる。 （第２の実施形態）図２（ａ）は、１／４ピッチアレイ
方式のＤＲＡＭセルのビット線コンタクトパターンに位
相シフタを配置した様子を示す。パターンＤは、パター
ンＥ，Ｆと最短距離ｙで対向しており、パターンＥ，Ｆ
を透過する光に対して、パターンＤを透過する光が逆位
相となるように、パターンＤに位相シフタを配置してい
る。
【００２４】図２（ｂ）は、位相シフタ配置の変形適用
例であり、最短距離で対向するパターンを逆位相にする
ことに加え、同一ラインが同相となるようにしている。 （第３の実施形態）図３は、１／２ピッチアレイ方式の
ＤＲＡＭセルの蓄積電極コンタクトパターンに位相シフ
タを配置した様子を示す。パターンＨ，Ｉと最短距離ｘ
で対向しているパターンＧを透過する光が逆位相となる
ように、パターンＧに位相シフタを配置している。パタ
ーンＫ，Ｊとの距離ｚは十分に離れているため、同位相
で構わない。この場合も、同じラインを同位相とするた
めに、位相シフタの配置が容易となる。 （第４の実施形態）図４（ａ）は、本発明の第４の実施
形態に係わる露光用マスクを説明するためのもので、１
／２ピッチアレイ方式のＤＲＡＭセルのトレンチキャパ
シタパターンに位相シフタを配置した様子を示してい
る。パターンＬ，Ｍ，Ｎ，Ｏの重心位置間隔が最短距離
ｘであるパターンＬ‐Ｍ間が逆位相となるように、パタ
ーンＬに位相シフタを配置している。パターンＬ‐Ｎ、
Ｌ‐Ｏとの重心間距離ｚは ｚ＞ｘ であるため、同位相で構わない。ここで、最短距離では
なく重心間距離ｚで左右方向に隣接するパターンを同位
相としているので、２列毎に位相シフタを連続して形成
することができる。この場合、複数のパターンで位相シ
フタを連続して形成することができるので、位相シフタ
の配置が容易となる。
例であり、最短距離で対向するパターンを逆位相にする
ことに加え、同一ラインが同相となるようにしている。 （第３の実施形態）図３は、１／２ピッチアレイ方式の
ＤＲＡＭセルの蓄積電極コンタクトパターンに位相シフ
タを配置した様子を示す。パターンＨ，Ｉと最短距離ｘ
で対向しているパターンＧを透過する光が逆位相となる
ように、パターンＧに位相シフタを配置している。パタ
ーンＫ，Ｊとの距離ｚは十分に離れているため、同位相
で構わない。この場合も、同じラインを同位相とするた
めに、位相シフタの配置が容易となる。 （第４の実施形態）図４（ａ）は、本発明の第４の実施
形態に係わる露光用マスクを説明するためのもので、１
／２ピッチアレイ方式のＤＲＡＭセルのトレンチキャパ
シタパターンに位相シフタを配置した様子を示してい
る。パターンＬ，Ｍ，Ｎ，Ｏの重心位置間隔が最短距離
ｘであるパターンＬ‐Ｍ間が逆位相となるように、パタ
ーンＬに位相シフタを配置している。パターンＬ‐Ｎ、
Ｌ‐Ｏとの重心間距離ｚは ｚ＞ｘ であるため、同位相で構わない。ここで、最短距離では
なく重心間距離ｚで左右方向に隣接するパターンを同位
相としているので、２列毎に位相シフタを連続して形成
することができる。この場合、複数のパターンで位相シ
フタを連続して形成することができるので、位相シフタ
の配置が容易となる。
【００２５】図４（ｂ）は、位相シフタ配置の変形適用
例であり、重心間距離ｚの隣接パターンも逆位相とした
ものである。 （第５の実施形態）図５（ａ）は、１／３ピッチアレイ
方式のＤＲＡＭセルの蓄積電極コンタクトパターンに位
相シフタを配置した様子を示す。最短距離ｘで対向して
いるパターンＰ，Ｑを透過する光が逆位相となるよう
に、パターンＰに位相シフタを配置している。この場合
も、最短距離ではない間隔で隣接するパターンを同位相
としているので、位相シフタの配置が容易になる利点が
ある。
例であり、重心間距離ｚの隣接パターンも逆位相とした
ものである。 （第５の実施形態）図５（ａ）は、１／３ピッチアレイ
方式のＤＲＡＭセルの蓄積電極コンタクトパターンに位
相シフタを配置した様子を示す。最短距離ｘで対向して
いるパターンＰ，Ｑを透過する光が逆位相となるよう
に、パターンＰに位相シフタを配置している。この場合
も、最短距離ではない間隔で隣接するパターンを同位相
としているので、位相シフタの配置が容易になる利点が
ある。
【００２６】図５（ｂ）は位相シフタ配置の変形適用例
である。さらに、図６も位相シフタ配置の変形適用例で
ある。 （第６の実施形態）図７に、１／３ピッチアレイ方式の
ＤＲＡＭセルのビット線コンタクトパターンに位相シフ
タを配置した様子を示す。最短距離ｘで対向しているパ
ターンＲ‐Ｓを通過する光、更にはパターンＲ‐Ｔを通
過する光が逆位相となるように、パターンＲに位相シフ
タを配置している。 （第７の実施形態）図８（ａ）は、本発明の第７の実施
形態に係わる露光用マスクを説明するためのもので、１
／４ピッチアレイ方式のＤＲＡＭセルの蓄積電極パター
ンに位相シフタを配置した様子を示している。
である。さらに、図６も位相シフタ配置の変形適用例で
ある。 （第６の実施形態）図７に、１／３ピッチアレイ方式の
ＤＲＡＭセルのビット線コンタクトパターンに位相シフ
タを配置した様子を示す。最短距離ｘで対向しているパ
ターンＲ‐Ｓを通過する光、更にはパターンＲ‐Ｔを通
過する光が逆位相となるように、パターンＲに位相シフ
タを配置している。 （第７の実施形態）図８（ａ）は、本発明の第７の実施
形態に係わる露光用マスクを説明するためのもので、１
／４ピッチアレイ方式のＤＲＡＭセルの蓄積電極パター
ンに位相シフタを配置した様子を示している。
【００２７】本実施形態は、下地配線であるビット線１
２に挟まれて配置されたパターンＶ，Ｕに対しビット線
１２の同じ側の隣接パターンＶ，Ｗの分離を優先したも
のである。即ち、ビット線１２を挟んで対向するパター
ン対を透過する光が同位相となり、ビット線１２に対し
て同じ側に位置するパターン対を透過する光が逆位相と
なるように、例えばパターンＵ，Ｖに位相シフタを配置
している。
２に挟まれて配置されたパターンＶ，Ｕに対しビット線
１２の同じ側の隣接パターンＶ，Ｗの分離を優先したも
のである。即ち、ビット線１２を挟んで対向するパター
ン対を透過する光が同位相となり、ビット線１２に対し
て同じ側に位置するパターン対を透過する光が逆位相と
なるように、例えばパターンＵ，Ｖに位相シフタを配置
している。
【００２８】この場合、ビット線１２を挟んで対向して
いるパターンＵ，Ｖは同位相であるが、これらの分離が
不完全になった場合にも、ホール形成をビット線１２に
対して自己整合的に行うことで、パターンＵ，Ｖ間のシ
ョートを回避することができる。
いるパターンＵ，Ｖは同位相であるが、これらの分離が
不完全になった場合にも、ホール形成をビット線１２に
対して自己整合的に行うことで、パターンＵ，Ｖ間のシ
ョートを回避することができる。
【００２９】図８（ｂ）は、位相シフタ配置の変形適用
例であり、同一列を同位相としている。図９は図８の変
形例であり、図９（ａ）は図８（ａ）におけるパターン
Ｕ，Ｖを連結したもの、図９（ｂ）は図８（ｂ）におけ
るパターンＵ，Ｖを連結したものである。このようにパ
ターンを連結することにより、位相シフタの配置が容易
になる。 （第８の実施形態）図１０（ａ）は、本発明の第８の実
施形態に係わる露光用マスクを説明するためのもので、
１／２ピッチアレイ方式のＤＲＡＭセルの埋め込みプラ
グ形成のためのホールパターンに位相シフタを配置した
様子を示している。
例であり、同一列を同位相としている。図９は図８の変
形例であり、図９（ａ）は図８（ａ）におけるパターン
Ｕ，Ｖを連結したもの、図９（ｂ）は図８（ｂ）におけ
るパターンＵ，Ｖを連結したものである。このようにパ
ターンを連結することにより、位相シフタの配置が容易
になる。 （第８の実施形態）図１０（ａ）は、本発明の第８の実
施形態に係わる露光用マスクを説明するためのもので、
１／２ピッチアレイ方式のＤＲＡＭセルの埋め込みプラ
グ形成のためのホールパターンに位相シフタを配置した
様子を示している。
【００３０】本実施形態では、同一の素子領域に接続さ
れるパターンは共に同位相であり、隣接した素子領域に
接続されるパターンとは逆位相となっている。さらに、
下地配線としてのゲート電極に挟まれて隣接配置された
パターンは同相、ゲート電極同じ側の隣接パターンは逆
相となっている。
れるパターンは共に同位相であり、隣接した素子領域に
接続されるパターンとは逆位相となっている。さらに、
下地配線としてのゲート電極に挟まれて隣接配置された
パターンは同相、ゲート電極同じ側の隣接パターンは逆
相となっている。
【００３１】具体的には、同一の素子領域３０に接続さ
れているパターン３１，３２，３３に位相シフタが配置
されており、隣接した素子領域４０に接続されているパ
ターン４１，４２，４３のパターン群と逆位相になって
いる。
れているパターン３１，３２，３３に位相シフタが配置
されており、隣接した素子領域４０に接続されているパ
ターン４１，４２，４３のパターン群と逆位相になって
いる。
【００３２】このようなシフタ配置を用いることで、異
なる素子領域間で埋め込みプラグがショートする不良を
回避することができる。一つの素子領域３０に接続され
ているパターン３１，３２，３３は全て同位相である
が、図１０（ｂ）に示すように、ゲート電極（ワード
線）５０に対して自己整合的にホール形成を行うこと
で、ホール間のショートを回避することができる。
なる素子領域間で埋め込みプラグがショートする不良を
回避することができる。一つの素子領域３０に接続され
ているパターン３１，３２，３３は全て同位相である
が、図１０（ｂ）に示すように、ゲート電極（ワード
線）５０に対して自己整合的にホール形成を行うこと
で、ホール間のショートを回避することができる。
【００３３】図１１（ａ）は図１０（ａ）の変形例であ
り、図１０（ａ）におけるパターン３１，３２，３３等
を連結し、位相シフタを逆Ｔ字型パターンで形成するこ
とも可能である。この場合、１つの位相シフタの面積が
大きくなり、かつその数が少なくなるので、位相シフタ
形成のためのリソグラフィが容易となる。
り、図１０（ａ）におけるパターン３１，３２，３３等
を連結し、位相シフタを逆Ｔ字型パターンで形成するこ
とも可能である。この場合、１つの位相シフタの面積が
大きくなり、かつその数が少なくなるので、位相シフタ
形成のためのリソグラフィが容易となる。
【００３４】図１１（ｂ）は、図１１（ａ）の変形例で
あり、逆Ｔ字型パターンの一部を延ばしたものである。 （第９の実施形態）図１２（ａ）は、本発明の第９の実
施形態に係わる露光用マスクを説明するためのもので、
１／３ピッチアレイ方式のＤＲＡＭセルの埋め込みプラ
グ形成のためのホールパターンに位相シフタを配置した
様子を示している。
あり、逆Ｔ字型パターンの一部を延ばしたものである。 （第９の実施形態）図１２（ａ）は、本発明の第９の実
施形態に係わる露光用マスクを説明するためのもので、
１／３ピッチアレイ方式のＤＲＡＭセルの埋め込みプラ
グ形成のためのホールパターンに位相シフタを配置した
様子を示している。
【００３５】本実施形態では、同一の素子領域パターン
に接続される一連のホールパターンを透過する光が同位
相となり、隣接して異なる素子領域パターンに接続され
る一連のホールパターンを透過する光が逆位相となるよ
うに位相シフタが配置されている。
に接続される一連のホールパターンを透過する光が同位
相となり、隣接して異なる素子領域パターンに接続され
る一連のホールパターンを透過する光が逆位相となるよ
うに位相シフタが配置されている。
【００３６】図１２（ｂ）は、位相シフタ配置の変形適
用例であり、同一素子領域パターンに接続される一連の
ホールパターンが同位相であるのは図１２（ａ）と同じ
であるが、隣接する素子領域パターン間では、ライン方
向に同位相で列方向に逆位相となっている。この場合、
ライン方向には隣接する素子領域間のホールパターンの
分離が不利になるものの、位相シフタの配置が容易にな
る利点がある。 （第１０の実施形態）図１３は、下地配線７１〜７５に
対するコンタクトホールパターンに位相シフタを配置し
た実施形態を示す。同一の端子（配線）に接続されてい
るパターン毎に透過光が同位相になるように位相シフタ
が配置されており、隣接した端子（配線）に接続されて
いるコンタクトパターン群と逆位相になっている。
用例であり、同一素子領域パターンに接続される一連の
ホールパターンが同位相であるのは図１２（ａ）と同じ
であるが、隣接する素子領域パターン間では、ライン方
向に同位相で列方向に逆位相となっている。この場合、
ライン方向には隣接する素子領域間のホールパターンの
分離が不利になるものの、位相シフタの配置が容易にな
る利点がある。 （第１０の実施形態）図１３は、下地配線７１〜７５に
対するコンタクトホールパターンに位相シフタを配置し
た実施形態を示す。同一の端子（配線）に接続されてい
るパターン毎に透過光が同位相になるように位相シフタ
が配置されており、隣接した端子（配線）に接続されて
いるコンタクトパターン群と逆位相になっている。
【００３７】本実施形態は異なる端子に接続されるコン
タクトホールの分離を優先した例であり、このシフタ配
置により、コンタクトホールを介した配線間のショート
を回避することができる。なお、同一端子に接続された
コンタクトパターン同士は同位相となるが、これらのホ
ール間の分離が不完全であった場合にも、接続されてい
る端子が同一電圧であるため、何等問題を生じることは
無い。
タクトホールの分離を優先した例であり、このシフタ配
置により、コンタクトホールを介した配線間のショート
を回避することができる。なお、同一端子に接続された
コンタクトパターン同士は同位相となるが、これらのホ
ール間の分離が不完全であった場合にも、接続されてい
る端子が同一電圧であるため、何等問題を生じることは
無い。
【００３８】なお、本発明は上述した各実施形態に限定
されるものではない。実施形態に示した位相シフタの配
置方法は、デバイスパターンとの相対的な位置関係に意
味があり、実施形態に示したレイヤに限定されるもので
はない。また、島状のパターンを有したマスクとネガ型
レジストを組み合わせることで残しパターンを形成で
き、ポジ型レジストを組み合わせることでホールパター
ンを形成することができ、レジストとの組み合わせは問
わない。また、位相シフタとしては、スタックタイプ，
トレンチタイプのいずれも使用することができる。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施することができる。
されるものではない。実施形態に示した位相シフタの配
置方法は、デバイスパターンとの相対的な位置関係に意
味があり、実施形態に示したレイヤに限定されるもので
はない。また、島状のパターンを有したマスクとネガ型
レジストを組み合わせることで残しパターンを形成で
き、ポジ型レジストを組み合わせることでホールパター
ンを形成することができ、レジストとの組み合わせは問
わない。また、位相シフタとしては、スタックタイプ，
トレンチタイプのいずれも使用することができる。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施することができる。
【００３９】
【発明の効果】以上詳述したように本発明によれば、最
適な位相シフタ配置によって、ホールパターンに対して
もより精密なデバイスパターンの形成を可能にする露光
用マスクを実現することが可能となる。
適な位相シフタ配置によって、ホールパターンに対して
もより精密なデバイスパターンの形成を可能にする露光
用マスクを実現することが可能となる。
【図１】第１の実施形態を説明するためのもので、１／
４ピッチアレイ方式のＤＲＡＭセルの蓄積電極コンタク
トパターンに位相シフタを配置した様子を示す図。
４ピッチアレイ方式のＤＲＡＭセルの蓄積電極コンタク
トパターンに位相シフタを配置した様子を示す図。
【図２】第２の実施形態における位相シフタ配置の様子
を示す図。
を示す図。
【図３】第３の実施形態における位相シフタ配置の様子
を示す図。
を示す図。
【図４】第４の実施形態における位相シフタ配置の様子
を示す図。
を示す図。
【図５】第５の実施形態における位相シフタ配置の様子
を示す図。
を示す図。
【図６】図５の変形例を示す図。
【図７】第６の実施形態における位相シフタ配置の様子
を示す図。
を示す図。
【図８】第７の実施形態における位相シフタ配置の様子
を示す図。
を示す図。
【図９】図８の変形例を示す図。
【図１０】第８の実施形態における位相シフタ配置の様
子を示す図。
子を示す図。
【図１１】図１０の変形例を示す図。
【図１２】第９の実施形態における位相シフタ配置の様
子を示す図。
子を示す図。
【図１３】第１０の実施形態における位相シフタ配置の
様子を示す図。
様子を示す図。
【図１４】従来の位相シフタ配置の例を示す図。
【図１５】レベンソン方式の原理を従来法と比較して示
す図。
す図。
１０…透過部パターン １１…シフタ配置部 １２…ビット線 ３０，４０…素子領域 ３１，３２，３３，４１，４２，４３…パターン ５０…ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 新木 晶子 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内
Claims (6)
- 【請求項１】周期的に配置された島状の光透過部と、そ
れを取り巻く遮光部を有する露光用マスクにおいて、 任意の光透過部パターンと該パターンの周囲に位置する
光透過部パターンとの間の距離が最小となるような一対
のパターンのいずれか一方に位相シフタ層が形成され、
かつパターン間距離が最小となる隣接パターンが逆位相
となり、パターン間距離が最小でない隣接パターンが同
位相となるように、複数のパターンで位相シフタ層が連
続形成されていることを特徴とする露光用マスク。 - 【請求項２】前記光透過部のパターンは、１／２，１／
３，又は１／４ピッチアレイ方式で配置されたコンタク
トホールパターンであることを特徴とする請求項１記載
の露光用マスク。 - 【請求項３】周期的に配置された島状の光透過部と、そ
れを取り巻く遮光部を有する露光用マスクにおいて、 任意の光透過部パターンと該パターンの周囲に位置する
パターン群についてのそれぞれの幾何学的重心位置間隔
が最小となるような一対のパターンのいずれか一方に位
相シフタ層が形成されていることを特徴とする露光用マ
スク。 - 【請求項４】周期的に配置された島状の光透過部パター
ンと、それを取り巻く遮光部を有する露光用マスクにお
いて、 任意の下地配線層に対して、該配線層を挟んで対向する
パターン対を透過する光が同位相となり、前記配線層に
対して同じ側に位置するパターン対を透過する光が逆位
相となるように位相シフタ層が配置されていることを特
徴とする露光用マスク。 - 【請求項５】周期的に配置された島状の光透過部と、そ
れを取り巻く遮光部を有する露光用マスクにおいて、 前記光透過部はホールパターンを成すものであり、同一
の島状下地パターンに接続される一連のホールパターン
を透過する光が同位相となり、隣接して異なる島状下地
パターンに接続される一連のホールパターンを透過する
光が逆位相となるように位相シフタ層が配置されている
ことを特徴とする露光用マスク。 - 【請求項６】複数配置された島状の光透過部と、それを
取り巻く遮光部を有する露光用マスクにおいて、 前記光透過部はホールパターンを成すものであり、同一
の端子に接続される一連のホールパターンを透過する光
が同位相となり、隣接して異なる端子に接続される一連
のホールパターンを透過する光が逆位相となるように位
相シフタ層が配置されていることを特徴とする露光用マ
スク。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26586295A JP3278558B2 (ja) | 1995-10-13 | 1995-10-13 | 露光用マスクとパターン形成方法 |
| US08/729,281 US5783336A (en) | 1995-10-13 | 1996-10-10 | Mask for exposure |
| DE19642050A DE19642050A1 (de) | 1995-10-13 | 1996-10-11 | Belichtungsmaske |
| KR1019960045500A KR100226595B1 (ko) | 1995-10-13 | 1996-10-12 | 노광용 마스크 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26586295A JP3278558B2 (ja) | 1995-10-13 | 1995-10-13 | 露光用マスクとパターン形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09106062A true JPH09106062A (ja) | 1997-04-22 |
| JP3278558B2 JP3278558B2 (ja) | 2002-04-30 |
Family
ID=17423127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26586295A Expired - Fee Related JP3278558B2 (ja) | 1995-10-13 | 1995-10-13 | 露光用マスクとパターン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3278558B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6114095A (en) * | 1997-07-01 | 2000-09-05 | Matsushita Electronics Corporation | Method of manufacturing electronic device using phase-shifting mask with multiple phase-shift regions |
| JP2001154336A (ja) * | 1999-09-30 | 2001-06-08 | Infineon Technologies Ag | 集積回路の自動設計における位相マスク製作方法 |
-
1995
- 1995-10-13 JP JP26586295A patent/JP3278558B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6114095A (en) * | 1997-07-01 | 2000-09-05 | Matsushita Electronics Corporation | Method of manufacturing electronic device using phase-shifting mask with multiple phase-shift regions |
| US6280888B1 (en) | 1997-07-01 | 2001-08-28 | Matsushita Electronics Corporation | Phase-shifting mask with multiple phase-shift regions |
| JP2001154336A (ja) * | 1999-09-30 | 2001-06-08 | Infineon Technologies Ag | 集積回路の自動設計における位相マスク製作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3278558B2 (ja) | 2002-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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