JP3278558B2 - 露光用マスクとパターン形成方法 - Google Patents
露光用マスクとパターン形成方法Info
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- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、位相シフト効果を
利用した露光用マスクに係わり、特に位相シフタの配置
法を改良した露光用マスクと、これを用いたパターン形
成方法に関する。
利用した露光用マスクに係わり、特に位相シフタの配置
法を改良した露光用マスクと、これを用いたパターン形
成方法に関する。
【０００２】
【従来の技術】近年、半導体回路素子の微細化が急速に
進んでおり、素子の最小寸法はついに光の波長以下の領
域に達しようとしている。例えば、Ｇビット級のＤＲＡ
Ｍデバイスを実現するには、０．１５μｍ以下の解像度
を有するリソグラフィ技術が必要と考えられているが、
このような解像度を十分な焦点深度を持って実現する方
法として、フォトマスクを透過する光に位相差を与え、
光強度プロファイルを改善するいわゆる位相シフト技術
が注目されている。
進んでおり、素子の最小寸法はついに光の波長以下の領
域に達しようとしている。例えば、Ｇビット級のＤＲＡ
Ｍデバイスを実現するには、０．１５μｍ以下の解像度
を有するリソグラフィ技術が必要と考えられているが、
このような解像度を十分な焦点深度を持って実現する方
法として、フォトマスクを透過する光に位相差を与え、
光強度プロファイルを改善するいわゆる位相シフト技術
が注目されている。
【０００３】位相シフト法には種々の方式が提案されて
いるが、最も効果的な方法として、レベンソンらによっ
て提案された空間周波数変調方式がある（M.C.Levenson
他，“Improving Resolution Photolithography with a
Phase-shifting Mask”．IEEE Transactions on Elect
ron Devices.,Vol.ED-29,No.12,Dec.,1982,P1828-1836
など）。
いるが、最も効果的な方法として、レベンソンらによっ
て提案された空間周波数変調方式がある（M.C.Levenson
他，“Improving Resolution Photolithography with a
Phase-shifting Mask”．IEEE Transactions on Elect
ron Devices.,Vol.ED-29,No.12,Dec.,1982,P1828-1836
など）。
【０００４】このレベンソン方式の原理を、図１５に従
来法と比較して示す。（ａ）が従来方式、（ｂ）がレベ
ンソン方式である。レベンソン方式では、フォトマスク
上の隣り合う開口部の一方に位相シフタを配置すること
により、隣り合う開口部を通過する光の位相を１８０度
ずらし、光の干渉を利用することで透過光の光強度プロ
ファイルをシャープにする。このように隣の開口部を通
過する光を利用するために、単純なラインアンドスペー
スパターンや図１４のような市松模様のパターンに対し
ては絶大なる効果を発揮する。
来法と比較して示す。（ａ）が従来方式、（ｂ）がレベ
ンソン方式である。レベンソン方式では、フォトマスク
上の隣り合う開口部の一方に位相シフタを配置すること
により、隣り合う開口部を通過する光の位相を１８０度
ずらし、光の干渉を利用することで透過光の光強度プロ
ファイルをシャープにする。このように隣の開口部を通
過する光を利用するために、単純なラインアンドスペー
スパターンや図１４のような市松模様のパターンに対し
ては絶大なる効果を発揮する。
【０００５】しかしながら、現実のデバイスの各層を形
成するためのパターン形状はより複雑であるため、位相
シフタの配置には工夫が必要になる。特に、例えばＤＲ
ＡＭセルにおける蓄積電極コンタクトやビット線コンタ
クトなどの、ホールパターンについては、その配置形態
がより孤立的かつ散在的であるため、レベンソンタイプ
の位相シフト法の適用が困難であった。
成するためのパターン形状はより複雑であるため、位相
シフタの配置には工夫が必要になる。特に、例えばＤＲ
ＡＭセルにおける蓄積電極コンタクトやビット線コンタ
クトなどの、ホールパターンについては、その配置形態
がより孤立的かつ散在的であるため、レベンソンタイプ
の位相シフト法の適用が困難であった。
【０００６】
【発明が解決しようとする課題】このように従来、レベ
ンソンタイプの位相シフタ配置では所望のデバイスパタ
ーンを得ることが困難であり、特にホールパターンに対
しては位相シフト法を効果的に適用することが困難であ
った。
ンソンタイプの位相シフタ配置では所望のデバイスパタ
ーンを得ることが困難であり、特にホールパターンに対
しては位相シフト法を効果的に適用することが困難であ
った。
【０００７】本発明は上記の問題を解決すべくなされた
もので、その目的とするところは、最適な位相シフタ配
置によって、ホールパターンに対してもより精密なデバ
イスパターンの形成を可能にする露光用マスクを提供す
ることにある。
もので、その目的とするところは、最適な位相シフタ配
置によって、ホールパターンに対してもより精密なデバ
イスパターンの形成を可能にする露光用マスクを提供す
ることにある。
【０００８】
（構成） 上記課題を解決するために本発明は、次のような構成を
採用している。
採用している。
【０００９】即ち、本発明（請求項１）は、周期的に配
置された島状の光透過部パターンと、それを取り巻く遮
光部を有する露光用マスクにおいて、任意の下地配線層
に対して、該配線層を挟んで対向するパターン対を透過
する光が同位相となり、前記配線層に対して同じ側に位
置するパターン対を透過する光が逆位相となるように位
相シフタ層を配置したことを特徴とする。
置された島状の光透過部パターンと、それを取り巻く遮
光部を有する露光用マスクにおいて、任意の下地配線層
に対して、該配線層を挟んで対向するパターン対を透過
する光が同位相となり、前記配線層に対して同じ側に位
置するパターン対を透過する光が逆位相となるように位
相シフタ層を配置したことを特徴とする。
【００１０】ここで、本発明の望ましい実施態様として
は次のものがあげられる。
は次のものがあげられる。
【００１１】(1) 光透過部のパターンは、コンタクトホ
ールのパターンであること。
ールのパターンであること。
【００１２】(2) 下地配線層は、周期的に形成されたラ
インアンドスペースのパターン、例えばビット線である
こと。コンタクトホールは、ビット線に接続されるもの
であること。
インアンドスペースのパターン、例えばビット線である
こと。コンタクトホールは、ビット線に接続されるもの
であること。
【００１３】(3) 下地配線層は、周期的に形成されたラ
インアンドスペースのパターン、例えばワード線である
こと。コンタクトホールは、ワード線にセルフアライン
で形成されること。
インアンドスペースのパターン、例えばワード線である
こと。コンタクトホールは、ワード線にセルフアライン
で形成されること。
【００１４】(4) 同一の素子領域に接続されるパターン
は共に同位相であり、隣接した素子領域に接続されるパ
ターンとは逆位相となっていること。
は共に同位相であり、隣接した素子領域に接続されるパ
ターンとは逆位相となっていること。
【００１５】また、本発明（請求項２）は、周期的に配
置された島状の光透過部と、それを取り巻く遮光部を有
する露光用マスクにおいて、前記光透過部はホールパタ
ーンを成すものであり、同一の島状下地パターンに接続
される一連のホールパターンを透過する光が同位相とな
り、隣接して異なる島状下地パターンに接続される一連
のホールパターンを透過する光が逆位相となるように位
相シフタ層を配置したことを特徴とする。
置された島状の光透過部と、それを取り巻く遮光部を有
する露光用マスクにおいて、前記光透過部はホールパタ
ーンを成すものであり、同一の島状下地パターンに接続
される一連のホールパターンを透過する光が同位相とな
り、隣接して異なる島状下地パターンに接続される一連
のホールパターンを透過する光が逆位相となるように位
相シフタ層を配置したことを特徴とする。
【００１６】また、本発明（請求項３）は、ランダムに
配置された島状の光透過部と、それを取り巻く遮光部を
有する露光用マスクにおいて、前記光透過部はホールパ
ターンを成すものであり、同一の端子に接続される一連
のホールパターンを透過する光が同位相となり、隣接し
て異なる端子に接続される一連のホールパターンを透過
する光が逆位相となるように位相シフタ層を配置したこ
とを特徴とする。
配置された島状の光透過部と、それを取り巻く遮光部を
有する露光用マスクにおいて、前記光透過部はホールパ
ターンを成すものであり、同一の端子に接続される一連
のホールパターンを透過する光が同位相となり、隣接し
て異なる端子に接続される一連のホールパターンを透過
する光が逆位相となるように位相シフタ層を配置したこ
とを特徴とする。
【００１７】（作用）本発明（請求項１）によれば、 任意の下地配線層に対し
て、配線層を挟んで対向するパターン対を透過する光が
同位相になり、配線層に対して同じ側に位置するパター
ン対を透過する光が逆位相になるように位相シフタを配
置することで、配線層を挟んだパターン分離のマージン
は狭くなるが、配線層に対して自己整合的にホール形成
を行うことで、ホール間ショートの問題を回避すること
ができる。
て、配線層を挟んで対向するパターン対を透過する光が
同位相になり、配線層に対して同じ側に位置するパター
ン対を透過する光が逆位相になるように位相シフタを配
置することで、配線層を挟んだパターン分離のマージン
は狭くなるが、配線層に対して自己整合的にホール形成
を行うことで、ホール間ショートの問題を回避すること
ができる。
【００１８】また、本発明（請求項２）によれば、同一
の島状下地パターンに接続される一連のホールパターン
を透過する光が同位相となり、隣接して異なる島状下地
パターンに接続される一連のホールパターンを透過する
光が逆位相となるように位相シフタ層を配置すること
で、隣接するホールパターン間の分離を確実に行うこと
ができる。
の島状下地パターンに接続される一連のホールパターン
を透過する光が同位相となり、隣接して異なる島状下地
パターンに接続される一連のホールパターンを透過する
光が逆位相となるように位相シフタ層を配置すること
で、隣接するホールパターン間の分離を確実に行うこと
ができる。
【００１９】また、本発明（請求項３）によれば、同一
の端子に接続される一連のホールパターンを透過する光
が同位相となり、隣接して異なる端子に接続される一連
のホールパターンを透過する光が逆位相となるように位
相シフタ層を配置することで、異なる端子（配線）に接
続されるホールパターンの分離を確実に行うことができ
る。
の端子に接続される一連のホールパターンを透過する光
が同位相となり、隣接して異なる端子に接続される一連
のホールパターンを透過する光が逆位相となるように位
相シフタ層を配置することで、異なる端子（配線）に接
続されるホールパターンの分離を確実に行うことができ
る。
【００２０】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。
形態によって説明する。
【００２１】（第１の参考例） 図１（ａ）は、本発明の第１の参考例に係わる露光用マ
スクを説明するためのもので、１／４ピッチアレイ方式
のＤＲＡＭセルの蓄積電極コンタクトパターンに位相シ
フタを配置した様子を示している。図中の１０は光透過
部のパターンであり、ハッチングした部分１１はシフタ
配置部である。位相シフタは、透過光の位相を１８０度
ずらし、隣接するパターンとの位相を逆にするものであ
る。
スクを説明するためのもので、１／４ピッチアレイ方式
のＤＲＡＭセルの蓄積電極コンタクトパターンに位相シ
フタを配置した様子を示している。図中の１０は光透過
部のパターンであり、ハッチングした部分１１はシフタ
配置部である。位相シフタは、透過光の位相を１８０度
ずらし、隣接するパターンとの位相を逆にするものであ
る。
【００２２】本参考例では、任意のホールパターンと該
パターンの周囲に位置するホールパターンとの間の距離
が最小となるような一対のホールパターンのいずれか一
方に位相シフタが形成されている。
パターンの周囲に位置するホールパターンとの間の距離
が最小となるような一対のホールパターンのいずれか一
方に位相シフタが形成されている。
【００２３】具体的には、例えばパターンＡは、パター
ンＢ，Ｃと最短距離ｘで対向しており、パターンＡを通
過する光に対してパターンＢ，Ｃを通過する光が逆位相
となるように、パターンＢ，Ｃに位相シフタを配置して
いる。さらに、パターンＡに対し左下側に隣接するパタ
ーン（最短距離ではない）は同相、パターンＢ，Ｃに対
して右上側に隣接するパターン（最短距離ではない）は
同相となるように位相シフタを配置している。
ンＢ，Ｃと最短距離ｘで対向しており、パターンＡを通
過する光に対してパターンＢ，Ｃを通過する光が逆位相
となるように、パターンＢ，Ｃに位相シフタを配置して
いる。さらに、パターンＡに対し左下側に隣接するパタ
ーン（最短距離ではない）は同相、パターンＢ，Ｃに対
して右上側に隣接するパターン（最短距離ではない）は
同相となるように位相シフタを配置している。
【００２４】図１（ａ）のシフタ配置によれば、最近接
するパターン同士が常に逆相の配置となるため、パター
ンの光強度プロファイルをシャープに立てることがで
き、微細なホールパターン間の分離が可能になる。
するパターン同士が常に逆相の配置となるため、パター
ンの光強度プロファイルをシャープに立てることがで
き、微細なホールパターン間の分離が可能になる。
【００２５】図１（ｂ）は、位相シフタ形状についての
変形適用例である。位相シフタは、図１（ａ）のように
個々のホールパターンにそれぞれ形成しても良いが、図
１（ｂ）に示すように、同相となる領域全体に配置して
も良い。このようにすれば、１つの位相シフタの面積は
大きくなり、数は少なくなり、その結果として位相シフ
タ形成のためのリソグラフィが容易となる。
変形適用例である。位相シフタは、図１（ａ）のように
個々のホールパターンにそれぞれ形成しても良いが、図
１（ｂ）に示すように、同相となる領域全体に配置して
も良い。このようにすれば、１つの位相シフタの面積は
大きくなり、数は少なくなり、その結果として位相シフ
タ形成のためのリソグラフィが容易となる。
【００２６】このように本参考例によれば、従来は位相
シフトマスクの適用が困難であったコンタクトホールな
どのデバイスパターンに対しても、十分な解像度と焦点
深度を実現できる。この結果、より高密度かつ高性能な
半導体デバイスを実現することができる。また、位相シ
フトマスクを適用することで、露光装置の性能を極限ま
で引き出すことが可能になるため、より安価な装置を用
いた製造が可能になり、高密度かつ高性能な半導体デバ
イスを安価に実現することが可能になる。
シフトマスクの適用が困難であったコンタクトホールな
どのデバイスパターンに対しても、十分な解像度と焦点
深度を実現できる。この結果、より高密度かつ高性能な
半導体デバイスを実現することができる。また、位相シ
フトマスクを適用することで、露光装置の性能を極限ま
で引き出すことが可能になるため、より安価な装置を用
いた製造が可能になり、高密度かつ高性能な半導体デバ
イスを安価に実現することが可能になる。
【００２７】（第２の参考例） 図２（ａ）は、１／４ピッチアレイ方式のＤＲＡＭセル
のビット線コンタクトパターンに位相シフタを配置した
様子を示す。パターンＤは、パターンＥ，Ｆと最短距離
ｙで対向しており、パターンＥ，Ｆを透過する光に対し
て、パターンＤを透過する光が逆位相となるように、パ
ターンＤに位相シフタを配置している。図２（ｂ）は、
位相シフタ配置の変形適用例であり、最短距離で対向す
るパターンを逆位相にすることに加え、同一ラインが同
相となるようにしている。
のビット線コンタクトパターンに位相シフタを配置した
様子を示す。パターンＤは、パターンＥ，Ｆと最短距離
ｙで対向しており、パターンＥ，Ｆを透過する光に対し
て、パターンＤを透過する光が逆位相となるように、パ
ターンＤに位相シフタを配置している。図２（ｂ）は、
位相シフタ配置の変形適用例であり、最短距離で対向す
るパターンを逆位相にすることに加え、同一ラインが同
相となるようにしている。
【００２８】（第３の参考例） 図３は、１／２ピッチアレイ方式のＤＲＡＭセルの蓄積
電極コンタクトパターンに位相シフタを配置した様子を
示す。パターンＨ，Ｉと最短距離ｘで対向しているパタ
ーンＧを透過する光が逆位相となるように、パターンＧ
に位相シフタを配置している。パターンＫ，Ｊとの距離
ｚは十分に離れているため、同位相で構わない。この場
合も、同じラインを同位相とするために、位相シフタの
配置が容易となる。
電極コンタクトパターンに位相シフタを配置した様子を
示す。パターンＨ，Ｉと最短距離ｘで対向しているパタ
ーンＧを透過する光が逆位相となるように、パターンＧ
に位相シフタを配置している。パターンＫ，Ｊとの距離
ｚは十分に離れているため、同位相で構わない。この場
合も、同じラインを同位相とするために、位相シフタの
配置が容易となる。
【００２９】（第４の参考例） 図４（ａ）は、本発明の第４の参考例に係わる露光用マ
スクを説明するためのもので、１／２ピッチアレイ方式
のＤＲＡＭセルのトレンチキャパシタパターンに位相シ
フタを配置した様子を示している。パターンＬ，Ｍ，
Ｎ，Ｏの重心位置間隔が最短距離ｘであるパターンＬ‐
Ｍ間が逆位相となるように、パターンＬに位相シフタを
配置している。パターンＬ‐Ｎ、Ｌ‐Ｏとの重心間距離
ｚは ｚ＞ｘ であるため、同位相で構わない。ここで、最短距離では
なく重心間距離ｚで左右方向に隣接するパターンを同位
相としているので、２列毎に位相シフタを連続して形成
することができる。この場合、複数のパターンで位相シ
フタを連続して形成することができるので、位相シフタ
の配置が容易となる。
スクを説明するためのもので、１／２ピッチアレイ方式
のＤＲＡＭセルのトレンチキャパシタパターンに位相シ
フタを配置した様子を示している。パターンＬ，Ｍ，
Ｎ，Ｏの重心位置間隔が最短距離ｘであるパターンＬ‐
Ｍ間が逆位相となるように、パターンＬに位相シフタを
配置している。パターンＬ‐Ｎ、Ｌ‐Ｏとの重心間距離
ｚは ｚ＞ｘ であるため、同位相で構わない。ここで、最短距離では
なく重心間距離ｚで左右方向に隣接するパターンを同位
相としているので、２列毎に位相シフタを連続して形成
することができる。この場合、複数のパターンで位相シ
フタを連続して形成することができるので、位相シフタ
の配置が容易となる。
【００３０】図４（ｂ）は、位相シフタ配置の変形適用
例であり、重心間距離ｚの隣接パターンも逆位相とした
ものである。
例であり、重心間距離ｚの隣接パターンも逆位相とした
ものである。
【００３１】（第５の参考例） 図５（ａ）は、１／３ピッチアレイ方式のＤＲＡＭセル
の蓄積電極コンタクトパターンに位相シフタを配置した
様子を示す。最短距離ｘで対向しているパターンＰ，Ｑ
を透過する光が逆位相となるように、パターンＰに位相
シフタを配置している。この場合も、最短距離ではない
間隔で隣接するパターンを同位相としているので、位相
シフタの配置が容易になる利点がある。
の蓄積電極コンタクトパターンに位相シフタを配置した
様子を示す。最短距離ｘで対向しているパターンＰ，Ｑ
を透過する光が逆位相となるように、パターンＰに位相
シフタを配置している。この場合も、最短距離ではない
間隔で隣接するパターンを同位相としているので、位相
シフタの配置が容易になる利点がある。
【００３２】図５（ｂ）は位相シフタ配置の変形適用例
である。さらに、図６も位相シフタ配置の変形適用例で
ある。
である。さらに、図６も位相シフタ配置の変形適用例で
ある。
【００３３】（第６の参考例） 図７に、１／３ピッチアレイ方式のＤＲＡＭセルのビッ
ト線コンタクトパターンに位相シフタを配置した様子を
示す。最短距離ｘで対向しているパターンＲ‐Ｓを通過
する光、更にはパターンＲ‐Ｔを通過する光が逆位相と
なるように、パターンＲに位相シフタを配置している。
ト線コンタクトパターンに位相シフタを配置した様子を
示す。最短距離ｘで対向しているパターンＲ‐Ｓを通過
する光、更にはパターンＲ‐Ｔを通過する光が逆位相と
なるように、パターンＲに位相シフタを配置している。
【００３４】（第１の実施形態） 図８（ａ）は、本発明の第１の実施形態に係わる露光用
マスクを説明するためのもので、１／４ピッチアレイ方
式のＤＲＡＭセルの蓄積電極パターンに位相シフタを配
置した様子を示している。
マスクを説明するためのもので、１／４ピッチアレイ方
式のＤＲＡＭセルの蓄積電極パターンに位相シフタを配
置した様子を示している。
【００３５】本実施形態は、下地配線であるビット線１
２に挟まれて配置されたパターンＶ，Ｕに対しビット線
１２の同じ側の隣接パターンＶ，Ｗの分離を優先したも
のである。即ち、ビット線１２を挟んで対向するパター
ン対を透過する光が同位相となり、ビット線１２に対し
て同じ側に位置するパターン対を透過する光が逆位相と
なるように、例えばパターンＵ，Ｖに位相シフタを配置
している。
２に挟まれて配置されたパターンＶ，Ｕに対しビット線
１２の同じ側の隣接パターンＶ，Ｗの分離を優先したも
のである。即ち、ビット線１２を挟んで対向するパター
ン対を透過する光が同位相となり、ビット線１２に対し
て同じ側に位置するパターン対を透過する光が逆位相と
なるように、例えばパターンＵ，Ｖに位相シフタを配置
している。
【００３６】この場合、ビット線１２を挟んで対向して
いるパターンＵ，Ｖは同位相であるが、これらの分離が
不完全になった場合にも、ホール形成をビット線１２に
対して自己整合的に行うことで、パターンＵ，Ｖ間のシ
ョートを回避することができる。
いるパターンＵ，Ｖは同位相であるが、これらの分離が
不完全になった場合にも、ホール形成をビット線１２に
対して自己整合的に行うことで、パターンＵ，Ｖ間のシ
ョートを回避することができる。
【００３７】図８（ｂ）は、位相シフタ配置の変形適用
例であり、同一列を同位相としている。
例であり、同一列を同位相としている。
【００３８】図９は図８の変形例であり、図９（ａ）は
図８（ａ）におけるパターンＵ，Ｖを連結したもの、図
９（ｂ）は図８（ｂ）におけるパターンＵ，Ｖを連結し
たものである。このようにパターンを連結することによ
り、位相シフタの配置が容易になる。
図８（ａ）におけるパターンＵ，Ｖを連結したもの、図
９（ｂ）は図８（ｂ）におけるパターンＵ，Ｖを連結し
たものである。このようにパターンを連結することによ
り、位相シフタの配置が容易になる。
【００３９】（第２の実施形態） 図１０（ａ）は、本発明の第２の実施形態に係わる露光
用マスクを説明するためのもので、１／２ピッチアレイ
方式のＤＲＡＭセルの埋め込みプラグ形成のためのホー
ルパターンに位相シフタを配置した様子を示している。
用マスクを説明するためのもので、１／２ピッチアレイ
方式のＤＲＡＭセルの埋め込みプラグ形成のためのホー
ルパターンに位相シフタを配置した様子を示している。
【００４０】本実施形態では、同一の素子領域に接続さ
れるパターンは共に同位相であり、隣接した素子領域に
接続されるパターンとは逆位相となっている。さらに、
下地配線としてのゲート電極に挟まれて隣接配置された
パターンは同相、ゲート電極同じ側の隣接パターンは逆
相となっている。
れるパターンは共に同位相であり、隣接した素子領域に
接続されるパターンとは逆位相となっている。さらに、
下地配線としてのゲート電極に挟まれて隣接配置された
パターンは同相、ゲート電極同じ側の隣接パターンは逆
相となっている。
【００４１】具体的には、同一の素子領域３０に接続さ
れているパターン３１，３２，３３に位相シフタが配置
されており、隣接した素子領域４０に接続されているパ
ターン４１，４２，４３のパターン群と逆位相になって
いる。
れているパターン３１，３２，３３に位相シフタが配置
されており、隣接した素子領域４０に接続されているパ
ターン４１，４２，４３のパターン群と逆位相になって
いる。
【００４２】このようなシフタ配置を用いることで、異
なる素子領域間で埋め込みプラグがショートする不良を
回避することができる。一つの素子領域３０に接続され
ているパターン３１，３２，３３は全て同位相である
が、図１０（ｂ）に示すように、ゲート電極（ワード
線）５０に対して自己整合的にホール形成を行うこと
で、ホール間のショートを回避することができる。
なる素子領域間で埋め込みプラグがショートする不良を
回避することができる。一つの素子領域３０に接続され
ているパターン３１，３２，３３は全て同位相である
が、図１０（ｂ）に示すように、ゲート電極（ワード
線）５０に対して自己整合的にホール形成を行うこと
で、ホール間のショートを回避することができる。
【００４３】図１１（ａ）は図１０（ａ）の変形例であ
り、図１０（ａ）におけるパターン３１，３２，３３等
を連結し、位相シフタを逆Ｔ字型パターンで形成するこ
とも可能である。この場合、１つの位相シフタの面積が
大きくなり、かつその数が少なくなるので、位相シフタ
形成のためのリソグラフィが容易となる。
り、図１０（ａ）におけるパターン３１，３２，３３等
を連結し、位相シフタを逆Ｔ字型パターンで形成するこ
とも可能である。この場合、１つの位相シフタの面積が
大きくなり、かつその数が少なくなるので、位相シフタ
形成のためのリソグラフィが容易となる。
【００４４】図１１（ｂ）は、図１１（ａ）の変形例で
あり、逆Ｔ字型パターンの一部を延ばしたものである。
あり、逆Ｔ字型パターンの一部を延ばしたものである。
【００４５】（第３の実施形態） 図１２（ａ）は、本発明の第３の実施形態に係わる露光
用マスクを説明するためのもので、１／３ピッチアレイ
方式のＤＲＡＭセルの埋め込みプラグ形成のためのホー
ルパターンに位相シフタを配置した様子を示している。
用マスクを説明するためのもので、１／３ピッチアレイ
方式のＤＲＡＭセルの埋め込みプラグ形成のためのホー
ルパターンに位相シフタを配置した様子を示している。
【００４６】本実施形態では、同一の素子領域パターン
に接続される一連のホールパターンを透過する光が同位
相となり、隣接して異なる素子領域パターンに接続され
る一連のホールパターンを透過する光が逆位相となるよ
うに位相シフタが配置されている。
に接続される一連のホールパターンを透過する光が同位
相となり、隣接して異なる素子領域パターンに接続され
る一連のホールパターンを透過する光が逆位相となるよ
うに位相シフタが配置されている。
【００４７】図１２（ｂ）は、位相シフタ配置の変形適
用例であり、同一素子領域パターンに接続される一連の
ホールパターンが同位相であるのは図１２（ａ）と同じ
であるが、隣接する素子領域パターン間では、ライン方
向に同位相で列方向に逆位相となっている。この場合、
ライン方向には隣接する素子領域間のホールパターンの
分離が不利になるものの、位相シフタの配置が容易にな
る利点がある。
用例であり、同一素子領域パターンに接続される一連の
ホールパターンが同位相であるのは図１２（ａ）と同じ
であるが、隣接する素子領域パターン間では、ライン方
向に同位相で列方向に逆位相となっている。この場合、
ライン方向には隣接する素子領域間のホールパターンの
分離が不利になるものの、位相シフタの配置が容易にな
る利点がある。
【００４８】（第４の実施形態） 図１３は、下地配線７１〜７５に対するコンタクトホー
ルパターンに位相シフタを配置した実施形態を示す。同
一の端子（配線）に接続されているパターン毎に透過光
が同位相になるように位相シフタが配置されており、隣
接した端子（配線）に接続されているコンタクトパター
ン群と逆位相になっている。
ルパターンに位相シフタを配置した実施形態を示す。同
一の端子（配線）に接続されているパターン毎に透過光
が同位相になるように位相シフタが配置されており、隣
接した端子（配線）に接続されているコンタクトパター
ン群と逆位相になっている。
【００４９】本実施形態は異なる端子に接続されるコン
タクトホールの分離を優先した例であり、このシフタ配
置により、コンタクトホールを介した配線間のショート
を回避することができる。なお、同一端子に接続された
コンタクトパターン同士は同位相となるが、これらのホ
ール間の分離が不完全であった場合にも、接続されてい
る端子が同一電圧であるため、何等問題を生じることは
無い。
タクトホールの分離を優先した例であり、このシフタ配
置により、コンタクトホールを介した配線間のショート
を回避することができる。なお、同一端子に接続された
コンタクトパターン同士は同位相となるが、これらのホ
ール間の分離が不完全であった場合にも、接続されてい
る端子が同一電圧であるため、何等問題を生じることは
無い。
【００５０】なお、本発明は上述した各実施形態に限定
されるものではない。実施形態に示した位相シフタの配
置方法は、デバイスパターンとの相対的な位置関係に意
味があり、実施形態に示したレイヤに限定されるもので
はない。また、島状のパターンを有したマスクとネガ型
レジストを組み合わせることで残しパターンを形成で
き、ポジ型レジストを組み合わせることでホールパター
ンを形成することができ、レジストとの組み合わせは問
わない。また、位相シフタとしては、スタックタイプ，
トレンチタイプのいずれも使用することができる。
されるものではない。実施形態に示した位相シフタの配
置方法は、デバイスパターンとの相対的な位置関係に意
味があり、実施形態に示したレイヤに限定されるもので
はない。また、島状のパターンを有したマスクとネガ型
レジストを組み合わせることで残しパターンを形成で
き、ポジ型レジストを組み合わせることでホールパター
ンを形成することができ、レジストとの組み合わせは問
わない。また、位相シフタとしては、スタックタイプ，
トレンチタイプのいずれも使用することができる。
【００５１】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
で、種々変形して実施することができる。
【００５２】
【発明の効果】以上詳述したように本発明によれば、最
適な位相シフタ配置によって、ホールパターンに対して
もより精密なデバイスパターンの形成を可能にする露光
用マスクを実現することが可能となる。
適な位相シフタ配置によって、ホールパターンに対して
もより精密なデバイスパターンの形成を可能にする露光
用マスクを実現することが可能となる。
【図１】第１の参考例を説明するためのもので、１／４
ピッチアレイ方式のＤＲＡＭセルの蓄積電極コンタクト
パターンに位相シフタを配置した様子を示す図。
ピッチアレイ方式のＤＲＡＭセルの蓄積電極コンタクト
パターンに位相シフタを配置した様子を示す図。
【図２】第２の参考例における位相シフタ配置の様子を
示す図。
示す図。
【図３】第３の参考例における位相シフタ配置の様子を
示す図。
示す図。
【図４】第４の参考例における位相シフタ配置の様子を
示す図。
示す図。
【図５】第５の参考例における位相シフタ配置の様子を
示す図。
示す図。
【図６】図５の変形例を示す図。
【図７】第６の参考例における位相シフタ配置の様子を
示す図。
示す図。
【図８】第１の実施形態における位相シフタ配置の様子
を示す図。
を示す図。
【図９】図８の変形例を示す図。
【図１０】第２の実施形態における位相シフタ配置の様
子を示す図。
子を示す図。
【図１１】図１０の変形例を示す図。
【図１２】第３の実施形態における位相シフタ配置の様
子を示す図。
子を示す図。
【図１３】第４の実施形態における位相シフタ配置の様
子を示す図。
子を示す図。
【図１４】従来の位相シフタ配置の例を示す図。
【図１５】レベンソン方式の原理を従来法と比較して示
す図。
す図。
１０…透過部パターン １１…シフタ配置部 １２…ビット線 ３０，４０…素子領域 ３１，３２，３３，４１，４２，４３…パターン ５０…ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 新木 晶子 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (56)参考文献 特開 平６−110194（ＪＰ，Ａ) Ｔ．Ｋａｇａ，Ａ ０．29ｕｍ２ Ｍ ＩＭ−ＣＲＯＷＮ Ｃｅｌｌ ａｎｄ Ｐｒｏｃｅｓｓ Ｔｅｃｈｎｏｌｏｇｉ ｅｓ ｆｏｒ １−Ｇｉｇａｂｉｔ Ｄ ＲＡＭｓ，Ｔｅｃｈｎｉｃａｌ Ｄｉｇ ｅｓｔ ｏｆ Ｉｎｔｅｒｎａｔｉｏｎ ａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ ｓ Ｍｅｅｔｉｎｇ，927−929 (58)調査した分野(Int.Cl.7，ＤＢ名) G03F 1/00 - 1/16 H01L 21/027
Claims (5)
- 【請求項１】周期的に配置された島状の光透過部パター
ンと、それを取り巻く遮光部を有する露光用マスクにお
いて、 任意の下地配線層に対して、該配線層を挟んで対向する
パターン対を透過する光が同位相となり、前記配線層に
対して同じ側に位置するパターン対を透過する光が逆位
相となるように位相シフタ層が配置されていることを特
徴とする露光用マスク。 - 【請求項２】周期的に配置された島状の光透過部と、そ
れを取り巻く遮光部を有する露光用マスクにおいて、 前記光透過部はホールパターンを成すものであり、同一
の島状下地パターンに接続される一連のホールパターン
を透過する光が同位相となり、隣接して異なる島状下地
パターンに接続される一連のホールパターンを透過する
光が逆位相となるように位相シフタ層が配置されている
ことを特徴とする露光用マスク。 - 【請求項３】ランダムに配置された島状の光透過部と、
それを取り巻く遮光部を有する露光用マスクにおいて、 前記光透過部はホールパターンを成すものであり、同一
の端子に接続される一連のホールパターンを透過する光
が同位相となり、隣接して異なる端子に接続される一連
のホールパターンを透過する光が逆位相となるように位
相シフタ層が配置されていることを特徴とする露光用マ
スク。 - 【請求項４】前記下地配線層を挟んで対向すると共に透
過光が同位相となるパターン対を連結して一つの光透過
部パターンに形成したことを特徴とする請求項１記載の
露光用マスク。 - 【請求項５】請求項１〜３の何れかに記載の露光用マス
クを用い、該マスクのパターンを試料上に形成されたレ
ジストに露光することにより、該試料上に所望パターン
を形成することを特徴とするパターン形成方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26586295A JP3278558B2 (ja) | 1995-10-13 | 1995-10-13 | 露光用マスクとパターン形成方法 |
| US08/729,281 US5783336A (en) | 1995-10-13 | 1996-10-10 | Mask for exposure |
| DE19642050A DE19642050A1 (de) | 1995-10-13 | 1996-10-11 | Belichtungsmaske |
| KR1019960045500A KR100226595B1 (ko) | 1995-10-13 | 1996-10-12 | 노광용 마스크 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26586295A JP3278558B2 (ja) | 1995-10-13 | 1995-10-13 | 露光用マスクとパターン形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09106062A JPH09106062A (ja) | 1997-04-22 |
| JP3278558B2 true JP3278558B2 (ja) | 2002-04-30 |
Family
ID=17423127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26586295A Expired - Fee Related JP3278558B2 (ja) | 1995-10-13 | 1995-10-13 | 露光用マスクとパターン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3278558B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW365654B (en) * | 1997-07-01 | 1999-08-01 | Matsushita Electronics Corp | Electronic device phase shift mask and method using the same |
| DE19946991C1 (de) * | 1999-09-30 | 2003-08-07 | Infineon Technologies Ag | Verfahren zur Erzeugung von Phasenmasken beim automatisierten Entwurf von integrierten Schaltkreisen |
-
1995
- 1995-10-13 JP JP26586295A patent/JP3278558B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| Ｔ．Ｋａｇａ，Ａ ０．２９ｕｍ２ ＭＩＭ−ＣＲＯＷＮ Ｃｅｌｌ ａｎｄ Ｐｒｏｃｅｓｓ Ｔｅｃｈｎｏｌｏｇｉｅｓ ｆｏｒ １−Ｇｉｇａｂｉｔ ＤＲＡＭｓ，Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ，９２７−９２９ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09106062A (ja) | 1997-04-22 |
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