JPH0212541A - コンピユーテイング・システム及びその動作方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分寿 本発明は、メモリ制御装置の分野に関し、具体的には、
広い範囲の動作特性をもつ動的ランダム・アクセス・メ
モリに使用するメモリ制御装置を含むコンビニ−ティン
グ・システムに関する。特に、本発明は、サイクルの持
続時間がメモリの種類及びメモリ要求の発生源に応じて
動的に決定される制御信号を、メモリに供給することに
関する。

Ｂ、従来技術及びその問題点 動的ランダム・アクセス・メモリ（ＲＡＭ）の順序づけ
を制御するために必要な柔軟性をもたらすのに、しばし
ば状態マシンが使用される。状態マシンは、大規模集積
（ＬＳＩ）モジュールでサイクル毎に様々な機能を制御
するために広く使用されている。状態マシンは、メモリ
制御装置、バス制御装置、単なるプロセッサなどに使用
される。

その価値は、設計時に内部／外部信号及び条件を考慮す
る柔軟性をもつことにある。柔軟性の組込みは、外部入
力を検査し、あるいは複数のシーケンスをプログラミン
グし、それらの中で選択することによって実施できる。

しかし、必要なシーケンスの選択が常に可能というわけ
ではない。たとえば、メモリ制御装置は、状態マシンの
設計時には利用できないメモリ・モジュールを扱わなけ
ればならないことがある。

モジュール中に柔軟性をもたらす１つの方法は、状態マ
シンにメモリ・アレイからそのマイクロ命令を受は取ら
せることである。その後、状態マシンの状態列に変更が
必要なとき、メモリ・アレイにロードする。モジュール
を最終的設計で定位置に配置した状態で、アレイにロー
ドできる。残念ながら、この柔軟性は、ただでは得られ
ない。メモリ・アレイはチップ面積の点でしばしば高価
になり、またメモリにロードする手段を設けなければな
らない。柔軟性がもっと僅かでも十分な場合には、もっ
と単純な解決方法が望ましい。

たとえば、メモリ制御装置状態マシンでは、必要な柔軟
性はそれほど大きくなく、いくつかの信号（ＲＡＳ％Ｃ
ＡＳ等）が活動状態にある時間の長さ、及び信号間の関
係に対する制御だけで十分である。通常、レジスタは、
使用中のメモリ・モジュールに合わせるため複数の事前
定義経路のどれを選択するかを記述する少数のビットを
含む。

実際、少数の経路だけが定義され、それで複数のＲＡＭ
速度（メモリ制御部品が導入されるときの「標準」速度
）に対応できる。この方法では、制御装置は、より迅速
なメモリ・モジュールを最も効率的に扱うことができな
い。

メモリ制御装置を特徴とする特許は多数あり、それぞれ
いくつかの利点と欠点をもつ。以下に幾つかのそうした
特許について記述するが、そのどれも同時に異なる速度
のＲＡＭを選択することはできない。

サデム（Ｔｈａｄｅｍ）等による米国特許第４６９１２
８９号は、表示メモリと、制御装置を制御するのに使用
されるマイクロプロセッサの間、及び表示メモリからＣ
ＲＴモニタへのデータの転送を可能にするビデオ・シス
テム制御装置に関する。転送動作は、ムーア（１４ｏｏ
ｒｅ）またはミーリー（Ｍｅａｌｙ）状態マシンとして
構成できるカスケード形に接続された複数の標準セルで
構成された状態マシンを介して、ビデオ・システム制御
装置によって制御される。各状態マシンは、タイミング
信号が印加されると、所定の出力が各標準セルの出力部
に現われるというプログラマブル論理アレイをもつ。

論理手段は、マシンがムーア型かミーリー型かに応じて
、プログラマブル論理アレイの出力を論理的に操作して
、その特定のセルの状態出力を獲得する。

シュローフｙ　（Ｓｅｈｒｏｆｅｒ）の米国特許第４６
８２２８４号には、メモリ上で要求を実行させるためメ
モリを使用するユニットからメモリ装置に出された読取
り要求及び書込み要求を記憶する待ち行列と、その待ち
行列を管理する回路を含む、コンピュータのメモリ副制
御装置が記載されている。

その待ち行列が空で、実行装置が実行要求を受は取る準
備ができているときは、使用ユニットからの要求は待ち
行列を迂回する。その要求は、実行装置が直接受は取り
、待ち行列には記憶されない。

それ以外の場合は、待ち行列管理回路が、要求を待ち行
列に記憶し、記憶された要求の妥当性検査の結果を待つ
。要求が無効であることがわかった場合、一般に、管理
回路は、待ち行列からその要求を廃棄し、次の受信要求
を記憶できるように、その無効要求を記憶する待ち行列
の位置を解放する。無効要求は、次の受信要求によって
重ね書きされる。

フリーダ−（Ｆｒｉｅｄｅｒ）等の米国特許第４３５４
２２５号には、主メモリ、様々なアドレス及びデータ構
造が可能な方式で主メモリにアクセスする主記憶制御装
置、及び制御装置に接続された主記憶バスを含む、能動
的で知能的な主記憶装置を含む、データ処理システムが
記載されている。第１の形式の少なくとも１つのプロセ
ッサが、主記憶バスに接続されている。これは、入出力
その他の動作を実行する補助プロセッサである。第２の
形式の少なくとも１つのプロセッサも主記憶バスに接続
されている。これは命令を取り出し、復号し、実行する
実行プロセッサである。補助プロセッサと実行プロセッ
サのすべであるいは一部が異なっていてもよい。システ
ムの構成と監視を開始する監視プロセッサが、主記憶バ
スに接続されている。

通信バスが、第１及び第２の形式のプロセッサと管理プ
ロセッサに接続されている。診断バスが、監視プロセッ
サを第１及び第２の形式の各プロセッサに接続する。入
出力バス群が、監視プロセッサと各補助プロセッサに接
続されている。少なくとも１つの装置とそれに関連する
装置制御装置を、入出力バス群に接続できる。少なくと
も１つのメモリ・アクセス制御装置を、主記憶バスと入
出力バス群の間に接続できる。

Ｃ１問題点を解決するための手段 本発明の目的は、改良型メモリ制御装置を含むコンピユ
ーテイング◆システムを提供することにある。

本発明の目的には、メモリ制御の順序づけの速度が、ア
クセスされるメモリ・バンクによって部分的に決定され
る、改良型メモリ制御装置を提供することも含まれる。

本発明の目的には、メモリ制御の順序づけの速度が、ア
クセスされるメモリ・バンクによって部分的に決定され
る、改良型メモリ制御装置を提供することも含まれる。

本発明の目的には、メモリ制御の順序づけの速度が、メ
モリ・アクセスの発生源によって部分的に決定される、
改良型メモリ制御装置を提供することも含まれる。

本発明の目的には、メモリ制御の順序づけの速度が、ア
クセスされるメモリの形式によって部分的に決定される
、改良型メモリ制御装置を提供することも含まれる。

本発明の目的には、動的ＲＡＭの多くの異なる形式と速
度をサポートできるようにＲＡＳプリチャージ時間、Ｃ
ＡＳプリチャージ時間、ＲＡＳアクセス時間及びＣＡＳ
開始時間の長さが個別に設定できる、動的メモリ制御装
置を提供することも含まれる。

本発明の目的には、メモリ制御の順序づけの速度を、メ
モリ制御装置モジュールのシステム・クロックと合致す
るように修正できる、動的メモリ制御装置を提供するこ
とも含まれる。

本発明の目的には、状態マシン制御レジスタが個々の状
態ごとに様々な状態を含めることを選択する、動的メモ
リ制御装置を提供することも含まれる。

本発明によると、ある種の設計では必要な柔軟性が限ら
れていることが認識される。追加の経路を利用するので
はなく、クリティカルな時点で追加の状態が含まれる。

状態マシンには、これら追加の状態が発生する場所を選
択するレジスタが設けられている。本発明の最も単純な
構成では、レジスタの各ビットが、戦略的に配置された
特定の状態が異なる順序で発生するかどうかを選択する
。

実際には、そのために、信号上の追加の遅延、メモリ・
モジュール上のより長いアクセス時間などが可能になる
。より複雑なケースでは、レジスタのビットが特定の状
態にどのぐらい留まるかを示す。その遅延は、ある時点
でアクセスされるメモリの形式と要求の発生源に応じて
、メモリ制御装置によって動的に決定される。

広い範囲の動作特性をもつ動的ＲＡＭを扱うことができ
る、フレキシブル動的メモリ制御Ｈａが示される。そう
した特性には、様々なメモリ機能、様々な動作速度及び
メモリの用途が含まれる。状態マシンでは、特殊なレジ
スタを利用して、動作の順序やどのぐらい長い遅延を挿
入しなければならないかを制御する。遅延は、ある時点
でアクセスされるメモリの形式と要求の発生資源に応じ
て、メモリ制御装置によって動的に決定される。

本発明の目的には、動的ＲＡＭの順序づけを制御する柔
軟性の高いメモリ制御装置を提供することも含まれる。

状態マシンを利用して、多数のパラメータに対する制御
を強化する。パラメータの選択は、アクセスされるＲＡ
Ｍのバンクとメモリ・アクセスのソースに基づいて行な
われる。これは、通常必要とされているよりも少ない数
のゲートを必要とする回路で実施される。

フレキシブル・メモリ状態マシンを動的メモリ制御装置
として利用すると、利用可能なメモリ制御装置でこれま
でに得られたよりも柔軟性を高めることができる。行ア
ドレス・ストローブ（ＲＡＳ）と列アドレス・ストロー
ブ（ＣＡＳ）に関するメモリ属性が設定可能になった。

このため、メモリ・アクセスの速度を変更することが可
能になる。変更できるパラメータには、次のものがある
。

！、ＲＡＳプリチャージ時間−−活動状態にあるＲＡＳ
間の時間が設定可能である。

２、ＣＡＳプリチャージ時間−一活動状態にあるＣＡＳ
間の時間が設定可能である。

３、ＲＡＳアクセス時間−−ＲＡＳが最初に活動状態に
なったときから有効読取りデータが利用可能になるまで
、または書込みが完了するまでの時間が設定可能である
。

４、ＣＡＳアクセス時間−−ＣＡＳが最初に活動状態に
なったときから有効読取りデータが利用可能になるまで
、または書込みが完了するまでの時間が設定可能である
。

５、ＣＡＳ開始時間−一メモリ・サイクルの開始からＣ
ＡＳが活動状態になるまでの時間が設定可能である（パ
リティ生成、データ・バッファなどの余分のデータ・セ
ットアツプ時間が可能になる）。

Ｄ、実施例 第１図は、プログラマブルＣＡＳアクセス時間、ＣＡＳ
プリチャージ時間及びＣＡＳ開始時間を示す状態図であ
る。円の中のＣの値は、その状態のときのＣＡＳの値を
表わす。この図では、Ｃ＝１はＣＡＳが非活動状態であ
ることを示し、Ｃ＝０はＣＡＳが活動状態であることを
示す。文字Ａ１Ｂ１Ｃ及びＤは、状態マシン制御レジス
タの個々のビットを表わす。ピッ）Ａが１の場合、余分
のＣＡＳプリチャージ状態が追加される。ピッ）Ｂは、
ＣＡＳの開始を遅延させる。ビットＣとＤは、ＣＡＳア
クセス時間の１を変化させる。ビットＡとＢは同じ効果
をもつように思われるが、状態マシンの入口点（入口１
と２）によってどちらを使うかが決まる。ページ・モー
ドのときは、入口１から状態マシンに入るので、ＣＡＳ
はプリチャージされなければならない。しかし、メモリ
がページ・モードでない場合、入口２から状態マシンに
入り、ＣＡＳプリチャージは必要でない。しかし、デー
タ・セットアツプ時間を設けるために、ＣＡＳ活動時間
の開始を遅延させることが依然として必要なことがある
。

本発明により、メモリ・アクセスの「スタイル」を変更
することもできる。サポートされるメモリのスタイルに
は次のものがある。

１、インターリーブ・メモリ・バンク ２、ビデオ・メモリ ３、高速ページ・モード ４、標準ページ・モード ５、静的コラム・モード θ、ニブル・モード 本発明によれば、速度パラメータ及びスタイルを、次の
２つのファクタに基づいて個別に設定することができる
。

１、アクセスされるメモリ・バンクー−複数の異なるメ
モリ・バンクを同じメモリ制御装置で制御でき（ビデオ
ＲＡＭ、静的コラム・モードなど）、最適の性能を維持
するため、各バンクごとにメモリ・アクセスが変更され
る。

２、メモリ要求の発生源−一要求発生源が異なると、ア
クセスにも影響を及ぼす（ＣＡＳアクセス時間を有効に
増加させる余分のデータ保持時間が必要となるなど）。

第２図は、アクセスされるメモリ・バンク及びメモリ要
求の発生源に応じて本発明のメモリ制御装置が生成する
制御信号を示すタイミング図である。アドレス信号、Ｒ
ＡＳ信号、ＣＡＳ信号及びデータ信号が図示されている
。ＲＡＳのアクセス時間とプリチャージ時間、ＣＡＳの
アクセス時間とプリチャージ時間及びＣＡＳのアクセス
時間とプリチャージ時間並びに他の制御機能を変更する
には、制御信号のサイクル時間をどのように動的に修正
すればよいかについて、以下の図を参照して詳しく説明
する。

第２図で、矢印２０は、アドレス線Ａ上に列アドレスが
出力された後に、ＣＡＳＡ活動状態の立上りが発生しな
ければならないことを示す。矢印２１は同様に、ＣＡＳ
Ｂ活動状態の立上りが、アドレス線Ｂ上の列アドレスに
どのように追従しなければならないかを示す。矢印２２
は、ＣＡＳアドレス線Ａ上のアドレスが次の値、この場
合はｌに設定されるまで、Ａ活動状態の後続の立上りが
発生してはならないことを示す。括弧内の数は、要求端
末に感知されるアドレスを表わす。２つのメモリ・バン
クがインターリーブされているので、バンクＡのメモリ
・アドレス０は要求側アドレス０に対応し、バンクＢの
メモリ・アドレス０は要求側アドレス１である。同様に
、バンクＡのメモリ・アドレス１は要求側アドレス２に
対応し、バンクＢのメモリ・アドレス１は要求側アドレ
ス３である。矢印２３ないし２８は、ＣＡＳ活動状態の
立上りとメモリ・データ出力の関係を示す。これがＣＡ
Ｓアクセス時間である。具体的には、矢印２３は、ＣＡ
ＳＡ活動状態の最初の立上りとＣＡＳアクセス時間から
、データ０が得られることを示す。矢印３０及び３１は
、ＲＡＳ活動状態の立上りからデータが利用できるよう
になるまでの時間を示す。これがＲＡＳアクセス時間で
ある。

具体的には、矢印３０は、バンクＡのＲＡＳアクセス時
間を示し、矢印３１は、バンクＢのＲＡＳアクセス時間
を示す。矢印３２と３３は、ＣＡＳプリチャージ時間、
すなわちＣＡＳが非活動状態になったときから再び活動
化できるまでの時間を示す。矢印４０は、ＲＡＳプリチ
ャージ時間、すなわちＲＡＳが非活動状態になったとき
からＲＡＳが再び活動化できるまでの時間を示す。矢印
４１は、ＲＡＳが活動状態にある時間の長さを示し、こ
れは第４図のＲＡＳ活動時間カウンタ２１０によって制
御される。このことについては、後で詳しく説明する。

次に、メモリ制御装置が使用される代表的なシステムを
図示した第３図を参照する。システムは、メモリ要求の
複数の発生源１００−１０４、フレキシブル・メモリ制
御装置１１０１複数のメモリ・バンク１２０−１２３を
含む。

マイクロプロセッサ１００は、データ更新、命令取出し
及びマイクロプロセッサの他の代表的な動作の一部とし
てメモリの読取り及び書込みのためにメモリ要求を生成
する。これらの要求は、読取り及び書込みの形であり、
読取り要求にはそのアドレスが付随し、書込み要求には
アドレスとそこに書き込まれるデータが含まれる。

図形支援エンジン１０１は、作図、ビット・ブロック転
送の実行、画素の設定と読取り、表示リストの取出しな
どのとき、メモリ要求を生成する。

これらの要求は、読取り要求と書込み、要求と読取り修
正書込みの組合せである。

リフレッシュ制御装置１０２は、メモリ・リフレッシュ
要求を生成する。これは、すべてのＤＲＡＭ／ＶＲＡＭ
　　ＲＡＳ線が対応するｃＡｓｌクルなしで活動化しな
ければならないという特殊な形のメモリ・サイクルであ
る。

ＣＲＴ制御装置１０３は、ビデオ・リフレッシュ要求を
生成する。これは、メモリ・サイクルの開始前に、内部
行転送サイクルを示す特殊な線（通常ＴＲ／ＱＥと呼ば
れる）が活動化されるという、特殊な形のメモリ・サイ
クルである。これらの要求は、ＶＲＡＭでのみ有効であ
る。

他の装置１０４は、その装置の種類に応じてメモリ読取
り、書込みまたは特殊サイクルを生成することかできる
。代表的な例は、ＤＭＡ制御装置、仮想メモリ・マネー
ジャ、または他のバスからの要求を引き受けるバス制御
装置である。

フレキシブル・メモリ制御装置１１０は、様々な発生源
１００−１０４からの要求を認識し、望ましいメモリ動
作を実行する。メモリ制御装置１１０は、いくつかの種
類の動的ランダム・アクセス・メモリと２重ポート・ラ
ンダム・アクセス・メモリ（通常ＶＲＡＭと呼ばれる）
を制御する能力をもつ。

メモリ・モジュール１２０−１２３　ｉｔバンクの形に
配列されている。各メモリ・バンクは、１つのバンクが
完全なワードに誤り検出・訂正（ＥＤＣ）用に追加され
た他のビットを加えたものとなるようない（つかのモジ
ュールを含む。現在のシステムのワードの通常の幅は、
３２ビツトに、パリティ用の４ビツトまたはＥＤＣ用の
６ないし８ビツトを加えたものである。メモリ・バンク
は、基礎となるメモリ・モジュールの密度に応じて様々
なサイズのものがある。−例を挙げると、メモリ・バン
ク幅が３２ビツトの場合、様々な密度のモジュール（パ
リティとＥＤＣを無視して）で作成されたバンクのサイ
ズは以下の通りである。

・２５６キロビツト・モジュール（６４ｋＸ４ビツト）
８個からなる２５６にバイト・バンク・２５６キロビツ
ト・モジュール（８４ｋＸ４ビツト）３２個からなる１
メガバイト・バンク・１メガビツト・モジュール（２５
８ＫＸ４ビツト）８個からなる１メガバイト・バンク・
１メガビツト・モジュール（１ＭＸ１ビツト）３２個か
らなる４メガバイト・バンク ・４メガビツト・モジュール（１ＭＸ４ビツト）８個か
らなる４メガバイト・モジュール・４メガビツト・モジ
ュール（４ＭＸ　１ビツト）３２個からなる１６メガバ
イト・バンク動的メモリ・モジュールは、できるだけ高
い性能と帯域幅をもつように製造者によって最適化され
てきた。最適化の１つの形は、ページ・モードの様々な
方法（ページ・モードには標準ページ・モード、迅速ペ
ージ・モード、ニブル・モード、及び静的コラム・モー
ドがある）に関するものである。ページ・モードを効果
的に使用できるメモリ制御装置がはるかに望ましく、ず
っと高いシステム性能のレベルを実現できる。一般に、
ページ・モードで何が可能になるかというと、以前のア
クセスと同じ「ページ」にあるメモリ位置にその後迅速
にアクセスできる。「ページ」のサイズは、内部設計と
メモリ・モジュールの密度に応じて変わる。

第４図は、順次状態マシンとして機能するフレキシブル
・メモリ制御装置１１０の詳細な構成図である。要求優
先順位／アドレス選択機構２００は、様々な発生源から
のメモリ要求をすべて受は取る。要求は、絶対固定優先
順位方式（要求が常に最も緊急のものから順に同じ方式
で並べられ、最後に引き受けられてからにどれだけ経っ
たかに基づいて循環する要求に優先順位が与えられる）
、先着順方式（活動状態がどれだけ続いたかに基づいて
要求に優先順位が与えられる）、または上記の組合せな
ど多くの方式の１つにより優先順位付けされる。重要な
ことは、１つの要求だけが、（そのアドレスと共に）優
先順位セフシーンを通過することである。

制御記憶機構２４０は、メモリ制御装置が実行できるシ
ーケンスを記述するマイクロコードを含む。制御記憶機
構は、フレキシブル・メモリ制御装置がどんな形で実現
されているかに応じて様々な技術のどんなものでもよい
。フレキシブル・メモリ制御装置が、ゲート・アレイな
どセミカスタム・チップに含まれる場合、その結果でき
る論理ゲートが望ましい制御記憶機構の入出力機能と合
致するような、複数の論理ゲートから構成することがで
きる。これらのゲートは、制御記憶機借入出力機能また
はその真理値表の論理的還元の結果である。制御記憶機
構は、セミカスタム・チップ上のＲＯＭ　（読取り専用
メモリ）としても実施できる。フレキシブル・メモリ制
御装置が複数のチップで実施される場合、制御記憶機構
は、市販のいくつかのＲＯＭ及びＦＲＯＭの任意のもの
から構成することができる。制御記憶機構は、状態マシ
ン構成レジスタ２３０の内容及び、要求３０１、ＲＡＳ
ダウン・カウンタ状況２１０１線３０２上のページ比較
機構２２１の出力など他の様々な入力と結合された入力
アドレス３００に基づいて、出力信号３０３を生成し、
それが次に状態マシン・レジスタ２４１にラッチされる
。ＲＡＳ活動状態時間カウンタ２１０とレジスタ２３０
は、マイクロプロセッサ１１０から（それらの内部レジ
スタをロードする）制御、データ及びアドレス情報を受
は取る。これらの装置の機能の詳細について手短に説明
する。

状態マシン・レジスタ２４１の出力は、次の３つの範嗜
に大別できる。（１）制御記憶機構２４０に対する次の
アドレスを決定するのに必要な線３００上のフィードバ
ック情報、（２）メモリ・バンクに対するメモリ制御信
号３０４、（３）マルチプレクサ２５０及びアドレス・
レジスタ２２０に印加される内部メモリ制御装置制御信
号３１０と３１１゜メモリ制御信号は、メモリ・モジュ
ールに供給される前に条件付は論理回路によって処理さ
れることがあることに留意されたい。

前アドレス・レジスタ２２０とページ比較機構２２１は
、協同して作動して、現メモリ要求がページ・モードの
メモリ・サイクルとして処理できるかどうか判定する。

第５図は、ページ比較機構２２１の詳細な記載である。

ページ比較機構２２１は、アドレス・レジスタ２２０に
記憶された前アドレスのバンク及び行アドレス部分を優
先順位付はアドレス選択論理機構２００からの現アドレ
スのバンク及び行アドレス部分と比較する。前アドレス
は、線３１１で示すように、前サイクルの始めにアドレ
スやレジスタ２２０にラッチされた。

行アドレス部分は、メモリ・バンクのサイズとバンクが
インターリーブされているか否に応じて変わる。たとえ
ば、以下に示す表１を参照されたい。

表１ バンクと行アドレス部分が一致している場合、ページ・
モード動作が行なわれる。ページ・アドレスより上のす
べてのビット及びビット１２は、バンク・アドレス・ビ
ットまたは行アドレス・ビットとしてすべてのバンクに
共通なので、最上位ビット比較機構５００がそれらの比
較を実行する。バンクのメモリ・モジュールに応じて、
アドレス・ビット９．１０及び１１も一致しなければな
らない。排他的ＮＯＲゲート５１０．５１１．５１２は
、各入力アドレス・ビットが一致する場合は１、一致し
ない場合はＯを出力する。これらの排他的ＮＯＲゲー、
トの出力は、アドレス無視信号く１１〉、く１０〉及び
く９〉とＯＲされる。その結果発生する信号が、すべて
ＡＮＤゲート５３０及び５４０でＡＮＤされて、ページ
・モード・アドレスの一致があるかどうかが判定される
。アドレス無視信号＜１１＞、＜１０＞及びく９〉の値
の決定は、どのぐらいメモリ・バンクがあるか、どのぐ
らいの異なるモジュールが使用されているかに応じて、
複雑になることがある（この判定のためにある種のテー
ブルで高次アドレス・ビットを調べる必要がある）。し
かし、注意深く検査すると、すべての最上位ビットを比
較することにより、アドレス無視信号く１１〉、く１０
〉及びく９〉の古い値が使用できることがわかる。最上
位アドレス・ビットが一致する場合、訂正ビット１１．
１０．９も一致するかどうか検査する。最上位アドレス
・ビットが一致しない場合、比較機構５００は、ページ
・モード・サイクルを妨害する。これにより、「適切な
」行アドレスを決定する必要なしに、非常に迅速な比較
が使用できる。

第４図に戻って、ＲＡＳ活動時間カウンタ２１０は、メ
モリ制御装置が最高ＲＡＳ活動時間指定を超えることを
防止する。通常、動的メモリ・モジュール指定によって
、ＲＡＳ活動（ページ・モード動作）時間の持続を制限
することができる。ページ・モード・アドレスの長い列
がある場合、人為的にＤＲＡＭをページ・モードから外
すためにＲＡｓがどのぐらい長く活動状態にあったかを
計算する必要がある。システム・クロック・サイクル毎
にカウンタが増分され、マイクロプロセッサ１１０から
の信号入力の制御下で決定される事前設定値と比較され
る。最高カウントは、システム・クロックの速度と最高
ＲＡＳ活動時間のモジュール指定（通常−１０ミリ秒）
に基づいて決まる。システム・クロックが２４ＭＨｚの
場合、これは２４０の最高カウントに変換される。１メ
モリ・サイクル中に最高カウントに到達でき、かつＲＡ
Ｓはすぐには非活動化できないので、事前設定値は、ど
んなメモリ動作も完了できるように、壜定内のクロック
数より低く設定されている。前の例を続けると、最長メ
モリ・サイクルが８４０ナノ秒の場合、最高カウントは
２２４　（１０，０００ナノ秒−６４０ナノ秒／　（１
／２４ＭＨｚ）　、切揄て）に設定される。

アドレスφマルチプレクサ２５０は、現アドレスを多重
化して行部分及び列部分にする。このマルチプレクサは
２Ｎ方向である。ただしＮは、様々なバンクが必要とす
る異なる行／列アドレス部分の数に等しい。

制御信号３０４は、ＲＡＭの各バンク（２６０，２６１
，２７０，２７１）ごとに１個のＲＡＳ。

インターリーブできるバンクの数に対応する１組のＣＡ
Ｓ　（この１組は、個別に書き込める各バイトごとに１
個のＣＡＳから構成される）、書込み可能線、ＣＶＲＡ
Ｍ用の＞　ＴＲ／ＱＥ線及び出力可能線を含む。

状態マシン構成レジスタ２３０は、様々な状態を検査で
きる入力をもたらす。この入力は、次いで実行されるメ
モリ・サイクルの形式を修正することができる。状態マ
シン構成レジスタの内容を変更すると、メモリ・サイク
ルが設定可能になる。

レジスタ２３０は、メモリ要求の発生源及びアクセスさ
れるメモリ・バンクの形式を示すマイクロプロセッサ１
００からの信号入力に応答して、レジスタの内容を変更
する。制御記憶機構２４０は、レジスタ２３０の内容に
応答して、選択されたメモリ・バンクに印加される制御
信号のサイクルの持続時間を変更する。具体的には、Ｒ
ＡＳ及びＣＡｓのアクセス時間とプリチャージ時間が修
正される。これについては、第７図ないし第１０図の流
れ図に関して詳しく説明する。

メモリ・バンク２６０．２８１．２７０及び２７１は、
２方向にインターリーブでき、バンク２６０と２６１は
１対として動作し、２７０と２７１も同様である。第６
図は、制御信号が２方向のインターリーブ処理のために
どのようにメモリ・バンクに接続されるかを示す。これ
らの制御信号は、第２図に示しである。各メモリ・バン
クは、それ自身のＲＡＳ線をもち、（この例では）イン
ターリーブされているバンクの各組ごとに４本のＣＡＳ
線があり（３２ビツト・ワードのバイト選択と仮定する
）、インターリーブされているバンクの各組ごとに別々
のアドレス信号及び他の制御信号（ＷＥ、ＯＥなど）が
ある。（ワード境界上の）代替アドレスが代替バンクに
記憶され、バンクへのアクセスを重ね合わせることがで
きるので、連続するメモリ・チャンクへのより迅速なア
クセスが可能になる。インターリーブ処理の他の利点は
、両方のバンクに活動状態の行があるので、ページ・サ
イズを効果的に倍化できることである。ページ比較機構
は、前アドレスと現アドレスを比較する際に、このこと
を考慮に入れなければならない。

通常のシステム構成では、複数対のメモリ・バーンクが
あり、それらがすべてインターリーブできる。

ただし、２より多くの方向にインターリーブすることも
可能であるが、現在の技術では、個々のＣＡｓ信号及び
内部制御にかかる余分のコストに見合った利益はほとん
どない。

次に、フレキシブル動的メモリ制御装置が取り得る、第
４図の状態マシン・レジスタ２４１の出万端に現われる
状態の流れ図を示す、第７図ないし第１０図を参照する
。状態の変更は、状態マシンへの入力クロックに基づく
ものと仮定する。このクロックは、ある状態で活動化さ
れ、後の状態で非活動化される信号がどのぐらい長く活
動状態に留まるかを決定する周期（周波数の逆数）をも
つ。

初期状態構成流れ図は、下記の通りである。リセット時
の初期状態は、第７図に示す遊休状態５００である。「
正規の」メモリ・サイクル要求が検出された（すなわち
、それが第４図の要求優先順位付は論理機構２００を流
れる）場合、状態５０１に入り、リフレッシュ要求が検
出された場合は、線５７０を介して第１０図の状態５１
３に入る。状態６００から（ＣＲＴ制御装置からのＶＲ
ＡＭ逐次リフレッシュ要求など）他の要求形式にも分岐
する。状態５０１で要求アドレスが復号されて、どの形
式のどのパンクがアクセスされているのかが判定される
。アクセスされているパンクがインターリーブされてい
る場合、状！！１５０２に入り、そうでない場合は、状
態５０３に入る。

状！５０２では、非選択バンク（すなわち、偶数バンク
要求の場合は奇数バンク）のアドレスが使用可能になる
。インターリーブされたバンクの場合、奇数及び偶数バ
ンクの行アドレス・ストローブが一緒に活動化されるの
で奇数及び偶数のバンク・アドレス−バス、第６図のア
ドレス線Ａ及びＢが共に使用可能になっていなければな
らない。

そうすると、後続のページ・モード・サイクルが、奇数
バンクでも偶数バンクでも進行できる。アドレス・バス
は、同時に切り換えられる出力ビンの数を最小に抑える
ため、−緒には使用できない。

アドレス・バスを個別に使用可能にすることにより、高
次のドライバーが利用できる。状態５０３では、選択さ
れたパンクのアドレスが、第５図のアドレス線Ａまたは
アドレス線Ｂ上で使用可能になり、次いで状態５０４に
入る。状態６０４では、インターリーブされたアドレス
である場合は奇数バンク及び偶数バンク、すなわち第２
図のＲＡＳＡとＲＡＳ　　Ｂ、アドレスが非インターリ
ーブ・バンクである場合は選択されたパンク（偶数また
は奇数）に対して、行アドレス・ストローブ（ＲＡＳ）
が活動状態になる。ＲＡＳは、第９図に示すように状態
５１２に入るまで活動状態に留まる。

状態マシンのクロック周期が行アドレス保持時間より短
い場合は、状ｍ５０４の後、状態５０Ｂに入るが、そう
でない場合は、状態５０４の後、状！’！Ｊ５０７（第
７図）に入る。状態５０８で信号が変更されない場合、
ＲＡＳの立下りの後に、動的メモリ指定で共通に指定き
れるパラメータである行アドレスに対する余分の時間が
保持できる。

第８図に示すように、状態５０７では、アドレスが多重
化された行アドレスから列アドレスに変更される。ここ
では第４図を参照する。第４図で、アドレス・マルチプ
レクサ２５０は、マルチプレクサ制御３１０信号により
、表１（バンク形式と行及び列アドレス）に示したメモ
リ・バンクの形式とサイズによって指定されるように変
更される。

状ｆｉ５０８では、列アドレス・ストローブ（ＣＡＳ）
が活動化される。ＣＡＳは、状態５１１（第８図）また
は状！５３ｎに達するまで活動状態に留まる。

次に、ＣＡＳアクセス時間の制御について説明する。状
態マシンのクロック周期がＣＡＳアクセス時間より短い
場合、状態５０８の後、状態５２ｎ１すなわち状態５２
１または５２２に入る。そうでない場合は、状態５０８
の後、状態５０９に入る。状態５２ｎでは、信号は変更
されず、そのためメモリ制御装置がメモリ・サイクルを
完了したことを合図する前に、ＣＡＳアクセスのための
余分な時間が可能になる。ａ！！１５２ｎのｎは、必要
なアクセス時間の余分のクロック周期数である。

すなわち、１つの余分なりロック・サイクルが必要な場
合、状ａ５２１に入り、２つの余分なりロック・サイク
ルが必要な場合は、状態５２２に入る。

状態５２２の後には必ず状態５２１が続き、状態５２１
の後で、状態５０９に入る。３つ以上の余分のＣＡＳア
クセス状態が必要な場合、状！！！５２２の前に状態５
２３が加えられ、状ｍ５２３の前に状態５２４が加えら
れ、以下同様である。ＣＡＳアクセス時間は、動的メモ
リ指定で共通に指定される。第４図に関して以前に詳述
したように、状態マシン構成レジスタ２３０は、メモリ
要求の発生源及びアクセスされているメモリ・バンクの
形式に応じてＣＡＳアクセス時間を動的に決定するため
記憶機構２４０を制御する入力を供給する。

状態５０９では、ＣＡＳは活動状態に保持され、メモリ
制御装置が実行済み信号（ＤＯＮＥ）を要求側端末に戻
す。書込みの場合、要求側端末は、データ線を肯定する
必要はない。読取りの場合、要求側端末はメモリ・デー
タをラッチできる。状態５１１では、活動状態のバンク
会スタイルが静的コラム・モード・メモリである場合、
ＣＡＳは活動状態に保持される。静的コラム・モード・
メモリでは、ページ・モード・サイクル間でＣＡＳを非
活動状態にする必要がない。静的コラム・モード・メモ
リ・バンクでは、状Ｆｌ１５３　ｎ　Ｎすなわち、状態
５３１と６３２には決して入らない。

次にＣＡＳプリチャージ時間の制御について説明する。

この場合も、前述のように、ＣＡＳプリチャージ時間は
、メモリ要求の発生源及びアクセスされるメモリ・バン
クの形式を示すレジスタ２３０からの入力信号に応答し
て、制御記憶機構２４０によって動的に決定される。ペ
ージ・モードまたは迅速ページ・モードのメモリ・バン
クがアクセスされていると仮定すると、最小ＣＡＳプリ
チャージ時間指定を遵守しなければならない。最小ＣＡ
Ｓプリチャージ時間がクロック周期より長い場合は、余
分のＣＡＳプリチャージ状態を追加する必要がある。省
略時のＣＡＳプリチャージ時間は、１つの状態、状態５
１１で費やされる時間である。別のＣＡＳプリチャージ
が必要な場合は、状態５０９の後に状！！Ｊ５３ｎ（た
だし、ｎは必要なＣＡＳプリチャージ時間の余分のクロ
ック周期の数）が続く。そうでない場合は、状態５０９
の後に状態５１１が続く。すなわち、１つの余分のクロ
ック・サイクルが必要な場合、状！ｒＪ５３１に入り、
２つの余分のクロック・サイクルが必要な場合は、状態
５３２に入る。状態５３２の後には必ず状態５３１が続
き、状態５３１の後で、状態５１１に入る。３つ以上の
余分のＣＡＳプリチャージ状態が必要な場合、状！５３
２の前に状１５３３が加えられ、状ｍ５３３の前に状態
５３４が加えられ、以下同様である。

遊休ページ・モードは以下に示す通りである。

状態５１１では、各サイクル毎に複数の検査が行なわれ
る。優先順位が最高の検査は、（第４図のＲＡＳ活動時
間カウンタ２１０からの）ＲＡＳ活動時間カウントであ
り、このカウントが設定値を超える場合、状ａ６１２の
ＲＡＳプリチャージに入る。前述のように、ＲＡＳアク
セス時間とＲＡＳプリチャージ時間は、制御記憶機構２
４０により、メモリ要求の発生源とアクセスされるメモ
リ・バンクの形式を示すレジスタ２３０からの入力信号
に応じて決定される。優先順位が次に高い検査は、要求
が発生したかどうかである。要求が発生しなかった場合
、状態マシンは状！５１１に留まる。しかし、要求が発
生した場合、ページ比較機構２２１（第４図）が検査さ
れて、メモリがページ・モードに留まれるかどうかが調
べられる。ページ・ヒツトがある場合、ＣＡＳ開始の遅
延検査を行なって、状態５１１の後に状態５０８のＣＡ
Ｓサイクル開始が続くかどうか、または状態５６ｎが続
くかどうかが判定される。要求はあるがページ・ヒツト
はない場合、状！！１５１２のＲＡＳプリチャージに入
る。

遅延ＣＡＳ開始の制御は以下の通りである。要求が書込
みのとき要求マスクがデータまたはパリティを生成する
ための余分の時間を確保するために、要求側端末がＣＡ
Ｓ開始の遅延を必要とする。

マスクが余分の時間を必要とし、通常なら状態５１１の
後に状６５０８（第８図）が続くはずの場合、状態５５
ｎ（ｎはマスクが準備できるまでに必要な余分のクロッ
ク周期数）が代わりに続く。

すなわち、１つの余分なりロック・サイクルが必要な場
合は、状態５５１に入り、２つの余分なりロック・サイ
クルが必要な場合は、状ｍ５５２に入る。状態５５２の
後には必ず状＠５５１が続き、状！５５１の後で、状態
５０８に入る。３つ以上の余分の遅延状態が必要な場合
は、状、＠　５５２の前に状態５５３が加えられ、状！
５５３の前に状態５６４が加えられ、以下同様である。

ＲＡＳプリチャージ時間の制御は以下の通りである。最
小ＲＡＳプリチャージ時間が３クロック周期（状！１５
１２．５０１及び５０３の時間）より長い場合、余分の
ＲＡＳプリチャージ状態を加える必要がある。余分のＲ
ＡＳプリチャージ時間が必要な場合、状態５１２の後に
状態５４ｎ（ただし、ｎは必要なプリチャージ時間の余
分のクロック周期数）が続き、そうでない場合は、状態
５１２の後に伏６５００（要求が保留中でない）または
状ａｉ５０１（要求が保留中）が続く。すなわち、１つ
の余分なりロック・サイクルが必要な場合は状態５４１
に入り、２つの余分なりロック・サイクルが必要な場合
は状ａ５４２に入る。状！５４２の後には必ず状態５４
１が続き、状態５４１の後で、（やはり、要求が保留中
かどうかに応じて）状態５００または状１１５０１に入
る。３つ以上の余分なＲＡＳプリチャージ状態が必要な
場合、状態６４４の前に状態５４３が加えられ、５４３
の前に状態５４４が加えられ、以下同様である。

第１０図を参照すると、リフレッシュＲＡＳ活動時間の
制御は以下の通りである。リフレッシュ要求が検出され
ると、以前のサイクル（第９図の状態５４１または状態
５１２）が完了した後または遊休状態から状Ｂ５１３に
入る。状態５１３では、リフレッシュ・アドレスが奇数
アドレス・バスで使用可能になり、次いで状！５１４に
入る。

状態５１４では、リフレッシュ・アドレスが偶数アドレ
ス・バス上で使用可能になり、次いで状態５１５に入る
。状態５１５では、ＲＡＳがすべてのメモリ・バンクに
対して活動化される。状態マシンのクロック周期が最小
時間より短い場合、状Ｂ５１５の後に状ｉｌ！Ｊ５６ｎ
（ｎは必要なＲＡＳ活動時間の余分のクロック周期数）
が続き、そうでない場合は、状態５１５の後に状態５１
２が続く。

すなわち、１つの余分なりロック・サイクルが必要な場
合は状態５６１に入り、２つの余分なりロック・サイク
ルの場合は状態５６２に入り、３つの余分なりロック・
サイクルが必要な場合は、状Ｂ５６３に入る。状態５８
ｎでは、信号は変化せずに、ＲＡＳが非活動化される前
にリフレッシュＲＡＳ時間の余分な時間が可能になる。

状！１１５８３の後には必ず状態５６２が続き、状態５
６２の後には必ず状態５６１が続き、状態５６１の後で
、状態５１２に入る。４つ以上の余分なＲＡＳ活動状態
が必要な場合、状態５８４が状６５８３の前に加えられ
、５６４の前に状１＠５８５が加えられ、以下同様であ
る。リフレッシュ最小ＲＡＳ時間は動的メモリ指定で共
通に指定され、通常はＲＡＳアクセス時間と同じである
。

池のメモリ制御信号も、以上の説明と同様にして生成さ
れる。上記の説明では、レジスタ２３０からの信号入力
に応答して、フレキシブル・メモリ制御装置によってユ
ニークな方式で順序づけされる信号の変更について詳し
く述べた。書込み許可や出力許可などの他の信号も、メ
モリ制御装置によって順序づけされる必要がある。これ
らの他の信号の順序づけについては、正しい順序づけが
周知であり、かつ多（の動的メモリ仕様で記述されてい
るので、詳しくは説明しない。しかし、他の信号が列ア
ドレス・ストローブ（やはり、書込み許可など）と同様
の方式で順序づけされる場合、ＣＡＳサイクル（第７図
の状態５２１．５２２．５２ｎ）の数を増加させて、よ
り長い書込み許可オーバーラツプ時間を得ることができ
る。

次に状態５ｘｎ選択用のｎの生成について説明する。状
態流れ図の前記の分析では、値ｎ（ｎは余分なＲＡＳプ
リチャージ時間または余分なＣＡＳアクセス時間など）
に対するいくつかの参照が含まれていた。状態マシン構
成レジスタ２３０（第４図）は、望ましい各属性に対す
る関連するｎの値を含む。下記の表２に属性値の例を示
す。

表２は、レジスタ２３０を含む一連のレジスタに記憶さ
せることができる。

表２ 以下に示す状態シーケンスの例では、第７図ないし第１
０図の状態番号を上記の表２の属性定義と共に使用する
。

上記の表に基づく、バンクＡへのアクセスを要求するマ
イクロプロセッサの状態のシーケンスは次の通りである
。状態５００、状態５０１、状態５０２（Ａがインター
リーブされているため）、状態５０３、状ｍ５０４、状
態５０７、状態５０８、状態５０９、状態５１１、そし
て、要求がなくなった後またはタイムアウトの後に、状
態５１２、状態５４１、状ｍ５００である。

上記の表に基づく、バンクＣへのアクセスと、次いで異
なるページにあるＣへのアクセスを要求するマイクロプ
ロセッサの状態は以下の通りである。状態５００、状態
５０１、状態５０３、状１！１５０４、状態５０θ、状
態５０７、状態５０８、状態５２１、吠！１１５０９、
状態５３１、状態５１１、状態５１２、杖！ｍ５４２、
状！＠５４１、状態５０１１状態５０３、状態５０４、
状態５０６、状態５０７、状態５０８、状態５２１、状
態５０９、状態５３１、状態５１１、そして、要求がな
くなった後またはタイムアウトの後で、状態５１２、状
態５４２、状！１１５４Ｌ状態５００である。

上記の表に基づくリフレッシュ制御装置の要求に対する
状態のシーケンスは以下の通りである。

状！５００、状態５１３、状！１５１４、状態５１５、
状１５６３　（ＲＡＳアクセスのうち最長のものが選択
される）、状態５８２、状態５６１、状態５４２、状態
５４１、状！５００で、］ｂる。

Ｅ０発明の効果 本発明により、メモリ制御装置は、複数の異なるプロセ
ッサからのメモリ・アクセス要求に応答して、複数のメ
モリ・バンク（異なる動作サイクル時間が異なってもよ
い）に制御信号を提供することができる。そして制御信
号のサイクルの持続時間は、メモリ要求の発生源及びア
クセスされるメモリ・バンクの形式に応じて動的に決定
される。

【図面の簡単な説明】

第１図は、メモリ制御装置の設定可能なＣＡＳアクセス
時間、ＣＡＳプリチャージ時間及びＣＡＳ開始時間を示
す状態図である。 第２図は、本発明のメモリ制御装置によって生成される
制御信号の順序を示すタイミング図である。 第３図は本発明によるメモリ制御装置の構成図である。 第４図は、本発明によるフレキシブル・メモリ制御装置
の詳細な構成図である。 第６図は、第４図に全体的に示したページ比較機構の詳
細な構成図である。 第６図は、制御信号接続を含む２方向のインターリーブ
されたメモリ・バンクの構成図である。 第７図ないし第１０図は、第４図のフレキシブル・メモ
リ制御装置によって生成されるサイクルを詳細に示す流
れ図である。 １００・・・・マイクロプロセッサ、１０１・・・・図
形支援エンジン、１０２・・・・リフレッシュ制御装置
、１０３・・・・ＣＲＴ制御装置、１１０・・・・フレ
キシブル・メモリ制御装置。 入口１ ■ 次のサイクル 藁３図 卜 第５図 第６区 １−一一一、−−ｍ−＋＋　　　　　　　　　＋　　　
−一（ｇ９図）へ

Claims (2)

【特許請求の範囲】
1. （１）様々な種類の複数のメモリ・アクセス要求を生成
   することができる少なくとも２つの装置と、複数のメモ
   リ・バンクと、 前記複数のメモリ・バンクのうちのどれがアドレス指定
   されているのかを決めるために前記メモリ・アクセス要
   求を復号する手段と、サイクルの持続時間が前記アドレ
   ス指定されるメモリ・バンクの動作速度及びメモリ・ア
   クセス要求の発生源に応じて動的に決定される制御信号
   を前記アドレス指定されるメモリ・バンクへ提供する手
   段とを含むメモリ制御装置と、 を備えるコンピューティング・システム。
2. （２）幾つかが異なる動作速度を有する複数のメモリ・
   バンクに対して様々な種類の複数のメモリ・アクセス要
   求を生成することができる少なくとも２つの装置と、前
   記メモリ・アクセス要求に応答して前記メモリ・バンク
   に対しメモリ・バンクの動作順序を指示する制御信号を
   提供するメモリ制御装置とを含むコンピューティング・
   システムを動作させる方法であって、 前記複数のメモリ・バンクのうちのどれがアドレス指定
   されるべきかを決めるために前記メモリ制御装置により
   メモリ・アクセス要求を復号するステップと、 前記制御信号のサイクルの持続時間が前記アドレス指定
   されるべきメモリ・バンクの種類及びメモリ・アクセス
   要求の発生源に応じて動的に決定されるように、前記制
   御信号を前記メモリ制御装置から前記アドレス指定され
   るべきメモリ・バンクへ提供するステップと、 を含むコンピューティング・システムの動作方法。