JPH09106420A - 異なる製造工程で集積回路を簡易的に生成する方法及びシステム - Google Patents
異なる製造工程で集積回路を簡易的に生成する方法及びシステムInfo
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- JPH09106420A JPH09106420A JP8114009A JP11400996A JPH09106420A JP H09106420 A JPH09106420 A JP H09106420A JP 8114009 A JP8114009 A JP 8114009A JP 11400996 A JP11400996 A JP 11400996A JP H09106420 A JPH09106420 A JP H09106420A
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Abstract
(57)【要約】
【課題】異なる製造工程で集積回路を簡易的に生成する
ことが可能な方法及びシステムを提供する。 【解決手段】工程ａ：第１の集積回路の特徴を定義する
物理セルライブラリ１１３を供給する。工程ｂ：第２の
製造工程のための１セットの設計基準２０４及び２１２
に基づいて物理セルライブラリ１１３のマッピング及び
特徴付けを行なう。工程ｃ：第２の集積回路に用いられ
る複数の要素の特徴を定義する複数のライブラリ２０
６、２０９、２１６を生成する。工程ｄ：複数のライブ
ラリ２０６、２０９、２１６から第２の集積回路を定義
する複数のデータベース情報を生成する。
ことが可能な方法及びシステムを提供する。 【解決手段】工程ａ：第１の集積回路の特徴を定義する
物理セルライブラリ１１３を供給する。工程ｂ：第２の
製造工程のための１セットの設計基準２０４及び２１２
に基づいて物理セルライブラリ１１３のマッピング及び
特徴付けを行なう。工程ｃ：第２の集積回路に用いられ
る複数の要素の特徴を定義する複数のライブラリ２０
６、２０９、２１６を生成する。工程ｄ：複数のライブ
ラリ２０６、２０９、２１６から第２の集積回路を定義
する複数のデータベース情報を生成する。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路の生成方
法及びシステムに係り、詳しくは、製造工程に関係なく
簡易的な製造が可能な集積回路の製造方法及びシステム
に関するものである。
法及びシステムに係り、詳しくは、製造工程に関係なく
簡易的な製造が可能な集積回路の製造方法及びシステム
に関するものである。
【０００２】
【従来の技術】集積回路は、種々の目的のために種々の
様式で設計されている。最初、ゲ−ト回路及びトランジ
スタ並びにそれらの間の配線の集まりからなるカスタム
セル又はメガセルが設計される。
様式で設計されている。最初、ゲ−ト回路及びトランジ
スタ並びにそれらの間の配線の集まりからなるカスタム
セル又はメガセルが設計される。
【０００３】従来の回路設計において、回路図入力ステ
ーション、論理シミュレータ、タイミング検証及び回路
シュミレ−タを含む半導体設計環境が存在している。そ
のような設計環境のハードウェアは、一般的にコンピュ
ータ、キーボード、グラフィック表示手段（例えば、カ
ラーグラフィックＣＲＴ表示システム）及びグラフィッ
ク入力手段（例えば、マウスやデジタイザタブレット）
を最小限度有している。一般的にそのハードウェアは、
例えば、サンマイクロシステムズ社又はアポロコンピュ
ータ社によって供給され、かつ、商業上入手可能なコン
ピュータワークステーションに基づいており、一方、設
計環境のソフトウェアは、一人又はそれ以上のケイデン
ス社の設計者によって１セットの道具として供給される
か、あるいは、メントールグラフィックス社によって設
計環境として供給される。
ーション、論理シミュレータ、タイミング検証及び回路
シュミレ−タを含む半導体設計環境が存在している。そ
のような設計環境のハードウェアは、一般的にコンピュ
ータ、キーボード、グラフィック表示手段（例えば、カ
ラーグラフィックＣＲＴ表示システム）及びグラフィッ
ク入力手段（例えば、マウスやデジタイザタブレット）
を最小限度有している。一般的にそのハードウェアは、
例えば、サンマイクロシステムズ社又はアポロコンピュ
ータ社によって供給され、かつ、商業上入手可能なコン
ピュータワークステーションに基づいており、一方、設
計環境のソフトウェアは、一人又はそれ以上のケイデン
ス社の設計者によって１セットの道具として供給される
か、あるいは、メントールグラフィックス社によって設
計環境として供給される。
【０００４】従来の回路設計において、回路図入力ステ
ーション上で準備され、実際の論理シミュレーションに
必要であるとともに、ネットリストが有している論理回
路図が存在する。ネットリストは、論理回路図及び論理
素子間の接続に用いられる論理素子（すなわち、アンド
／オアゲート回路等）を記述したファイルである。一般
的に、ネットリストは、論理回路図が完了した上で回路
図入力システムによって自動的に生成されるが、システ
ムによっては論理コンパイルの追加ステップを必要と
し、これにより、ユーザは図形回路図データをネットリ
ストに変換する工程を実行するためにプログラムの助け
が必要となる。このようにネットリスト生成の能力は広
く知られており、現在の全ての回路図設計環境に備わっ
ている。
ーション上で準備され、実際の論理シミュレーションに
必要であるとともに、ネットリストが有している論理回
路図が存在する。ネットリストは、論理回路図及び論理
素子間の接続に用いられる論理素子（すなわち、アンド
／オアゲート回路等）を記述したファイルである。一般
的に、ネットリストは、論理回路図が完了した上で回路
図入力システムによって自動的に生成されるが、システ
ムによっては論理コンパイルの追加ステップを必要と
し、これにより、ユーザは図形回路図データをネットリ
ストに変換する工程を実行するためにプログラムの助け
が必要となる。このようにネットリスト生成の能力は広
く知られており、現在の全ての回路図設計環境に備わっ
ている。
【０００５】従来から物理レイアウト設計は、「ポリゴ
ンエディタ」として一般的に知られた物理レイアウトツ
ールを用いて行われる。熟練したレイアウト設計者は、
領域の十分、かつ効率的な利用という単独目的をもつ集
積回路を手動的に設計するために従事している。レイア
ウト設計において最も大きな制約は、空間特性、マクス
層工程の限界及び各層間の関係を指定するプロセスレイ
アウト設計ルールにある。これらの設計ルールは、製造
工程技術の詳細を表す。
ンエディタ」として一般的に知られた物理レイアウトツ
ールを用いて行われる。熟練したレイアウト設計者は、
領域の十分、かつ効率的な利用という単独目的をもつ集
積回路を手動的に設計するために従事している。レイア
ウト設計において最も大きな制約は、空間特性、マクス
層工程の限界及び各層間の関係を指定するプロセスレイ
アウト設計ルールにある。これらの設計ルールは、製造
工程技術の詳細を表す。
【０００６】
【発明が解決しようとする課題】カスタムセル（集積回
路）の設計にとりかかるにあたり不利となる点は、
（１）時間消費、（２）新たな工程に容易に適応できな
い、（３）非常に不十分な論理／タイミングシミュレー
ション能力にある。加えて、集積回路のために精密なシ
ュミレーションモデルを提供することができない。特
に、「動作モデル」は、セルの機能を記述するために使
用される。多くのケースにおいて、「動作モデル」は、
セルの機能及びタイミング特性を十分に表していない。
更に、同じカスタムセルを異なる「工程」（製造におけ
る）でもつ必要がしばしばあるが、このときには、回路
動作を増加させるか、製造物のための又は他の設計で集
積されるべきソースを変更する。
路）の設計にとりかかるにあたり不利となる点は、
（１）時間消費、（２）新たな工程に容易に適応できな
い、（３）非常に不十分な論理／タイミングシミュレー
ション能力にある。加えて、集積回路のために精密なシ
ュミレーションモデルを提供することができない。特
に、「動作モデル」は、セルの機能を記述するために使
用される。多くのケースにおいて、「動作モデル」は、
セルの機能及びタイミング特性を十分に表していない。
更に、同じカスタムセルを異なる「工程」（製造におけ
る）でもつ必要がしばしばあるが、このときには、回路
動作を増加させるか、製造物のための又は他の設計で集
積されるべきソースを変更する。
【０００７】従来の半導体集積回路の設計システムにお
いて、論理設計者は、個々の集積回路の回路図又はブロ
ック図を準備して、このブロック図又は回路図をレイア
ウト設計者に渡す。レイアウト設計者は、回路レイアウ
トの設計に用いられるべき装置の異なる特徴を示す回路
図及びネットリストを用いる。この種の方法は、効率的
に整った集積回路を提供する。しかしながら、そのよう
なシステムは、設計のために多くの人及び時間を消費す
る。
いて、論理設計者は、個々の集積回路の回路図又はブロ
ック図を準備して、このブロック図又は回路図をレイア
ウト設計者に渡す。レイアウト設計者は、回路レイアウ
トの設計に用いられるべき装置の異なる特徴を示す回路
図及びネットリストを用いる。この種の方法は、効率的
に整った集積回路を提供する。しかしながら、そのよう
なシステムは、設計のために多くの人及び時間を消費す
る。
【０００８】上記方法における問題は、ある工程から他
の工程、すなわち、古い製造プロセスから新しいプロセ
スに簡易的に移ることが可能なデザインでないことであ
る。更には、レイアウト設計のパートで十分に仕事をこ
なす人が必要であるという問題もある。一般的に、デザ
インの一部である異なる素子をスケールダウン又は縮小
することが行われる。しかしながら、以下に示す理由
（１）、（２）により、スケールダウン又は縮小を行な
うことは、適切又は実用的ではない。（１）すべてのレ
イアウト設計ルール（制約）即ち、「コンタクトサイ
ズ」及び「金属重複コンタクト量」を同じ比率で変化さ
せることができない。（２）すべての素子（回路パラメ
ータ）を同じ割合で変化させることができない。すなわ
ち、ある製造工程から別の製造工程に移り、同じ回路中
のトランジスタが他のトランジスタに代わるような場
合、集積回路に用いられるレジスタは、ある工程から別
の工程へ１つの割合で変化する。加えて、従来の工程で
は、ある工程から別の工程に移ったとき、正確なシミュ
レーションモデルを得ることができない。
の工程、すなわち、古い製造プロセスから新しいプロセ
スに簡易的に移ることが可能なデザインでないことであ
る。更には、レイアウト設計のパートで十分に仕事をこ
なす人が必要であるという問題もある。一般的に、デザ
インの一部である異なる素子をスケールダウン又は縮小
することが行われる。しかしながら、以下に示す理由
（１）、（２）により、スケールダウン又は縮小を行な
うことは、適切又は実用的ではない。（１）すべてのレ
イアウト設計ルール（制約）即ち、「コンタクトサイ
ズ」及び「金属重複コンタクト量」を同じ比率で変化さ
せることができない。（２）すべての素子（回路パラメ
ータ）を同じ割合で変化させることができない。すなわ
ち、ある製造工程から別の製造工程に移り、同じ回路中
のトランジスタが他のトランジスタに代わるような場
合、集積回路に用いられるレジスタは、ある工程から別
の工程へ１つの割合で変化する。加えて、従来の工程で
は、ある工程から別の工程に移ったとき、正確なシミュ
レーションモデルを得ることができない。
【０００９】本発明は上記問題点を解決するためになさ
れたものであって、第１の目的は、個々の集積回路にお
いてある製造工程から他の製造工程への容易、早急かつ
正確な移動を可能にする集積回路の生成方法及びシステ
ムを提供することにある。
れたものであって、第１の目的は、個々の集積回路にお
いてある製造工程から他の製造工程への容易、早急かつ
正確な移動を可能にする集積回路の生成方法及びシステ
ムを提供することにある。
【００１０】第２の目的は、僅かな小変更及び種々の工
程環境に対応して何度も使用することができる集積回路
の生成方法及びシステムを提供することにある。
程環境に対応して何度も使用することができる集積回路
の生成方法及びシステムを提供することにある。
【００１１】
【課題を解決するための手段】上記の課題を解決するた
めに、第１の製造工程から第１の集積回路を得るととも
に、第２の製造工程から第２の集積回路を生成するため
の方法及びシステムが開示されている。その方法及びシ
ステムは、前記第１の集積回路から当該第１の集積回路
の特徴を定義する第１のライブラリを供給する工程と、
前記第２の製造工程のための１セットの設計基準に基づ
いて、前記第１の集積回路からの前記第１のライブラリ
のマッピング及び特徴付けを行なう工程とを備えてい
る。
めに、第１の製造工程から第１の集積回路を得るととも
に、第２の製造工程から第２の集積回路を生成するため
の方法及びシステムが開示されている。その方法及びシ
ステムは、前記第１の集積回路から当該第１の集積回路
の特徴を定義する第１のライブラリを供給する工程と、
前記第２の製造工程のための１セットの設計基準に基づ
いて、前記第１の集積回路からの前記第１のライブラリ
のマッピング及び特徴付けを行なう工程とを備えてい
る。
【００１２】本発明の第２の局面に従う方法及びシステ
ムは、デザインについてのライブラリ及び情報を表す複
数のデータベースの生成方法及びシステムを含んでい
る。データベースは、以下の情報を含み得る：物理セル
ライブラリ、論理素子ライブラリ、論理素子のためのタ
イミングモデルライブラリ、ネットリスト及び論理素子
間の物理的接続のデザイン。加えて、集積回路の物理的
サイズ、機能動作及びタイミング特性は、上記データベ
ースにより完全に定義されている。本発明に従う方法及
びシステムは、物理データベースのマッピングを活性化
して、あるＩＣ製造工程から他のＩＣ製造工程へのタイ
ミングモデルの再特徴付けを行なうことも可能である。
ムは、デザインについてのライブラリ及び情報を表す複
数のデータベースの生成方法及びシステムを含んでい
る。データベースは、以下の情報を含み得る：物理セル
ライブラリ、論理素子ライブラリ、論理素子のためのタ
イミングモデルライブラリ、ネットリスト及び論理素子
間の物理的接続のデザイン。加えて、集積回路の物理的
サイズ、機能動作及びタイミング特性は、上記データベ
ースにより完全に定義されている。本発明に従う方法及
びシステムは、物理データベースのマッピングを活性化
して、あるＩＣ製造工程から他のＩＣ製造工程へのタイ
ミングモデルの再特徴付けを行なうことも可能である。
【００１３】従って、本発明に従う方法及びシステムに
よれば、複数の異なる製造工程で集積回路を簡易的に製
造することが可能となる。そのため、その方法及びシス
テムは、従来の集積回路の設計工程に対して十分な利点
を有する。
よれば、複数の異なる製造工程で集積回路を簡易的に製
造することが可能となる。そのため、その方法及びシス
テムは、従来の集積回路の設計工程に対して十分な利点
を有する。
【００１４】
【発明の実施の形態】以下、本発明を具体化した一実施
形態を図１〜図３に従って説明する。本発明の特徴をよ
り詳細に説明するために、以下に各用語を定義してお
く。本実施の形態において、「ネットリスト」は、集積
回路の種々の論理素子間の接続情報を意味する。特定の
集積回路の「タイミングライブラリ」は、「論理ライブ
ラリ」に対応するタイミングモデル速度や遅延、その他
のライブラリを意味する。「論理セルライブラリ」は、
論理素子のライブラリを意味する。「配置及び経路（配
線）データベース」は、装置間の物理的な接続の抽象的
な表現を示す。「物理セルライブラリ」は、実際の物理
層あるいは、「論理ライブラリ」に対応する種々の層の
各寸法からなるライブラリである。
形態を図１〜図３に従って説明する。本発明の特徴をよ
り詳細に説明するために、以下に各用語を定義してお
く。本実施の形態において、「ネットリスト」は、集積
回路の種々の論理素子間の接続情報を意味する。特定の
集積回路の「タイミングライブラリ」は、「論理ライブ
ラリ」に対応するタイミングモデル速度や遅延、その他
のライブラリを意味する。「論理セルライブラリ」は、
論理素子のライブラリを意味する。「配置及び経路（配
線）データベース」は、装置間の物理的な接続の抽象的
な表現を示す。「物理セルライブラリ」は、実際の物理
層あるいは、「論理ライブラリ」に対応する種々の層の
各寸法からなるライブラリである。
【００１５】図１は、第１の製造工程により製造される
集積回路の重要部分の設計フローを示す図である。最初
に、ステップ１１０において、デザインネットリスト１
０２がタイミングライブラリ１０６及び論理ライブラリ
１０８とともに供給されて、論理シミュレーションが行
われる。次に、ステップ１１４において、配置及び経路
セルライブラリ１１２が供給されて、最終的なネットリ
スト（集積回路）の配置及び経路が決定される。配置及
び経路ステップ１１４の結果、集積回路１１５を作成す
るための配線情報が生成される。集積回路１１５は、配
線情報と、物理セルライブラリ１１３から組み込み又は
合成により供給された集積回路のための物理情報とを含
む。すなわち、図１に示す集積回路１１５は、３つの異
なるデータベース１１６、１１８、１２０から構成され
る。
集積回路の重要部分の設計フローを示す図である。最初
に、ステップ１１０において、デザインネットリスト１
０２がタイミングライブラリ１０６及び論理ライブラリ
１０８とともに供給されて、論理シミュレーションが行
われる。次に、ステップ１１４において、配置及び経路
セルライブラリ１１２が供給されて、最終的なネットリ
スト（集積回路）の配置及び経路が決定される。配置及
び経路ステップ１１４の結果、集積回路１１５を作成す
るための配線情報が生成される。集積回路１１５は、配
線情報と、物理セルライブラリ１１３から組み込み又は
合成により供給された集積回路のための物理情報とを含
む。すなわち、図１に示す集積回路１１５は、３つの異
なるデータベース１１６、１１８、１２０から構成され
る。
【００１６】ネットリストデータベース１１６は、集積
回路の完全な論理記述を提供する接続情報を含む。配置
及び経路データベース１１８は、集積回路の全ての物理
的な接続を記述している。集積回路は更に物理データベ
ース１２０を含み、その物理データベース１２０は、集
積回路の全ての物理層を示している。このシステムは、
完全に自動的に動作し、従って、これらのデータベース
があれば、上記した全ての特徴をもつ新たな集積回路を
供給することができる。
回路の完全な論理記述を提供する接続情報を含む。配置
及び経路データベース１１８は、集積回路の全ての物理
的な接続を記述している。集積回路は更に物理データベ
ース１２０を含み、その物理データベース１２０は、集
積回路の全ての物理層を示している。このシステムは、
完全に自動的に動作し、従って、これらのデータベース
があれば、上記した全ての特徴をもつ新たな集積回路を
供給することができる。
【００１７】図２は、集積回路が第１の製造工程から他
の第２の製造工程に移る場合、新たな集積回路に必要な
新たな物理、配置及び経路、及びタイミングライブラリ
の作成を示す図である。このような装置において、ステ
ップ２０５において、オリジナル（第１）の製造工程に
従う物理セルライブラリ１１３は、複数のレイアウトデ
ザインルール２０４とともに物理マッピングが行われ
て、新物理セルライブラリ２０６が生成される。この方
法において前もって必要なのは、従来のカスタムセルラ
イブラリとは異なる物理セルライブラリ１１３が準備さ
れていることである。この物理セルライブラリ１１３に
は、特徴が組み込まれている。物理ライブラリ自身に特
徴が組み込まれていることにより、コンピュータソフト
ウェアにとってマッピングが容易となる。
の第２の製造工程に移る場合、新たな集積回路に必要な
新たな物理、配置及び経路、及びタイミングライブラリ
の作成を示す図である。このような装置において、ステ
ップ２０５において、オリジナル（第１）の製造工程に
従う物理セルライブラリ１１３は、複数のレイアウトデ
ザインルール２０４とともに物理マッピングが行われ
て、新物理セルライブラリ２０６が生成される。この方
法において前もって必要なのは、従来のカスタムセルラ
イブラリとは異なる物理セルライブラリ１１３が準備さ
れていることである。この物理セルライブラリ１１３に
は、特徴が組み込まれている。物理ライブラリ自身に特
徴が組み込まれていることにより、コンピュータソフト
ウェアにとってマッピングが容易となる。
【００１８】続いて、ステップ２０８において、新物理
セルライブラリ２０６が用いられて配置及び経路セルの
生成が行われる。ステップ２１４において、新たな（第
２の）製造工程からの複数の素子モデル２１２は、新物
理セルライブラリ２１６とともに再特徴付けが行われて
新たなタイミングライブラリ２１６が作成される。この
素子モデル２１２とレイアウトデザインルール２０４
は、第２の製造工程の１セットの設計基準を構成する。
ステップ２０８及び２１４は、コンピュータプログラム
によって実行される。これらの３つのライブラリ２０
６、２０９及び２１６を他の工程要素とともに用いるこ
とにより、集積回路の設計に用いられるべく、新たな工
程の「ビルディングブロックライブラリ」が準備され
る。
セルライブラリ２０６が用いられて配置及び経路セルの
生成が行われる。ステップ２１４において、新たな（第
２の）製造工程からの複数の素子モデル２１２は、新物
理セルライブラリ２１６とともに再特徴付けが行われて
新たなタイミングライブラリ２１６が作成される。この
素子モデル２１２とレイアウトデザインルール２０４
は、第２の製造工程の１セットの設計基準を構成する。
ステップ２０８及び２１４は、コンピュータプログラム
によって実行される。これらの３つのライブラリ２０
６、２０９及び２１６を他の工程要素とともに用いるこ
とにより、集積回路の設計に用いられるべく、新たな工
程の「ビルディングブロックライブラリ」が準備され
る。
【００１９】図３は、個々のライブラリの作成の後、第
２の製造工程で用いられる新たな集積回路のための物理
データベースの生成を示す図である。本実施の形態で
は、論理セルライブラリ３０１及び新タイミングライブ
ラリ２１６は、デザインネットリスト３０３とともに集
積回路１１５の新たな回路モデルを構成する。ステップ
３０２において、オリジナルの集積回路１１５の配置及
び経路データベース１１８は、新配置及び経路セルライ
ブラリ３０４とともにマッピングされて新配置及び経路
データベース３０８が生成される。
２の製造工程で用いられる新たな集積回路のための物理
データベースの生成を示す図である。本実施の形態で
は、論理セルライブラリ３０１及び新タイミングライブ
ラリ２１６は、デザインネットリスト３０３とともに集
積回路１１５の新たな回路モデルを構成する。ステップ
３０２において、オリジナルの集積回路１１５の配置及
び経路データベース１１８は、新配置及び経路セルライ
ブラリ３０４とともにマッピングされて新配置及び経路
データベース３０８が生成される。
【００２０】本実施の形態におけるマッピングステップ
３０２は、コンピュータプログラムにより実行される。
このとき、セルの配置及び相互配線が一つの座標系から
他の座標系に容易に変換される。例えば、第１工程の配
置及び経路データベースの座標系がＸ方向に１ミクロ
ン、Ｙ方向に２ミクロンのグリッド解像力を有している
場合、第２工程において、グリッド解像力をＸ方向に
０．７ミクロン、Ｙ方向に１．２ミクロンとすることが
できる。
３０２は、コンピュータプログラムにより実行される。
このとき、セルの配置及び相互配線が一つの座標系から
他の座標系に容易に変換される。例えば、第１工程の配
置及び経路データベースの座標系がＸ方向に１ミクロ
ン、Ｙ方向に２ミクロンのグリッド解像力を有している
場合、第２工程において、グリッド解像力をＸ方向に
０．７ミクロン、Ｙ方向に１．２ミクロンとすることが
できる。
【００２１】新配置及び経路セルライブラリ３０４は、
ステップ３１０において、新配置及び経路データベース
３０８とともに新たな物理データベース３１２を生成す
るために必要な入力を供給する。本実施の形態におい
て、新物理データベース３１２は、ステップ３１０にお
いて、新物理セルライブラリ３１３から生成される。こ
のようにして集積回路の新たなデータベース（物理、配
置及び経路、ネットリスト）が新たな製造工程にために
作成（生成）される。更に、この方法は階層的に適用す
ることができる。すなわち、より大規模で複雑な集積回
路のビルディングブロック方式による設計を行なうこと
ができる。この場合、集積回路は、メガセル（カスタム
セル）である。
ステップ３１０において、新配置及び経路データベース
３０８とともに新たな物理データベース３１２を生成す
るために必要な入力を供給する。本実施の形態におい
て、新物理データベース３１２は、ステップ３１０にお
いて、新物理セルライブラリ３１３から生成される。こ
のようにして集積回路の新たなデータベース（物理、配
置及び経路、ネットリスト）が新たな製造工程にために
作成（生成）される。更に、この方法は階層的に適用す
ることができる。すなわち、より大規模で複雑な集積回
路のビルディングブロック方式による設計を行なうこと
ができる。この場合、集積回路は、メガセル（カスタム
セル）である。
【００２２】以上詳述したように本実施の形態は、以下
に示す効果を奏する。 （１）最初に、集積回路と配置及び経路情報とに関連す
るライブラリから集積回路が本質的に生成される。そし
て、物理的な集積回路の要件を容易に満たすことが可能
なネットリストデータベース、配置及び経路データベー
ス及び物理データベースをその集積回路から生成するこ
とができる。
に示す効果を奏する。 （１）最初に、集積回路と配置及び経路情報とに関連す
るライブラリから集積回路が本質的に生成される。そし
て、物理的な集積回路の要件を容易に満たすことが可能
なネットリストデータベース、配置及び経路データベー
ス及び物理データベースをその集積回路から生成するこ
とができる。
【００２３】（２）新たな集積回路を生成するために新
たな製造工程が用いられる場合、物理セルライブラリの
マッピング、新タイミングモデルの生成、配置及び経路
データベースの最終的なマッピングが必要最小限行われ
る。従って、このシステムは、種々の異なる技術に対応
する種々の異なる工程を用いて迅速に集積回路を供給す
ることができる。すなわち、ある工程により製造された
集積回路を別の工程で簡易的に製造することができる。
たな製造工程が用いられる場合、物理セルライブラリの
マッピング、新タイミングモデルの生成、配置及び経路
データベースの最終的なマッピングが必要最小限行われ
る。従って、このシステムは、種々の異なる技術に対応
する種々の異なる工程を用いて迅速に集積回路を供給す
ることができる。すなわち、ある工程により製造された
集積回路を別の工程で簡易的に製造することができる。
【００２４】（３）新たな集積回路を独立工程で生成す
ることができるとともに、設計にかかる時間を低減する
ことができ、更には、新たなデータベースが生成された
後、その生成にかかる修正を必要としない。
ることができるとともに、設計にかかる時間を低減する
ことができ、更には、新たなデータベースが生成された
後、その生成にかかる修正を必要としない。
【００２５】（４）僅かな小変更及び種々の工程環境に
対応してこの集積回路の製造工程を何度も使用すること
ができる。尚、本発明は上記実施形態に限定されるもの
ではなく、以下のように実施してもよい。
対応してこの集積回路の製造工程を何度も使用すること
ができる。尚、本発明は上記実施形態に限定されるもの
ではなく、以下のように実施してもよい。
【００２６】本発明に従う上記工程が、集積回路として
のゲートアレイセルに適用されてもよい。すなわち、あ
る工程により製造されたゲートアレイセルを他の工程に
より新たなゲートアレイセルを製造する場合に、本発明
が適用されてもよい。
のゲートアレイセルに適用されてもよい。すなわち、あ
る工程により製造されたゲートアレイセルを他の工程に
より新たなゲートアレイセルを製造する場合に、本発明
が適用されてもよい。
【００２７】
【発明の効果】以上詳述したように本発明によれば、複
数の異なる製造工程で集積回路を簡易的に製造すること
ができ、その結果、個々の集積回路においてある製造工
程から他の製造工程への容易、早急かつ正確な移動を行
なうことができる。
数の異なる製造工程で集積回路を簡易的に製造すること
ができ、その結果、個々の集積回路においてある製造工
程から他の製造工程への容易、早急かつ正確な移動を行
なうことができる。
【図１】第１の製造工程にともなう集積回路のコアを設
計するシステムにおいて必要とされる設計フローを示す
図。
計するシステムにおいて必要とされる設計フローを示す
図。
【図２】集積回路がある製造工程から他の製造工程に移
るとき、その集積回路のための新たな物理、配置及び経
路、及びタイミングライブラリの作成を示す図。
るとき、その集積回路のための新たな物理、配置及び経
路、及びタイミングライブラリの作成を示す図。
【図３】個々のライブラリの作成の後、第２の製造工程
で用いられる新たな集積回路のための物理データベース
の生成を示す図。
で用いられる新たな集積回路のための物理データベース
の生成を示す図。
１１３…第１のライブラリとしての物理セルライブラ
リ、１１６…ネットリストデータベース、１１８…配置
及び経路データベース、１２０…物理データベース、２
０４…レイアウトデザインルール、２１２…素子モデ
ル、２０６…新物理セルライブラリ、２０９…新配置及
び経路セルライブラリ、２１６…新タイミングライブラ
リ、３０８…新配置及び経路データベース、３１２…新
物理データベース。
リ、１１６…ネットリストデータベース、１１８…配置
及び経路データベース、１２０…物理データベース、２
０４…レイアウトデザインルール、２１２…素子モデ
ル、２０６…新物理セルライブラリ、２０９…新配置及
び経路セルライブラリ、２１６…新タイミングライブラ
リ、３０８…新配置及び経路データベース、３１２…新
物理データベース。
Claims (13)
- 【請求項１】第１の製造工程から第１の集積回路を得る
とともに、第２の製造工程から第２の集積回路を生成す
るための方法であって、 （ａ）前記第１の集積回路から当該第１の集積回路の特
徴を定義する第１のライブラリを供給する工程と、 （ｂ）前記第２の製造工程のための１セットの設計基準
に基づいて、前記第１の集積回路からの前記第１のライ
ブラリのマッピング及び特徴付けを行なう工程と、 （ｃ）前記第２の集積回路に用いられる複数の要素の特
徴を定義する複数のライブラリを生成する工程と、 （ｄ）前記複数のライブラリから前記第２の集積回路を
定義するデータベース情報を生成する工程とを備えたこ
とを特徴とする集積回路の生成方法。 - 【請求項２】 請求項１記載の集積回路の生成方法にお
いて、前記マッピング及び特徴付け工程（ｂ）は、更
に、 （ｂ１）複数のレイアウト及びデザインルールを供給す
る工程と、 （ｂ２）前記第２の製造工程からの前記レイアウト及び
デザインルールに従って、前記第１のライブラリとして
の物理ライブラリのマッピングを行なう工程とを備えて
いることを特徴とする集積回路の生成方法。 - 【請求項３】 請求項２に記載の集積回路の生成方法に
おいて、前記マッピング及び特徴付け工程（ｂ）は、更
に、 （ｂ３）前記第２の製造工程からの複数の素子モデルを
供給する工程と、 （ｂ４）前記複数の素子モデルに基づいて、前記第２の
集積回路のタイミング情報の特徴付けを行なう工程とを
備えていることを特徴とする集積回路の生成方法。 - 【請求項４】 請求項２に記載の集積回路の生成方法に
おいて、前記ライブラリ生成工程（ｃ）は、更に、 （ｃ１）新たな物理ライブラリを生成する工程と、 （ｃ２）新たな配置及び経路ライブラリを生成する工程
とを備えていることを特徴とする集積回路の生成方法。 - 【請求項５】 請求項４に記載の集積回路の生成方法に
おいて、前記ライブラリ生成工程（ｃ）は、更に、新た
なタイミングライブラリを生成する工程を備えているこ
とを特徴とする集積回路の生成方法。 - 【請求項６】 請求項５に記載の集積回路の生成方法に
おいて、前記データベース情報は、配置及び経路データ
ベース、ネットリストデータベース及び物理データベー
スを含むことを特徴とする集積回路の生成方法。 - 【請求項７】 第１の製造工程から第１の集積回路を得
るとともに、第２の製造工程から第２の集積回路を生成
するためのシステムであって、 前記第１の集積回路から当該第１の集積回路の特徴を定
義する第１のライブラリを供給する手段と、 前記第１のライブラリ供給手段に応答して、前記第２の
製造工程のための１セットの設計基準に基づいて、前記
第１の集積回路からの前記第１のライブラリのマッピン
グ及び特徴付けを行なう手段と、 前記マッピング及び特徴付け手段に応答して、前記第２
の集積回路に用いられる複数の要素の特徴を定義する複
数のライブラリを生成する第１の手段と、 前記第１の手段に応答して、前記複数のライブラリから
前記第２の集積回路を定義するデータベース情報を生成
する第２の手段とを備えたことを特徴とする集積回路の
生成システム。 - 【請求項８】 請求項７記載の集積回路の生成システム
において、前記マッピング及び特徴付け手段は、更に、 複数のレイアウト及びデザインルールを供給する手段
と、 前記第２の製造工程からの前記レイアウト及びデザイン
ルールに従って、前記第１のライブラリとしての物理ラ
イブラリのマッピングを行なう手段とを備えていること
を特徴とする集積回路の生成システム。 - 【請求項９】 請求項８に記載の集積回路の生成システ
ムにおいて、前記マッピング及び特徴付け手段は、更
に、 前記第２の製造工程からの複数の素子モデルを供給する
手段と、 前記素子モデル供給手段に応答して、前記複数の素子モ
デルに基づいて、前記第２の集積回路のタイミング情報
の特徴付けを行なう手段とを備えていることを特徴とす
る集積回路の生成システム。 - 【請求項１０】 請求項８に記載の集積回路の生成シス
テムにおいて、前記第１の手段は、更に、 新たな物理ライブラリを生成する手段と、 新たな配置及び経路ライブラリを生成する手段とを備え
ていることを特徴とする集積回路の生成システム。 - 【請求項１１】 請求項１０に記載の集積回路の生成シ
ステムにおいて、前記第１の手段は、更に、新たなタイ
ミングライブラリを生成する手段を備えていることを特
徴とする集積回路の生成システム。 - 【請求項１２】 請求項１１に記載の集積回路の生成シ
ステムにおいて、前記データベース情報は、配置及び経
路データベース、ネットリストデータベース及び物理デ
ータベースを含むことを特徴とする集積回路の生成シス
テム。 - 【請求項１３】 請求項７に記載の集積回路の生成シス
テムにおいて、前記第１及び第２の集積回路は、第１及
び第２のゲートアレイセルであることを特徴とする集積
回路の生成システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US43816495A | 1995-05-09 | 1995-05-09 | |
| US08/438164 | 1995-05-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09106420A true JPH09106420A (ja) | 1997-04-22 |
Family
ID=23739516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8114009A Pending JPH09106420A (ja) | 1995-05-09 | 1996-05-08 | 異なる製造工程で集積回路を簡易的に生成する方法及びシステム |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6298469B1 (ja) |
| EP (1) | EP0742527B1 (ja) |
| JP (1) | JPH09106420A (ja) |
| KR (1) | KR960040230A (ja) |
| CA (1) | CA2175276A1 (ja) |
| DE (1) | DE69609762T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2023514984A (ja) * | 2020-02-04 | 2023-04-12 | アプライド マテリアルズ インコーポレイテッド | 半導体の設計と製造のための材料からシステムまで統合されたシミュレーション及び検証 |
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| US5267175A (en) * | 1986-09-12 | 1993-11-30 | Digital Equipment Corporation | Data base access mechanism for rules utilized by a synthesis procedure for logic circuit design |
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-
1996
- 1996-04-29 CA CA002175276A patent/CA2175276A1/en not_active Abandoned
- 1996-04-30 EP EP96303004A patent/EP0742527B1/en not_active Expired - Lifetime
- 1996-04-30 DE DE69609762T patent/DE69609762T2/de not_active Expired - Fee Related
- 1996-05-08 KR KR1019960014982A patent/KR960040230A/ko not_active Ceased
- 1996-05-08 JP JP8114009A patent/JPH09106420A/ja active Pending
- 1996-07-29 US US08/688,218 patent/US6298469B1/en not_active Expired - Fee Related
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| EP0742527A2 (en) | 1996-11-13 |
| US6298469B1 (en) | 2001-10-02 |
| EP0742527A3 (en) | 1997-07-02 |
| KR960040230A (ko) | 1996-12-17 |
| DE69609762D1 (de) | 2000-09-21 |
| EP0742527B1 (en) | 2000-08-16 |
| DE69609762T2 (de) | 2001-05-10 |
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