JPH09106668A - 半導体メモリ装置の初期化回路 - Google Patents

半導体メモリ装置の初期化回路

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JPH09106668A
JPH09106668A JP8221095A JP22109596A JPH09106668A JP H09106668 A JPH09106668 A JP H09106668A JP 8221095 A JP8221095 A JP 8221095A JP 22109596 A JP22109596 A JP 22109596A JP H09106668 A JPH09106668 A JP H09106668A
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Abstract

(57)【要約】 【課題】 ＶＣＣの不安定により電源供給開始に伴う内
部回路の初期化ができないような場合でも確実に初期化
を行えるような初期化回路を提供する。 【解決手段】 外部提供の制御信号が所定の条件で活性
入力されるとこれに応答して初期化信号を発生する初期
化回路とする。即ち、従来の電源電圧検出部１２、バッ
クバイアス電圧発生部１４、及び初期化信号発生部１６
からなる構成に加え、バーＲＡＳ信号、バーＣＡＳ信
号、及びモード選択信号ＤＳＦがＣＢＲモードで入力さ
れるとこれに応答して第２初期化信号φＳＥＴを発生す
る第２初期化信号発生部４６と、第１初期化信号発生部
１６による第１初期化信号φＩＮＩＴをラッチしまた第
２初期化信号発生部４６による第２初期化信号φＳＥＴ
をラッチしてリセット信号φＲＳＴとし、内部回路へ出
力する伝送部５６と、を備えるようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特に、その内部回路の初期化回路に関する。
【０００２】
【従来の技術】大容量・高集積化が進むにつれて半導体
メモリ装置は多機能、複雑化してきており、このような
半導体メモリ装置では、内部回路をリセットして初期動
作条件を設定する初期化回路が備えられている。初期化
回路は、外部から初期供給される電源電圧ＶＣＣのレベ
ルを検出して所定のパルス幅のリセットパルスを発生す
るパワーオンリセット回路と呼ばれるものが一般的であ
る。即ち、パワーオンリセット回路は、電源電圧の供給
による電圧レベルを検出して予め設定された所定のレベ
ル以上になると内部回路を初期化する初期化パルス信号
を発生する回路で、図１にその構成を示している。
【０００３】電源電圧検出部１２は、電源電圧ＶＣＣの
入力レベルを検出して電源電圧検出信号φＶＣＣＨを発
生し、また、バックバイアス電圧発生部１４は、電源電
圧ＶＣＣの入力状態が安定した後にバックバイアス電圧
ＶＢＢを発生し、そしてこれを検出してバックバイアス
検出信号φＤＥＴＢを出力する。発生された電源電圧検
出信号φＶＣＣＨ及びバックバイアス検出信号φＤＥＴ
Ｂは初期化信号発生部１６へ提供され、これに従って初
期化信号発生部１６は、電源電圧検出信号φＶＣＣＨの
発生からバックバイアス検出信号φＤＥＴＢの発生まで
の間で初期化信号φＩＮＩＴを発生する。図示のように
初期化信号発生部１６は、電源電圧検出信号φＶＣＣＨ
により出力端子が論理“ハイ”セットされ、バックバイ
アス検出信号φＤＥＴＢにより出力端子が論理“ロウ”
リセットされるフリップフロップの構成とされる。
【０００４】図２には、図１の初期化回路のタイミング
図を示してある。チップに対し電源供給が開始され電源
電圧ＶＣＣが０Ｖから徐々に増加すると、電源電圧検出
部１２は、例えば３Ｖの動作レベルまで上昇する電源電
圧ＶＣＣの入力状態を検出した電源電圧検出信号φＶＣ
ＣＨを発生し、適正時間後に論理“ロウ”へ遷移させ
る。このように出力される電源電圧検出信号φＶＣＣＨ
が初期化信号発生部１６内のインバータ１８に提供され
る。インバータ１８は、動作レベルまで上昇する電源電
圧ＶＣＣの入力状態を検出した電源電圧検出信号φＶＣ
ＣＨに従って、互いの出力と入力を交差接続したＮＡＮ
Ｄゲート２０，２２からなるＲＳフリップフロップをセ
ットし、その結果、インバータ２４，２６を通じて論理
“ハイ”の初期化信号φＩＮＩＴが出力される。この状
態は、インバータ１８から論理“ハイ”が出力され且つ
ＮＡＮＤゲート２２に論理“ロウ”が入力されるまで継
続する。
【０００５】一方、電源電圧ＶＣＣにより動作するバッ
クバイアス電圧検出部１４は、入力される電源電圧ＶＣ
Ｃが予め設定された例えば３Ｖの動作レベルで安定化す
ると、図２に示すように負電圧−Ｖのバックバイアス電
圧ＶＢＢを発生する。そして、負電圧−Ｖのレベルが例
えば−３Ｖで安定するとバックバイアス検出信号φＤＥ
ＴＢを論理“ロウ”遷移させる。このようにしてバック
バイアス検出信号φＤＥＴＢが論理“ロウ”遷移し、こ
れが初期化信号発生部１６内のＮＡＮＤゲート２２へ入
力されると、ＮＡＮＤゲート２０，２２よりなるＲＳフ
リップフロップがリセットされ、インバータ２４，２６
を通じて初期化信号φＩＮＩＴは論理“ロウ”遷移す
る。
【０００６】以上のようにして発生されるパルスの初期
化信号φＩＮＩＴが内部回路の各リセットノードへ供給
される結果、初期化が行われる。
【０００７】
【発明が解決しようとする課題】図示のような従来の初
期化回路では、電源電圧ＶＣＣの入力が不安定な場合に
は誤動作を起こす可能性がある。例えば、電源電圧ＶＣ
Ｃが０Ｖから動作レベルまで上昇する時間が数ｍｓ（通
常は２００μｓ程度）以上かかってしまう場合（図２中
点線）、或いは、何らかの理由で電源電圧ＶＣＣのレベ
ルが内部回路の動作電圧より低く入力される場合は、電
源電圧検出部１２が誤動作して電源電圧検出信号φＶＣ
ＣＨが正常に出力されなくなる。このような事態になる
と、初期化信号発生部１６による初期化信号φＩＮＩＴ
のパルス幅が非常に短くなるか、或いは出力されなくな
り、内部回路の初期化が行われなくなってしまう。
【０００８】
【課題を解決するための手段】上記課題に鑑みて本発明
では、外部から提供される制御信号に応じて初期化信号
を発生し内部回路の初期化を実行する初期化回路を提供
する。好ましくは、外部から提供される複数の制御信号
が所定の条件で活性入力されるとこれに応答して初期化
信号を発生する初期化回路とする。即ち、パワーアップ
時に電源電圧の不安定で誤動作を生じる可能性がある場
合でも、別途の初期化情報の入力に応答して内部回路を
確実に初期化できる初期化回路を提供する。例えば、バ
ーＣＡＳ信号及びバーＲＡＳ信号がＣＢＲ(CAS before
RAS)モードで入力されるとこれに応答して内部回路を初
期化する初期化回路とするものである。
【０００９】具体的回路構成として本発明によれば、外
部から提供される第１制御信号及び第２制御信号の活性
化に応答して前記第１制御信号の活性期間内で制御クロ
ックを発生し、該制御クロックをモード選択信号による
論理と組合せて初期化信号を発生する初期化信号発生部
と、該初期化信号発生部による初期化信号をラッチして
出力する伝送部と、を備えてなる初期化回路とする。こ
の場合、第１制御信号を行アドレスストローブ信号、第
２制御信号を列アドレスストローブ信号とし、これらが
ＣＢＲモードで入力されると初期化信号を発生するよう
にしておくとよい。
【００１０】また、本発明によれば、電源供給開始に際
して初期化信号を発生し内部回路を初期化する半導体メ
モリ装置の初期化回路において、電源電圧の入力に応じ
て第１初期化信号を発生する第１初期化信号発生部と、
メモリアクセスに際して活性化される制御信号及び動作
モードを決定するためのモード選択信号に応答して第２
初期化信号を発生する第２初期化信号発生部と、前記第
１、第２初期化信号をラッチして出力する伝送部と、を
備え、前記第１初期化信号又は前記第２初期化信号を内
部回路へ提供して初期化することを特徴とする。この場
合の第２初期化信号発生部は、行アドレスストローブ信
号及び列アドレスストローブ信号の活性化に応答して行
アドレスストローブ信号の活性期間内で制御クロックを
発生し、該制御クロックをモード選択信号による論理と
組合せて第２初期化信号を発生するものとすることがで
きる。またこのときの第２初期化信号発生部は、行アド
レスストローブ信号を遅延させた遅延クロックに従い開
閉して第２初期化信号を伝送部へ送る伝送ゲートを有す
るものとするとよい。そして、行アドレスストローブ信
号及び列アドレスストローブ信号がＣＢＲモードで提供
されるとときに第２初期化信号を発生するようにしてお
くとよい。
【００１１】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
【００１２】図３に、一実施形態としてＤＲＡＭにおけ
る初期化回路の例を示す。図示のように図１同様の構成
に加えて、外部制御信号がＣＢＲモードで入力されると
これに応答して第２初期化信号φＳＥＴを発生する第２
初期化信号発生部４６と、図１同様の第１初期化信号発
生部１６による第１初期化信号φＩＮＩＴをラッチしま
た第２初期化信号発生部４６による第２初期化信号φＳ
ＥＴをラッチしてリセット信号φＲＳＴとし、内部回路
のリセットノードへ出力する伝送部５６と、を備えてい
る。
【００１３】この初期化回路にパワーアップで電源電圧
ＶＣＣの供給が開始されると、電源電圧検出部１２、バ
ックバイアス電圧発生部１４、及び第１初期化信号発生
部１６からなる部分により、図２同様のタイミングをも
って第１初期化信号φＩＮＩＴが発生され、伝送部５６
内のＮＯＲゲート５０へ提供される。このときＮＯＲゲ
ート５０のもう一方の入力となる第２初期化信号φＳＥ
Ｔは論理“ロウ”の状態にある。従ってＮＯＲゲート５
０は、第１初期化信号φＩＮＩＴに応じる論理“ロウ”
を出力する。このＮＯＲゲート５０の出力はインバータ
５２でラッチされると共にインバータ５４を経てリセッ
ト信号φＲＳＴとして出力される。即ち、電源電圧ＶＣ
Ｃの入力により論理“ハイ”パルスの第１初期化信号φ
ＩＮＩＴが発生するとこれに従うリセット信号φＲＳＴ
が伝送部５６から発生され、内部回路が初期化される。
尚、第１初期化信号φＩＮＩＴは直接的に内部回路へ提
供されるようにしておいてもよい。
【００１４】一方、初期化情報として使用する制御信号
が予め設定された真理値表を満足する条件で第２初期化
信号発生部４６へ提供されると、第２初期化信号発生部
４６は、所定期間論理“ハイ”となるパルスの第２初期
化信号φＳＥＴを図４のタイミング図のようにして発生
する。本例における初期化情報は、メモリアクセスに際
して活性化される第１制御信号及び第２制御信号として
の行アドレスストローブ信号ＲＡＳＢ（＝バーＲＡＳ）
及び列アドレスストローブ信号ＣＡＳＢ（＝バーＣＡ
Ｓ）と、メモリの動作モードを決定するモード選択信号
ＤＳＦである。
【００１５】上記３種類の初期化情報がＣＢＲモードで
入力されると、チップに備えられる入力バッファ２８，
３０，３２からそれぞれ行アドレスクロックφＲ、列ア
ドレスクロックφＣ、モード選択クロックφＤＳＦが発
生される。モード選択クロックφＤＳＦは、モード選択
信号ＤＳＦに従い論理“ハイ”に活性化され、行アドレ
スクロックφＲを遅延させた遅延クロックφＭＳＨが非
活性化されるまで活性状態を維持する。
【００１６】行アドレスストーブ信ＲＡＳＢによる行ア
ドレスクロックφＲはＮＡＮＤゲート３４の入力とな
り、列アドレスストローブＣＡＳＢによる列アドレスク
ロックφＣはＮＡＮＤゲート３６の入力となる。これら
ＮＡＮＤゲート３４，３６の他方の入力は、相手側の出
力と互いに交差接続される。従って、列アドレスクロッ
クφＣが論理“ハイ”へ活性化されると、これに応じる
ＮＡＮＤゲート３４，３６により論理“ハイ”の制御ク
ロックφＣＴＬが発生される。発生した制御クロックφ
ＣＴＬは、ＮＡＮＤゲート３８へ入力されて行アドレス
クロックφＲとＮＡＮＤ演算され、行アドレスストロー
ブ信号ＲＡＳＢの活性期間内で制御クロックφＣＲが発
生される。この例では、行アドレスストローブ信号ＲＡ
ＳＢの活性化後に列アドレスストローブ信号ＣＡＳＢが
非活性化されるまでの間で制御クロックφＣＲは発生さ
れる。
【００１７】制御クロックφＣＲはＮＯＲゲート４０へ
入力され、インバータ３３により反転したモード選択ク
ロックφＤＳＦとＮＯＲ演算される。これによるＮＯＲ
ゲート４０の出力は、遅延クロックφＭＳＨにより開閉
する伝送ゲート４２を介し第２初期化信号φＳＥＴとし
て伝送部５６のＮＯＲゲート５０へ提供される。伝送ゲ
ート４２は、遅延クロックφＭＳＨの論理“ハイ”活性
でオンスイッチされる構成である。
【００１８】伝送部５６では、この場合論理“ロウ”で
入力される第１初期化信号φＩＮＩＴと上記のようにし
て論理“ハイ”で入力される第２初期化信号φＳＥＴと
をＮＯＲゲート５０が演算する結果、インバータ５２，
５４の入力が論理“ロウ”となり、その論理状態がイン
バータ５２でラッチされると共にインバータ５４から論
理“ハイ”のリセット信号φＲＳＴが出力され、内部回
路が初期化される。
【００１９】第２初期化信号φＳＥＴにより論理“ハ
イ”となったリセット信号φＲＳＴは、列アドレススト
ローブ信号ＣＡＳＢが非活性化されるまでの間そのまま
維持される。即ち、列アドレスストローブ信号ＣＡＳＢ
が論理“ハイ”に遷移すると、入力バッファ３０から出
力される列アドレスクロックφＣが論理“ロウ”に非活
性化され、そしてＮＡＮＤゲート３４，３６による制御
クロックφＣＴＬが論理“ロウ”になる。これにより制
御クロックφＣＲが論理“ハイ”になり、第２初期化信
号φＳＥＴは論理“ロウ”へ遷移する。つまり、行アド
レスストローブ信号ＲＡＳＢの活性期間で列アドレスス
トローブ信号ＣＡＳＢが非活性化されると第２初期化信
号φＳＥＴは論理“ロウ”へ遷移し、これに従って伝送
部５６の論理状態が変化してリセット信号φＲＳＴが初
期化解除となる。
【００２０】この実施形態では、特に１つの伝送部５６
を用いて第１初期化信号発生部１６による第１初期化信
号φＩＮＩＴ及び第２初期化信号発生部４６による第２
初期化信号φＳＥＴのいずれかをリセット信号φＲＳＴ
として供給する例を示したが、両初期化信号をそれぞれ
独立的に内部回路へ提供する構成でも初期化動作は可能
である。
【００２１】
【発明の効果】本発明によれば、パワーアップによる初
期化信号発生及び初期化条件を満たす制御信号による初
期化情報に応答しての初期化信号発生の両方を可能とし
たので、パワーアップリセットで誤動作が発生したとし
ても、例えば行アドレスストローブ信号の活性サイクル
の始めで確実に初期化を実行することができる。従っ
て、より誤動作が少なく信頼性の高い半導体メモリ装置
を提供することができるようになる。
【図面の簡単な説明】
【図１】一般的な初期化回路を示す回路図。
【図２】図１に示す初期化回路の動作を説明する信号波
形図。
【図３】本発明による初期化回路の実施形態を示す回路
図。
【図４】図３に示す初期化回路の動作を説明する信号波
形図。
【符号の説明】
１２ 電源電圧検出部 １４ バックバイアス電圧発生部 １６ 第１初期化信号発生部 ２８，３０，３２ 入力バッファ ４６ 第２初期化信号発生部 ５６ 伝送部

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 電源供給開始に際して初期化信号を発生
    し内部回路を初期化する半導体メモリ装置の初期化回路
    において、 外部から提供される制御信号に応じて初期化信号を発生
    するようにしたことを特徴とする初期化回路。
  2. 【請求項２】 外部から提供される複数の制御信号が所
    定の条件で活性入力されるとこれに応答して初期化信号
    を発生する請求項１記載の初期化回路。
  3. 【請求項３】 外部から提供される第１制御信号及び第
    ２制御信号の活性化に応答して前記第１制御信号の活性
    期間内で制御クロックを発生し、該制御クロックをモー
    ド選択信号による論理と組合せて初期化信号を発生する
    初期化信号発生部と、該初期化信号発生部による初期化
    信号をラッチして出力する伝送部と、を備えてなる請求
    項２記載の初期化回路。
  4. 【請求項４】 第１制御信号が行アドレスストローブ信
    号、第２制御信号が列アドレスストローブ信号であり、
    これらがＣＢＲモードで入力されると初期化信号を発生
    する請求項３記載の初期化回路。
  5. 【請求項５】 電源供給開始に際して初期化信号を発生
    し内部回路を初期化する半導体メモリ装置の初期化回路
    において、 電源電圧の入力に応じて第１初期化信号を発生する第１
    初期化信号発生部と、メモリアクセスに際して活性化さ
    れる制御信号及び動作モードを決定するためのモード選
    択信号に応答して第２初期化信号を発生する第２初期化
    信号発生部と、前記第１、第２初期化信号をラッチして
    出力する伝送部と、を備え、前記第１初期化信号又は前
    記第２初期化信号を内部回路へ提供して初期化すること
    を特徴とする初期化回路。
  6. 【請求項６】 第２初期化信号発生部は、行アドレスス
    トローブ信号及び列アドレスストローブ信号の活性化に
    応答して行アドレスストローブ信号の活性期間内で制御
    クロックを発生し、該制御クロックをモード選択信号に
    よる論理と組合せて第２初期化信号を発生する請求項５
    記載の初期化回路。
  7. 【請求項７】 第２初期化信号発生部は、行アドレスス
    トローブ信号を遅延させた遅延クロックに従い開閉して
    第２初期化信号を伝送部へ送る伝送ゲートを有する請求
    項６記載の初期化回路。
  8. 【請求項８】 行アドレスストローブ信号及び列アドレ
    スストローブ信号がＣＢＲモードで提供されるとときに
    第２初期化信号を発生する請求項６又は請求項７記載の
    初期化回路。
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