JPH09106670A - 半導体メモリ装置とそのカラムデコーダ回路 - Google Patents

半導体メモリ装置とそのカラムデコーダ回路

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JPH09106670A JP8235317A JP23531796A JPH09106670A JP H09106670 A JPH09106670 A JP H09106670A JP 8235317 A JP8235317 A JP 8235317A JP 23531796 A JP23531796 A JP 23531796A JP H09106670 A JPH09106670 A JP H09106670A
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Abstract

(57)【要約】 【課題】 データ書込時間の短縮を可能とし、ページモ
ードサイクルの短縮を図る。 【解決手段】 通常のカラムデコーダ回路はビットライ
ンセンスアンプの動作後に活性化されるエネーブル信号
に従い動作するので、カラム選択ラインＣＳＬは書込で
も読出でも常にビットラインの感知動作後にエネーブル
されるタイミングとなり、特にページモードサイクルに
おける一番目のサイクル時間を長期化させる原因となっ
ている。本発明では、書込時には書込エネーブル信号バ
ーＷＥに基づく書込制御信号φＷＲに従って動作させる
ことにより、ローアドレス入力後のビットラインセンス
アンプ動作前に動作して書込用のカラム選択を行えるカ
ラムデコーダ回路を提供する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特にそのカラム選択を行うカラムデコーダ回路に
関する。
【０００２】
【従来の技術】最近では、コンピュータシステムが高機
能化、高帯域幅(High Bandwidth)化へ急速に進むにつれ
て、メモリ製品のサイクル時間を減少させる、即ちアク
セス時間や速度を速めることが要求されている。そこ
で、システムのハイパフォーマンス(High Performance)
に対応するためにメモリ製品では、従来のファストペー
ジモード(Fast Page Mode)の動作以外に拡張データ出力
ページモード(Extended Data Out Page Mode) やパイプ
ラインバースト(Pipe-lined Burst)方式のページ動作
等、サイクル時間を減少させる研究が行われている。
【０００３】図１に、一般的なページモードの読出及び
書込サイクルの動作タイミングを示す。図示のページサ
イクル中の一番目のサイクル時間ｔｃｓｈ（バーＲＡＳ
の降下からバーＣＡＳの上昇までにかかる時間）は、ロ
ーアドレスにより指定ワードラインがアクティブ状態に
なり、最初のカラムアドレス信号Ｙ０を受け取って該当
アドレスのメモリセルの読出又は書込を実行する時間で
あり、二番目以降のサイクル時間ｔｐｃ（ページサイク
ル時間）は、カラムアドレスのみを受け取って読出又は
書込を実行する時間である。つまり、一番目のサイクル
時間ｔｃｓｈは二番目以降のサイクル時間ｔｐｃよりも
長い。
【０００４】図２は、一般的なＤＲＡＭの書込経路を示
すブロック図、図３は、書込の場合における一番目のサ
イクル時間ｔｃｓｈの詳細を示したタイミング図であ
る。
【０００５】ローアドレスストローブ信号バーＲＡＳが
活性化されるとローアドレスが入力されてローデコーダ
回路(Row Decoder) により指定ワードラインがエネーブ
ルされ、そして、メモリセルデータがビットラインに伝
達されてセンスアンプの動作によりビットライン電圧が
増幅される。一方、書込エネーブル信号バーＷＥ及びカ
ラムアドレスストローブ信号バーＣＡＳの活性化により
書込制御信号φＷＲが活性状態となり、これに応じて入
力データ(Din Data)がデータ入力バッファ(DinBuffer)
を経てデータラインＤＢ，バーＤＢへ伝達される。
【０００６】図４に示すのは、カラムデコーダ回路(Col
umn Decoder)の回路図である。図示のように従来のカラ
ムデコーダ回路は、ロー制御系の回路によりセンスアン
プの動作後に活性化されるエネーブル信号φＣＤＥ（図
３参照）に応じて活性化され、カラムアドレスバッファ
の出力信号ＣＡ０〜ＣＡｎ（ＣＡｉ）に従い指定カラム
選択ラインＣＳＬｉ（ｉ＝０〜ｎ）をエネーブルさせ
る。そしてこれにより、データラインＤＢ，バーＤＢに
従い入出力ドライバ(I/O Driver)にてデベロープ(Devel
ope)された入出力ラインデータ(I/O line data) がビッ
トラインへ伝達される。つまり、カラム選択ラインＣＳ
Ｌｉにより制御される入出力ゲートトランジスタ（入出
力ゲート回路）が選択されてビットラインと入出力ライ
ンとを接続し、ビットラインへデータが送られて書込が
行われる。
【０００７】
【発明が解決しようとする課題】上記のように従来の半
導体メモリ装置においては、カラムデコーダ回路のエネ
ーブル信号φＣＤＥがビットラインセンスアンプの動作
後に活性化されるので、カラム選択ラインＣＳＬは常に
ビットラインの感知動作後にエネーブルされるタイミン
グとなり、そのため特に、書込のページモードサイクル
における一番目のサイクル時間についてメモリセルへの
書込アクセスが長くなる結果となっている。
【０００８】従って本発明の目的は、ページモード動作
中で最長のサイクル時間を占る一番目のサイクル時間を
減少させ、より高帯域幅のシステムに適合可能な半導体
メモリ装置を提供することにある。
【０００９】
【課題を解決するための手段】この目的のためには、書
込動作においてワードラインのエネーブル後、セルデー
タを感知することなく迅速に入出力ラインのデータを伝
達するようにすればよい。即ち、カラム選択ラインのエ
ネーブル時点をビットラインセンスアンプの動作前にも
ってくるようにすれば、一番目のサイクルでデータアク
セス時間を減少させることができる。従って本発明で
は、ローアドレス入力後にカラムアドレスを入力してメ
モリセルをアクセスする半導体メモリ装置のカラムデコ
ーダ回路において、ローアドレス入力後のビットライン
センスアンプ動作前に動作して書込用のカラム選択を行
えるようになっていることを特徴とするカラムデコーダ
回路を提供する。このカラムデコーダ回路は、ビットラ
インセンスアンプ動作後に活性化されるエネーブル信号
と、書込時に活性化される書込エネーブル信号に基づく
書込制御信号と、に従って動作するものとすれば簡単に
構成できる。例えば、エネーブル信号と書込制御信号と
を論理ゲートでＯＲ演算した結果に従い動作するように
しておけばよい。
【００１０】或いは本発明によれば、ワードラインを選
択するローデコーダ回路と、ビットラインの感知増幅を
行うセンスアンプと、入力データを受けてデータライン
へ出力するデータ入力バッファと、前記データラインと
メモリセルアレイの入出力ラインとの間に設けられた入
出力ドライバと、前記入出力ラインと前記ビットライン
との接続制御を行う入出力ゲート回路と、該入出力ゲー
ト回路の活性化制御を行うカラム選択ラインと、を有す
る半導体メモリ装置において、書込時に、前記センスア
ンプのビットライン感知動作前に活性化される信号とカ
ラムアドレスとの論理組合せにより前記カラム選択ライ
ンのいずれかがエネーブルされるようにしてあることを
特徴とする。
【００１１】例えば、バーＲＡＳ活性後に入力される書
込エネーブル信号に基づく書込制御信号とカラムアドレ
スとの論理組合せによりカラム選択ラインのいずれかが
エネーブルされるようにすることができ、この場合、カ
ラムアドレスをデコードしてカラム選択ラインのいずれ
かをエネーブルさせるカラムデコーダ回路が書込制御信
号により動作制御されるようにしてあればよい。一方、
このような構成における読出動作の場合には、ロー制御
系に含まれるワードラインドライバのワードラインエネ
ーブル信号とカラムラアドレスとの論理組合せによりカ
ラム選択ラインのいずれかがエネーブルされるようにす
ることができ、この場合、カラムアドレスをデコードし
てカラム選択ラインのいずれかをエネーブルさせるカラ
ムデコーダ回路がワードラインエネーブル信号により動
作制御されるようにしてあればよい。或いはまた、ロー
アドレスバッファへアドレスが取り込まれて出力される
ローアドレスラッチに際してのローアドレスラッチ信号
とカラムアドレスとの論理組合せによりカラム選択ライ
ンのいずれかがエネーブルされるようにすることがで
き、この場合、カラムアドレスをデコードしてカラム選
択ラインのいずれかをエネーブルさせるカラムデコーダ
回路がローアドレスラッチ信号により動作制御されるよ
うにしてあればよい。
【００１２】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。尚、図中の共通部分
には同じ符号を使用するものとする。
【００１３】図５は、カラムデコーダ回路の実施形態を
示す回路図、図６は、その書込動作におけるタイミング
図である。
【００１４】まず、ローアドレスストーブ信号バーＲＡ
Ｓが活性化されるとローアドレスバッファがローアドレ
スを受け取り、このローアドレスバッファの出力がロー
デコーダ回路へ伝達されて指定ワードラインが活性化さ
れる。一方、書込エネーブル信号バーＷＥ及びカラムア
ドレスストローブ信号バーＣＡＳが活性化されると書込
制御信号φＷＲが活性化され、これに従いデータ入力バ
ッファが動作して入力データがデータラインＤＢ，バー
ＤＢへ伝達される。このデータラインのデータをビット
ラインへ伝達する入出力ゲートトランジスタは、カラム
選択ラインＣＳＬｉにより制御される。
【００１５】カラム選択ラインＣＳＬｉを制御する本例
のカラムデコーダ回路は、ビットライン感知動作後に活
性化されるロー制御系の回路によるエネーブル信号φＣ
ＤＥとカラムアドレスＣＡｉ、又は、書込制御信号φＷ
ＲとカラムアドレスＣＡｉに従い動作する。即ち、読出
動作の際にはエネーブル信号φＣＤＥとカラムアドレス
ＣＡｉによりカラム選択ラインＣＳＬｉをエネーブルさ
せる一方、書込動作の際には書込制御信号φＷＲとカラ
ムアドレスＣＡｉによりカラム選択ラインＣＳＬｉをエ
ネーブルさせる。このために図５のカラムデコーダ回路
は、信号φＣＤＥ及び信号φＷＲを演算するＮＯＲゲー
ト５０と、その出力を反転してＮＡＮＤゲート９０へ送
るインバータ８０を備えている。
【００１６】従って、書込動作時に書込制御信号φＷＲ
とカラムアドレスＣＡｉが活性化されると指定カラム選
択ラインＣＳＬｉがエネーブルとなり、これに従って入
出力ラインのデータがビットラインを経てセルへ伝えら
れる。このように、ビットライン感知動作後にカラム選
択ラインＣＳＬを活性化させる従来技術とは異なり、ビ
ットライン感知動作前にカラム選択ラインＣＳＬをエネ
ーブルさせて書込を実施することができ、その結果、書
込サイクル時間を減少させられる。
【００１７】以上、本発明の一実施形態につき説明した
が、本発明はこれに限られるものではなく、その他にも
多様な形態が可能であることは勿論である。
【００１８】
【発明の効果】本発明による半導体メモリ装置は、カラ
ム選択ラインのエネーブル時点をセンスアンプの動作前
にしたのでメモリセルへのデータ書込時間を減少させら
れ、特に、ページモードで最長のサイクル時間を占める
一番目のサイクル時間を減少させることが可能となるの
で、従来よりシステムの高帯域幅に適合しやすいという
長所がある。
【図面の簡単な説明】
【図１】一般的なページモードサイクルのタイミング
図。
【図２】ＤＲＡＭの書込経路を示すブロック図。
【図３】従来技術のカラムデコーダ回路による書込動作
のタイミング図。
【図４】従来技術のカラムデコーダ回路の回路図。
【図５】本発明のカラムデコーダ回路の回路図。
【図６】本発明のカラムデコーダ回路による書込動作の
タイミング図。
【符号の説明】
バーＷＥ 書込エネーブル信号 φＷＲ 書込制御信号 φＣＤＥ エネーブル信号（カラムデコーダの） ＣＳＬ カラム選択ライン Ｂ／Ｌ ビットライン ＷＬ，Ｗ／Ｌ ワードライン Ｓ／Ａ センスアンプ ＩＯ，Ｉ／Ｏ 入出力ライン ＤＢ データライン

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 ローアドレス入力後にカラムアドレスを
    入力してメモリセルをアクセスする半導体メモリ装置の
    カラムデコーダ回路において、 ローアドレス入力後のビットラインセンスアンプ動作前
    に動作して書込用のカラム選択を行えるようになってい
    ることを特徴とするカラムデコーダ回路。
  2. 【請求項２】 ビットラインセンスアンプ動作後に活性
    化されるエネーブル信号と、書込時に活性化される書込
    エネーブル信号に基づく書込制御信号と、に従って動作
    するようにした請求項１記載のカラムデコーダ回路。
  3. 【請求項３】 エネーブル信号と書込制御信号とをＯＲ
    演算した結果に従い動作する請求項２記載のカラムデコ
    ーダ回路。
  4. 【請求項４】 ワードラインを選択するローデコーダ回
    路と、ビットラインの感知増幅を行うセンスアンプと、
    入力データを受けてデータラインへ出力するデータ入力
    バッファと、前記データラインとメモリセルアレイの入
    出力ラインとの間に設けられた入出力ドライバと、前記
    入出力ラインと前記ビットラインとの接続制御を行う入
    出力ゲート回路と、該入出力ゲート回路の活性化制御を
    行うカラム選択ラインと、を有する半導体メモリ装置に
    おいて、 書込時に、前記センスアンプのビットライン感知動作前
    に活性化される信号とカラムアドレスとの論理組合せに
    より前記カラム選択ラインのいずれかがエネーブルされ
    るようになっていることを特徴とする半導体メモリ装
    置。
  5. 【請求項５】 カラムアドレスと書込エネーブル信号に
    基づく書込制御信号との論理組合せによりカラム選択ラ
    インのいずれかがエネーブルされる請求項４記載の半導
    体メモリ装置。
  6. 【請求項６】 カラムアドレスをデコードしてカラム選
    択ラインのいずれかをエネーブルさせるカラムデコーダ
    回路が書込制御信号により動作制御されるようになって
    いる請求項５記載の半導体メモリ装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10340588A (ja) * 1997-06-02 1998-12-22 Samsung Electron Co Ltd 不揮発性メモリ装置及びその記入方法
JP2001101863A (ja) * 1999-09-27 2001-04-13 Fujitsu Ltd 半導体集積回路およびその制御方法
JP2001243774A (ja) * 2000-02-29 2001-09-07 Fujitsu Ltd 半導体記憶装置
KR100340071B1 (ko) * 1999-12-24 2002-06-12 박종섭 고속의 라이트 동작을 수행하는 디디알 동기식 메모리 장치
US6552959B2 (en) 2001-06-18 2003-04-22 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device operable for both of CAS latencies of one and more than one
KR100482766B1 (ko) * 2002-07-16 2005-04-14 주식회사 하이닉스반도체 메모리 소자의 컬럼 선택 제어 신호 발생 회로

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100280287B1 (ko) * 1998-08-28 2001-03-02 윤종용 반도체 메모리 장치
JP4627103B2 (ja) 2000-01-18 2011-02-09 富士通セミコンダクター株式会社 半導体記憶装置及びその制御方法
US6483754B1 (en) * 2001-05-16 2002-11-19 Lsi Logic Corporation Self-time scheme to reduce cycle time for memories
KR100403345B1 (ko) * 2001-09-14 2003-11-01 주식회사 하이닉스반도체 반도체 메모리 장치의 라이트 동작회로
KR102011600B1 (ko) 2017-10-31 2019-08-21 경북대학교 산학협력단 열 및 효소 처리를 통하여 포도 껍질로부터 레스베라트롤을 추출하는 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62103898A (ja) * 1985-10-31 1987-05-14 Mitsubishi Electric Corp ダイナミツクランダムアクセスメモリ装置
US4764900A (en) * 1986-03-24 1988-08-16 Motorola, Inc. High speed write technique for a memory
JPH01119982A (ja) * 1987-10-31 1989-05-12 Toshiba Corp スタティック型ランダムアクセスメモリ
US4954992A (en) * 1987-12-24 1990-09-04 Mitsubishi Denki Kabushiki Kaisha Random access memory having separate read out and write in bus lines for reduced access time and operating method therefor
JPH0770212B2 (ja) * 1988-07-19 1995-07-31 日本電気株式会社 半導体メモリ回路
JPH081747B2 (ja) * 1989-05-08 1996-01-10 三菱電機株式会社 半導体記憶装置およびその動作方法
JP3101297B2 (ja) * 1990-03-30 2000-10-23 株式会社東芝 半導体メモリ装置
JP3225531B2 (ja) * 1990-05-15 2001-11-05 セイコーエプソン株式会社 メモリカード
JPH0536277A (ja) * 1991-07-30 1993-02-12 Fujitsu Ltd 半導体メモリ装置
JP2894115B2 (ja) * 1992-11-10 1999-05-24 松下電器産業株式会社 カラム選択回路
KR0165159B1 (ko) * 1994-07-28 1999-02-01 사또 후미오 반도체 기억 장치

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10340588A (ja) * 1997-06-02 1998-12-22 Samsung Electron Co Ltd 不揮発性メモリ装置及びその記入方法
JP2001101863A (ja) * 1999-09-27 2001-04-13 Fujitsu Ltd 半導体集積回路およびその制御方法
KR100340071B1 (ko) * 1999-12-24 2002-06-12 박종섭 고속의 라이트 동작을 수행하는 디디알 동기식 메모리 장치
JP2001243774A (ja) * 2000-02-29 2001-09-07 Fujitsu Ltd 半導体記憶装置
US6552959B2 (en) 2001-06-18 2003-04-22 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device operable for both of CAS latencies of one and more than one
KR100482766B1 (ko) * 2002-07-16 2005-04-14 주식회사 하이닉스반도체 메모리 소자의 컬럼 선택 제어 신호 발생 회로

Also Published As

Publication number Publication date
US5796668A (en) 1998-08-18
KR970017658A (ko) 1997-04-30
KR0164359B1 (ko) 1999-02-18
JP3917218B2 (ja) 2007-05-23

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